JPH05251671A - ゲートアレイ方式の半導体集積回路装置 - Google Patents
ゲートアレイ方式の半導体集積回路装置Info
- Publication number
- JPH05251671A JPH05251671A JP8464092A JP8464092A JPH05251671A JP H05251671 A JPH05251671 A JP H05251671A JP 8464092 A JP8464092 A JP 8464092A JP 8464092 A JP8464092 A JP 8464092A JP H05251671 A JPH05251671 A JP H05251671A
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- JP
- Japan
- Prior art keywords
- wiring
- cells
- basic
- basic cell
- gate array
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Abstract
(57)【要約】
【目的】 Ｘ方向に配置された基本セル列をＹ方向に配
置する際、配線格子の整数倍だけずらせて基本セルを配
置することにより、未配線を防ぐことにある。 【構成】 Ｘ方向の任意の基本セル列位置に配置された
基本セルを、基準のＹ方向座標に配置して構成した基本
セル行を考える。次に、この基本セル行と、基準のＹ方
向座標に対してＹ方向に、配線格子の１格子だけずらせ
て配置した基本セル行とを、１セルずつ交互に配置して
アレイを構成する。このようにすれば、基本セル１２１
〜１２３の入力端子に対して、左側からの配線を接続し
たとしても、基本セル１２３，１２４の入力端子が同一
の配線格子上に配置されることはない。このため、基本
セル１２３の入力端子には右側からの配線を接続するこ
とが可能となり、未接続配線の発生することはない。
置する際、配線格子の整数倍だけずらせて基本セルを配
置することにより、未配線を防ぐことにある。 【構成】 Ｘ方向の任意の基本セル列位置に配置された
基本セルを、基準のＹ方向座標に配置して構成した基本
セル行を考える。次に、この基本セル行と、基準のＹ方
向座標に対してＹ方向に、配線格子の１格子だけずらせ
て配置した基本セル行とを、１セルずつ交互に配置して
アレイを構成する。このようにすれば、基本セル１２１
〜１２３の入力端子に対して、左側からの配線を接続し
たとしても、基本セル１２３，１２４の入力端子が同一
の配線格子上に配置されることはない。このため、基本
セル１２３の入力端子には右側からの配線を接続するこ
とが可能となり、未接続配線の発生することはない。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の配
置に関し、特にゲートアレイ方式の半導体集積回路装置
における基本セル配置に関する。
置に関し、特にゲートアレイ方式の半導体集積回路装置
における基本セル配置に関する。
【０００２】
【従来の技術】従来のゲートアレイ方式の半導体集積回
路においては、図３に示す基本セルがＸ方向とＹ方向と
に一様に配置されてアレイが構成されていた。図３にお
いて、３２は基本セル，３６は入力端子である。図４
は、図３に示す基本セルを使用し、Ｘ，Ｙ両方向に配置
して構成したゲートアレイである。図４において、４１
は半導体チップ，４２は基本セル，４３は配線格子，４
４は接続配線，４５は未接続配線，４６は入力端子であ
る。
路においては、図３に示す基本セルがＸ方向とＹ方向と
に一様に配置されてアレイが構成されていた。図３にお
いて、３２は基本セル，３６は入力端子である。図４
は、図３に示す基本セルを使用し、Ｘ，Ｙ両方向に配置
して構成したゲートアレイである。図４において、４１
は半導体チップ，４２は基本セル，４３は配線格子，４
４は接続配線，４５は未接続配線，４６は入力端子であ
る。
【０００３】基本セル３２，４２はＸ方向に配置されて
いる。更に、基本セル３２，４２のＹ方向の位置はチッ
プサイズと基本セルサイズとによって決定されている。
また、Ｙ方向には基本セルの間に配線格子４３が用意さ
れている。このような概念のもとで、複数の基本セルに
よって構成されたファンクションブロックが構成され、
異なるファンクションブロックの間を自動配線で接続し
てて、所望する回路が実現されている。このとき、配線
接続は配線格子４３上に配置されている。
いる。更に、基本セル３２，４２のＹ方向の位置はチッ
プサイズと基本セルサイズとによって決定されている。
また、Ｙ方向には基本セルの間に配線格子４３が用意さ
れている。このような概念のもとで、複数の基本セルに
よって構成されたファンクションブロックが構成され、
異なるファンクションブロックの間を自動配線で接続し
てて、所望する回路が実現されている。このとき、配線
接続は配線格子４３上に配置されている。
【０００４】上述したように、Ｘ方向に配置された基本
セル列がＹ方向の同一座標上に規則正しく配置されてい
るため、基本セルの入力端子が全て同一のＸ方向の配線
格子上に配置されている。従って自動配線でＸ方向の接
続配線が多い場合には、所望基本セルの入力端子に配線
が接続できず、未接続配線が発生することがある。よっ
て、未接続配線が発生した場合、人手で接続配線を実施
するため、多大な工数が必要となり、設計期間が長くな
る。
セル列がＹ方向の同一座標上に規則正しく配置されてい
るため、基本セルの入力端子が全て同一のＸ方向の配線
格子上に配置されている。従って自動配線でＸ方向の接
続配線が多い場合には、所望基本セルの入力端子に配線
が接続できず、未接続配線が発生することがある。よっ
て、未接続配線が発生した場合、人手で接続配線を実施
するため、多大な工数が必要となり、設計期間が長くな
る。
【０００５】
【発明が解決しようとする課題】解決しようとする問題
は、基本セルの入力端子が全て同一のＸ方向の配線格子
上に配置され、Ｘ方向の接続配線が多い場合には、自動
配線で所望する基本セルの入力端子に配線が接続でき
ず、未接続配線が発生し、工数の増大を招く点である。
は、基本セルの入力端子が全て同一のＸ方向の配線格子
上に配置され、Ｘ方向の接続配線が多い場合には、自動
配線で所望する基本セルの入力端子に配線が接続でき
ず、未接続配線が発生し、工数の増大を招く点である。
【０００６】
【課題を解決するための手段】本発明は、Ｘ方向に配置
された基本セル列の中に、チップサイズと基本セルサイ
ズとの関係によって定まる基準のＹ方向座標に対して、
Ｙ方向に配線格子の整数倍だけずらせて配置された基本
セルを少なくとも１セル以上配置する点を特徴とする。
された基本セル列の中に、チップサイズと基本セルサイ
ズとの関係によって定まる基準のＹ方向座標に対して、
Ｙ方向に配線格子の整数倍だけずらせて配置された基本
セルを少なくとも１セル以上配置する点を特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明によるゲートアレイ方式の半導体集
積回路装置の第１の実施例を示す平面図である。図１に
おいて、１１は半導体チップ，１２，１２１〜１２４は
それぞれ基本セル，１３は配線格子，１４は接続配線，
１６は入力端子である。Ｘ方向の定められた基本セル列
位置に配列された基本セルを、チップサイズと基本セル
サイズとの関係によって定められる基準の同一Ｙ方向座
標上に配置して基本セル１２１，１２３を構成する。一
方、他の基本セルについては、Ｙ方向座標上において、
Ｙ方向に配線格子１３の１格子分だけ、上記基本セル１
２１，１２３に対してずらせて配置し、基本セル１２
２，１２４を構成する。アレイは基本セル１２１，１２
３と、基本セル１２２，１２４とから成る。従って、基
本セル１２２〜１２４は１セルずつ交互にずらせて配置
されている。
る。図１は、本発明によるゲートアレイ方式の半導体集
積回路装置の第１の実施例を示す平面図である。図１に
おいて、１１は半導体チップ，１２，１２１〜１２４は
それぞれ基本セル，１３は配線格子，１４は接続配線，
１６は入力端子である。Ｘ方向の定められた基本セル列
位置に配列された基本セルを、チップサイズと基本セル
サイズとの関係によって定められる基準の同一Ｙ方向座
標上に配置して基本セル１２１，１２３を構成する。一
方、他の基本セルについては、Ｙ方向座標上において、
Ｙ方向に配線格子１３の１格子分だけ、上記基本セル１
２１，１２３に対してずらせて配置し、基本セル１２
２，１２４を構成する。アレイは基本セル１２１，１２
３と、基本セル１２２，１２４とから成る。従って、基
本セル１２２〜１２４は１セルずつ交互にずらせて配置
されている。
【０００８】このような構成により、基本セル１２１〜
１２３の入力端子に左側からの配線を接続したとして
も、基本セル１２３，１２４の入力端子が同一の配線格
子上に位置しない。このため、基本セル１２３の入力端
子には右側からの配線を接続することが可能となり、未
接続配線が発生することはない。また、接続配線数が４
本であるのに対し、配線格子は３格子であって、接続配
線をすることができ、配線格子が１本だけ余る。このた
め、異なるファンクション間を接続配線する場合には、
配線効率が向上する。
１２３の入力端子に左側からの配線を接続したとして
も、基本セル１２３，１２４の入力端子が同一の配線格
子上に位置しない。このため、基本セル１２３の入力端
子には右側からの配線を接続することが可能となり、未
接続配線が発生することはない。また、接続配線数が４
本であるのに対し、配線格子は３格子であって、接続配
線をすることができ、配線格子が１本だけ余る。このた
め、異なるファンクション間を接続配線する場合には、
配線効率が向上する。
【０００９】図２は、本発明によるゲートアレイ方式の
半導体集積回路装置の第２の実施例を示す平面図であ
る。図２において、２１は半導体チップ，２２，２２１
〜２２４はそれぞれ基本セル，２３は配線格子，２４は
接続配線，２６は入力端子である。Ｘ方向の定められた
基本セル列位置に配置された基本セルを、チップサイズ
と基本セルサイズとの関係によって定められる基準の同
一Ｙ方向座標上に配置して基本セル２２２，２２３を構
成する。一方、他の基本セルについては、Ｙ方向座標に
おいて、Ｙ方向に配線格子２３の１格子だけ上記基本セ
ル２２２，２２３に対してずらせて配置し、基本セル２
２１，２２４を構成する。アレイは基本セル２２２，２
２３と基本セル２２１，２２４とから成る。上記によ
り、基本セル２２１〜２２４は、２セルずつ交互にずら
せて配置されている。
半導体集積回路装置の第２の実施例を示す平面図であ
る。図２において、２１は半導体チップ，２２，２２１
〜２２４はそれぞれ基本セル，２３は配線格子，２４は
接続配線，２６は入力端子である。Ｘ方向の定められた
基本セル列位置に配置された基本セルを、チップサイズ
と基本セルサイズとの関係によって定められる基準の同
一Ｙ方向座標上に配置して基本セル２２２，２２３を構
成する。一方、他の基本セルについては、Ｙ方向座標に
おいて、Ｙ方向に配線格子２３の１格子だけ上記基本セ
ル２２２，２２３に対してずらせて配置し、基本セル２
２１，２２４を構成する。アレイは基本セル２２２，２
２３と基本セル２２１，２２４とから成る。上記によ
り、基本セル２２１〜２２４は、２セルずつ交互にずら
せて配置されている。
【００１０】このような構成により、基本セル２２１，
２２２の入力端子に左側からの配線を接続したとして
も、接続配線はＸ方向のみの配線で接続することができ
る。従って、Ｙ方向の配線格子の１格子分だけ接続配線
が短縮され、配線容量も減少する。このため、ファンク
ションブロック間の遅延時間の短縮は大きい。
２２２の入力端子に左側からの配線を接続したとして
も、接続配線はＸ方向のみの配線で接続することができ
る。従って、Ｙ方向の配線格子の１格子分だけ接続配線
が短縮され、配線容量も減少する。このため、ファンク
ションブロック間の遅延時間の短縮は大きい。
【００１１】
【発明の効果】以上説明したように本発明は、Ｘ方向の
基本セル列の中にチップサイズと基本セルサイズとの関
係によって定められる基準のＹ方向座標に対して、Ｙ方
向に配線格子の整数倍だけずらせて配置した基本セルが
少なくとも１セル以上存在するので、Ｘ方向の基本セル
列の入力端子が同一の配線格子上に配置されることはな
く、所望する回路を自動配線する場合、配線の効率が向
上し、セル使用率の高い回路を容易に自動配線すること
ができ、また、自動配線の際に未接続配線の発生するこ
とがなくなるので、設計期間の短縮も可能になる効果が
ある。
基本セル列の中にチップサイズと基本セルサイズとの関
係によって定められる基準のＹ方向座標に対して、Ｙ方
向に配線格子の整数倍だけずらせて配置した基本セルが
少なくとも１セル以上存在するので、Ｘ方向の基本セル
列の入力端子が同一の配線格子上に配置されることはな
く、所望する回路を自動配線する場合、配線の効率が向
上し、セル使用率の高い回路を容易に自動配線すること
ができ、また、自動配線の際に未接続配線の発生するこ
とがなくなるので、設計期間の短縮も可能になる効果が
ある。
【図１】本発明によるゲートアレイ方式の半導体集積回
路装置の第１の実施例を示す平面図である。
路装置の第１の実施例を示す平面図である。
【図２】本発明によるゲートアレイ方式の半導体集積回
路装置の第２の実施例を示す平面図である。
路装置の第２の実施例を示す平面図である。
【図３】基本セルの構成例を示す平面図である。
【図４】従来技術によるゲートアレイ方式の半導体集積
回路装置の実例を示す平面図である。
回路装置の実例を示す平面図である。
１１，２１，４１ 半導体チップ １２，２２，３２，４２，１２１〜１２４，２２１〜２
２４ 基本セル １３，２３，４３ 配線格子 １４，２４，４４ 接続配線 １６，２６，３６，４６ 入力端子 ４５ 未接続配線
２４ 基本セル １３，２３，４３ 配線格子 １４，２４，４４ 接続配線 １６，２６，３６，４６ 入力端子 ４５ 未接続配線
Claims (3)
- 【請求項１】 Ｙ方向に配線格子に従って規則的に配置
された複数の基本セルより成る基本セル行と、 複数の前記基本セル行をＸ方向に配置する際に、前記Ｙ
方向の配線格子の整数倍だけ交互にずらせて前記基本セ
ル行を配置して構成した基本セル列とから成るゲートア
レイ方式の半導体集積回路。 - 【請求項２】 前記交互に前記基本セル行をずらせて配
置して構成した基本セル行において、 前記交互にずらせる周期は１セルずつ、あるいは２セル
ずつ、または３セル以上ずつに選んで構成した請求項１
のゲートアレイ方式の半導体集積回路。 - 【請求項３】 前記基本セルを配置する配線格子はチッ
プサイズと基本セルサイズとの関係によって定められる
基準のＹ方向座標を与えるものである請求項１のゲート
アレイ方式の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8464092A JPH05251671A (ja) | 1992-03-06 | 1992-03-06 | ゲートアレイ方式の半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8464092A JPH05251671A (ja) | 1992-03-06 | 1992-03-06 | ゲートアレイ方式の半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251671A true JPH05251671A (ja) | 1993-09-28 |
Family
ID=13836294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8464092A Pending JPH05251671A (ja) | 1992-03-06 | 1992-03-06 | ゲートアレイ方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251671A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885045B2 (en) | 2003-02-27 | 2005-04-26 | Nec Electronics Corporation | Layout structure of multiplexer cells |
| JP2011187538A (ja) * | 2010-03-05 | 2011-09-22 | Panasonic Corp | 半導体装置 |
-
1992
- 1992-03-06 JP JP8464092A patent/JPH05251671A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885045B2 (en) | 2003-02-27 | 2005-04-26 | Nec Electronics Corporation | Layout structure of multiplexer cells |
| JP2011187538A (ja) * | 2010-03-05 | 2011-09-22 | Panasonic Corp | 半導体装置 |
| CN102782857A (zh) * | 2010-03-05 | 2012-11-14 | 松下电器产业株式会社 | 半导体装置 |
| US8669596B2 (en) | 2010-03-05 | 2014-03-11 | Panasonic Corporation | Semiconductor device |
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