JPH0127580B2 - - Google Patents
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- JPH0127580B2 JPH0127580B2 JP55090901A JP9090180A JPH0127580B2 JP H0127580 B2 JPH0127580 B2 JP H0127580B2 JP 55090901 A JP55090901 A JP 55090901A JP 9090180 A JP9090180 A JP 9090180A JP H0127580 B2 JPH0127580 B2 JP H0127580B2
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- wiring
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- circuit
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- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置に係り、特にDA
（Design Automation）処理によるマスタースラ
イス方式を有するLSIパターンレイアウト構成に
関するものである。
（Design Automation）処理によるマスタースラ
イス方式を有するLSIパターンレイアウト構成に
関するものである。
マスタースライス方式とは予め半導体基板上に
形成されているトランジスターやダイオードを含
む“セルと称する”半導体素子群をマトリツクス
状に配置した該半導体基板上に、各々の該セル上
に“ブロツク配線と称する”配線を布すことによ
り少く共基本論理回路あるいは少規模論理回路を
構成し、該ブロツク配線の端子と、各々該端子と
相対する端子とを、規格化された線分上を配線に
用いる“配線チヤンネル領域”と称する領域にて
接続する事により短時間で少量多品種の電気回路
を作成する方式であり、 従来、上記マスタースライス方式による該ブロ
ツク配線パターンの端子群は該配線チヤンネル領
域中に各々１個の接続点をもつように構成されて
いたため、該端子群と相対する端子との対応が
１：１となり、使用セルの割合が少ない簡単なレ
イアウトに対しては速く処理できたが、使用セル
の割合が大きいレイアウトに対しては、端子対の
接続点が１対しかないため配線チヤンネルの割り
あてに無理が生じ、そのため結線率が落ち人手介
入によるレイアウト作成が必須となり、DA処理
に時間がかかり又、該ブロツク配線パターン間の
配線型状も複雑になり、パターンミスも多く、歩
留が悪くなる欠点があり、 さらには該入出力端子群と相対する端子との対
応が１：１のため、未結線が生じた場合配線チヤ
ンネル上のチヤンネル割りあてに応じた位置に、
該ブロツク配線パターンの入出力端子位置を合せ
ねばならず、同一の論理回路を複数個用いた電気
回路でも複数個のブロツク配線パターンを準備し
なければならずDA処理のための入力形式が複雑
になり、マスタースライス方式の利点を失うとと
もに、人手介入によるるレイアウト作成が必須と
なり時間がかかりすぎる欠点があつた。
形成されているトランジスターやダイオードを含
む“セルと称する”半導体素子群をマトリツクス
状に配置した該半導体基板上に、各々の該セル上
に“ブロツク配線と称する”配線を布すことによ
り少く共基本論理回路あるいは少規模論理回路を
構成し、該ブロツク配線の端子と、各々該端子と
相対する端子とを、規格化された線分上を配線に
用いる“配線チヤンネル領域”と称する領域にて
接続する事により短時間で少量多品種の電気回路
を作成する方式であり、 従来、上記マスタースライス方式による該ブロ
ツク配線パターンの端子群は該配線チヤンネル領
域中に各々１個の接続点をもつように構成されて
いたため、該端子群と相対する端子との対応が
１：１となり、使用セルの割合が少ない簡単なレ
イアウトに対しては速く処理できたが、使用セル
の割合が大きいレイアウトに対しては、端子対の
接続点が１対しかないため配線チヤンネルの割り
あてに無理が生じ、そのため結線率が落ち人手介
入によるレイアウト作成が必須となり、DA処理
に時間がかかり又、該ブロツク配線パターン間の
配線型状も複雑になり、パターンミスも多く、歩
留が悪くなる欠点があり、 さらには該入出力端子群と相対する端子との対
応が１：１のため、未結線が生じた場合配線チヤ
ンネル上のチヤンネル割りあてに応じた位置に、
該ブロツク配線パターンの入出力端子位置を合せ
ねばならず、同一の論理回路を複数個用いた電気
回路でも複数個のブロツク配線パターンを準備し
なければならずDA処理のための入力形式が複雑
になり、マスタースライス方式の利点を失うとと
もに、人手介入によるるレイアウト作成が必須と
なり時間がかかりすぎる欠点があつた。
この発明の目的は、マスタースライス方式とし
てのパターンレイアウト構成の利点を最大限に生
した、完全なDA処理が可能で、さらに形状ミス
が皆無となる半導体装置を提供することにある。
てのパターンレイアウト構成の利点を最大限に生
した、完全なDA処理が可能で、さらに形状ミス
が皆無となる半導体装置を提供することにある。
本発明によれば、半導体基板上に形成されてい
る半導体素子を用いて形成された複数の論理回路
セルが該半導体基板上にマトリツクス状に配置さ
れ、これら複数の論理回路セル間を半導体基板上
で接続することにより所望の電気回路を作成する
半導体装置において、論理回路セルは四角形のセ
ル領域内に形成されており、他の論理回路セルと
の接続のための接続端子はこのセル領域の辺に設
けられており、接続端子の少なくとも１つは論理
回路セル内において電気的に接続された他の接続
端子と該論理回路セルの同じ辺に有している半導
体装置を得る。
る半導体素子を用いて形成された複数の論理回路
セルが該半導体基板上にマトリツクス状に配置さ
れ、これら複数の論理回路セル間を半導体基板上
で接続することにより所望の電気回路を作成する
半導体装置において、論理回路セルは四角形のセ
ル領域内に形成されており、他の論理回路セルと
の接続のための接続端子はこのセル領域の辺に設
けられており、接続端子の少なくとも１つは論理
回路セル内において電気的に接続された他の接続
端子と該論理回路セルの同じ辺に有している半導
体装置を得る。
以下この発明の実施例を図面を参照しながら詳
細を説明する。
細を説明する。
第１図に示すように２個の入力１１，１２を有
するOR回路１０の出力が２入力排他的NOR／
OR回路３０の一方の入力端子に入力し、１個の
入力１３を有するレベルシフト回路２０の出力
が、該２入力排他的NOR／OR回路３０の他方の
入力端子に入力する、該２入力排他的NOR／OR
回路３０が、NOR側出力端子３１、OR側出力端
子３２を有している少規模論理が１個のセル中に
て配線を布すことにより３入力２出力の論理回路
ブロツクパターンとして構成できる時、 第２図に示すように電源ライン１２１，１２２
の間に配置される上記のブロツクパターンの該入
出力端子を縦方向のチヤンネル１０１，１０２，
１０３，１０４，１０５…１０９，横方向のチヤ
ンネル１１１，１１２，１１３，１１４，１１５
…１２０，と規格化された配線チヤンネル上の格
子点、すなわち該入力端子１１に相当する端子１
は１０７，１１５、該入力端子１２に相当する端
子２は１０６，１１５該入力端子１３に相当する
端子３は１０３，１１５、該出力端子３１に相当
する端子４は１０４，１１６該出力端子３２に相
当する端子５は１０２，１１６に接点をもつブロ
ツクシンボル図１００として表わすことができ、
該入出力端子の少くとも１個、例えば該出力端子
３１をセル中のブロツク配線にて導通させた該出
力端子４と等価の端子６，７を各々格子点１０
６，１１６，１０８，１１５に設置することがで
きる。
するOR回路１０の出力が２入力排他的NOR／
OR回路３０の一方の入力端子に入力し、１個の
入力１３を有するレベルシフト回路２０の出力
が、該２入力排他的NOR／OR回路３０の他方の
入力端子に入力する、該２入力排他的NOR／OR
回路３０が、NOR側出力端子３１、OR側出力端
子３２を有している少規模論理が１個のセル中に
て配線を布すことにより３入力２出力の論理回路
ブロツクパターンとして構成できる時、 第２図に示すように電源ライン１２１，１２２
の間に配置される上記のブロツクパターンの該入
出力端子を縦方向のチヤンネル１０１，１０２，
１０３，１０４，１０５…１０９，横方向のチヤ
ンネル１１１，１１２，１１３，１１４，１１５
…１２０，と規格化された配線チヤンネル上の格
子点、すなわち該入力端子１１に相当する端子１
は１０７，１１５、該入力端子１２に相当する端
子２は１０６，１１５該入力端子１３に相当する
端子３は１０３，１１５、該出力端子３１に相当
する端子４は１０４，１１６該出力端子３２に相
当する端子５は１０２，１１６に接点をもつブロ
ツクシンボル図１００として表わすことができ、
該入出力端子の少くとも１個、例えば該出力端子
３１をセル中のブロツク配線にて導通させた該出
力端子４と等価の端子６，７を各々格子点１０
６，１１６，１０８，１１５に設置することがで
きる。
第３図は２層配線構造によるマスタースライス
方式のレイアウト構成であり、図中の点線は２層
配線及び２層による電源ライン１２３，１２４，
１２５、実線は１層配線、１層配線より絶縁膜の
開孔部を介して２層配線につながる“スルホール
と称する”穴は例えば３００，３０１のように四
角で示してあり、又各ブロツクパターンはすべて
１層配線で布線されており、該ブロツクパターン
の端子位置を丸で示してある。
方式のレイアウト構成であり、図中の点線は２層
配線及び２層による電源ライン１２３，１２４，
１２５、実線は１層配線、１層配線より絶縁膜の
開孔部を介して２層配線につながる“スルホール
と称する”穴は例えば３００，３０１のように四
角で示してあり、又各ブロツクパターンはすべて
１層配線で布線されており、該ブロツクパターン
の端子位置を丸で示してある。
第１図に示した該３入力２出力論理回路セル１
００中の排他的NOR／OR回路３０のNOR側出
力３１が、第３図で示す他のセル上に構成したセ
ル２００内に構成した論理回路パターンの端子８
に接続される電気回路を考えた時、４，６，７は
該排他的NOR／OR回路３０のNOR側出力端子
３１であり、端子４とセル２００の端子８との間
がそれに隣接する配線チヤンネルを用いて接続す
ることが他の配線の関係上できなくても、セル１
００の端子６と該セル２００の端子との間を同じ
隣接する配線チヤンネルを用いて接続することが
できる。したがつて配線チヤンネルの割りあてに
無理がなく、そのため結線率も上り、さらに人手
介入によるレイアウト作成が無くなるためDA処
理は短時間ででき又、ブロツク間配線も単純とな
るためパターンミスもなく歩留りの向上が期待で
きる。
００中の排他的NOR／OR回路３０のNOR側出
力３１が、第３図で示す他のセル上に構成したセ
ル２００内に構成した論理回路パターンの端子８
に接続される電気回路を考えた時、４，６，７は
該排他的NOR／OR回路３０のNOR側出力端子
３１であり、端子４とセル２００の端子８との間
がそれに隣接する配線チヤンネルを用いて接続す
ることが他の配線の関係上できなくても、セル１
００の端子６と該セル２００の端子との間を同じ
隣接する配線チヤンネルを用いて接続することが
できる。したがつて配線チヤンネルの割りあてに
無理がなく、そのため結線率も上り、さらに人手
介入によるレイアウト作成が無くなるためDA処
理は短時間ででき又、ブロツク間配線も単純とな
るためパターンミスもなく歩留りの向上が期待で
きる。
さらに第４図に示すように第１図に示した３入
力２出力論理回路の各々の入出力端子を例えば入
力端子１１は５１，５２に入力端子１２は５３，
５４に、入力端子１３は５５，５６に、出力端子
３１は５７，５８に出力端子３２は５９，６０の
ように複数個有するブロツク配線を布したブロツ
クパターンを準備するならば該３入力２出力論理
回路を複数個使用する電気回路において、上述の
如く、１端子に対し複数個の接点が用意されてい
るため該ブロツクパターン１個で十分利用でき、
さらには他の品種の電気回路にて該３入力２出力
論理回路を使用する場合においても、上記と同
様、新たにブロツクパターンを設計しなくてもよ
く、DA処理のための入力型式も簡略化され、マ
スタースライス方式の利点を最大限に利用したレ
イアウトができるようになる。
力２出力論理回路の各々の入出力端子を例えば入
力端子１１は５１，５２に入力端子１２は５３，
５４に、入力端子１３は５５，５６に、出力端子
３１は５７，５８に出力端子３２は５９，６０の
ように複数個有するブロツク配線を布したブロツ
クパターンを準備するならば該３入力２出力論理
回路を複数個使用する電気回路において、上述の
如く、１端子に対し複数個の接点が用意されてい
るため該ブロツクパターン１個で十分利用でき、
さらには他の品種の電気回路にて該３入力２出力
論理回路を使用する場合においても、上記と同
様、新たにブロツクパターンを設計しなくてもよ
く、DA処理のための入力型式も簡略化され、マ
スタースライス方式の利点を最大限に利用したレ
イアウトができるようになる。
この発明によればセル使用率の大小にかかわら
ず完全DA処理による配線パターンの作成が短時
間で、容易にでき、さらにコンピユーターに登録
されたブロツクパターンは、同一の論理回路をブ
ロツクとして用いる多種多様の電気回路に用いる
ことが可能な事から少量多品種を短時間で完成し
なければならないマスタースライス方式の利点を
最大限に活用することができさらには規格化され
たDA処理化のために配線パターンミスが皆無と
なり歩留りの向上も期待され、今後のDA処理化
に向けて大きな効果を期待できる事は明らかであ
る。
ず完全DA処理による配線パターンの作成が短時
間で、容易にでき、さらにコンピユーターに登録
されたブロツクパターンは、同一の論理回路をブ
ロツクとして用いる多種多様の電気回路に用いる
ことが可能な事から少量多品種を短時間で完成し
なければならないマスタースライス方式の利点を
最大限に活用することができさらには規格化され
たDA処理化のために配線パターンミスが皆無と
なり歩留りの向上も期待され、今後のDA処理化
に向けて大きな効果を期待できる事は明らかであ
る。
なおこの発明の技術的範囲は上記実施例に限定
されるものではなくこの発明の権利は特許請求の
範囲に示す装置に及ぶ。
されるものではなくこの発明の権利は特許請求の
範囲に示す装置に及ぶ。
第１図は実施例に示した、１セル中に構成した
小規模論理回路のゲート表示図であり、第２図は
マスタースライスを構成するチツプ上に第１図に
示した論理回路のブロツクパターンを配した該論
理回路を含む近辺の拡大図であり、第３図はブロ
ツク間結線された電気回路の拡大図であり、第４
図は第１図に示した論理回路のブロツクパターン
構成の１例である。 １，２，１１，１２，５１，５２，５３，５４
……２入力OR回路の入力端子、３，１３，５
５，５６……レベルシフト回路の入力端子、４，
６，７，３１，５７，５８……排他的回路の
NOR側出力端子、５，３２，５９，６０……排
他的回路のOR側出力端子、８……排他的NOR／
OR回路のNOR側出力３１と接続する、他セル上
に構成した論理回路の端子、１０……２入力OR
回路のシンボル図、２０……レベルシフト回路の
シンボル図、３０……２入力排他的論理回路のシ
ンボル図、１００……２入力OR回路１０及びレ
ベルシフト回路２０及び２入力排他的論理回路３
０で構成した３入力２出力少規模論理回路、１０
１〜１０９……規格化された線分を配線に用いる
領域の縦方向のチヤンネル座標、１１１〜１２０
……規格化された線分を配線に用いる領域の横方
向のチヤンネル座標、１２１，１２２，１２３，
１２４……配線領域に形成する電源ライン、２０
０……３入力２出力論理回路１００の端子７と接
続する、端子８を有する、セル上に構成された論
理回路、３００，３０１……スルホール。
小規模論理回路のゲート表示図であり、第２図は
マスタースライスを構成するチツプ上に第１図に
示した論理回路のブロツクパターンを配した該論
理回路を含む近辺の拡大図であり、第３図はブロ
ツク間結線された電気回路の拡大図であり、第４
図は第１図に示した論理回路のブロツクパターン
構成の１例である。 １，２，１１，１２，５１，５２，５３，５４
……２入力OR回路の入力端子、３，１３，５
５，５６……レベルシフト回路の入力端子、４，
６，７，３１，５７，５８……排他的回路の
NOR側出力端子、５，３２，５９，６０……排
他的回路のOR側出力端子、８……排他的NOR／
OR回路のNOR側出力３１と接続する、他セル上
に構成した論理回路の端子、１０……２入力OR
回路のシンボル図、２０……レベルシフト回路の
シンボル図、３０……２入力排他的論理回路のシ
ンボル図、１００……２入力OR回路１０及びレ
ベルシフト回路２０及び２入力排他的論理回路３
０で構成した３入力２出力少規模論理回路、１０
１〜１０９……規格化された線分を配線に用いる
領域の縦方向のチヤンネル座標、１１１〜１２０
……規格化された線分を配線に用いる領域の横方
向のチヤンネル座標、１２１，１２２，１２３，
１２４……配線領域に形成する電源ライン、２０
０……３入力２出力論理回路１００の端子７と接
続する、端子８を有する、セル上に構成された論
理回路、３００，３０１……スルホール。
Claims (1)
- １ 半導体基板上に形成されている半導体素子を
用いて形成された複数の論理回路セルが該半導体
基板上にマトリツクス状に配置され、該複数の論
理回路セル間を該半導体基板上で接続することに
より所望の電気回路を作成する半導体装置におい
て、前記論理回路セルは四角形のセル領域内に形
成されており、他の論理回路セルとの接続のため
の接続端子は前記セル領域の辺に設けられてお
り、該接続端子のうち少なくとも２つは同じ辺に
あつて前記論理回路セル内で互いに接続されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9090180A JPS5715440A (en) | 1980-07-03 | 1980-07-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9090180A JPS5715440A (en) | 1980-07-03 | 1980-07-03 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5715440A JPS5715440A (en) | 1982-01-26 |
| JPH0127580B2 true JPH0127580B2 (ja) | 1989-05-30 |
Family
ID=14011294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9090180A Granted JPS5715440A (en) | 1980-07-03 | 1980-07-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5715440A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1238986A (en) * | 1986-02-06 | 1988-07-05 | Stephen K. Sunter | Integrated circuit chip manufacture |
| EP0288688A3 (en) * | 1987-04-30 | 1990-07-11 | International Business Machines Corporation | Porous circuit macro for semiconductor integrated circuits |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154079A (ja) * | 1974-05-31 | 1975-12-11 | ||
| JPS5387A (en) * | 1976-06-24 | 1978-01-05 | Toshiba Corp | Automatic design system |
| JPS53127285A (en) * | 1977-04-13 | 1978-11-07 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS5492190A (en) * | 1977-12-29 | 1979-07-21 | Fujitsu Ltd | Integrated circuit |
-
1980
- 1980-07-03 JP JP9090180A patent/JPS5715440A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154079A (ja) * | 1974-05-31 | 1975-12-11 | ||
| JPS5387A (en) * | 1976-06-24 | 1978-01-05 | Toshiba Corp | Automatic design system |
| JPS53127285A (en) * | 1977-04-13 | 1978-11-07 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS5492190A (en) * | 1977-12-29 | 1979-07-21 | Fujitsu Ltd | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5715440A (en) | 1982-01-26 |
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