JPS62145838A - マスタスライス型半導体装置 - Google Patents
マスタスライス型半導体装置Info
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- JPS62145838A JPS62145838A JP28876185A JP28876185A JPS62145838A JP S62145838 A JPS62145838 A JP S62145838A JP 28876185 A JP28876185 A JP 28876185A JP 28876185 A JP28876185 A JP 28876185A JP S62145838 A JPS62145838 A JP S62145838A
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- circuit elements
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタスライス型半導体装置に関する。
この種のマスタスライス型半導体装置においては、半導
体基板上にトランジスタ及び抵抗等の複数個の素子から
なる内部セルをプレイ状に配列した構造を有しておシ、
一括して処理可能な工程迄終了した形で備蓄しておき、
配線工程においてはアルミ婢の金属配線を用いて複数の
セル中の複数個の素子を相互に結線し回路ブ四ツク構成
するとともに、回路ブｐツク間の結線を行うことにより
異なる機能を有する半導体装置を実現する。かかるマス
タスライス方式によシ、個々の半導体装置の設計及び製
造に要する手間及び時間は個々の半導体装置に固有のレ
イアウトパターンを用いる配線工程に係わる部分のみが
必要とされ、初期工程段階から個々の半導体装置に専用
の基板を設計する場合に比較して大巾に低減される。
体基板上にトランジスタ及び抵抗等の複数個の素子から
なる内部セルをプレイ状に配列した構造を有しておシ、
一括して処理可能な工程迄終了した形で備蓄しておき、
配線工程においてはアルミ婢の金属配線を用いて複数の
セル中の複数個の素子を相互に結線し回路ブ四ツク構成
するとともに、回路ブｐツク間の結線を行うことにより
異なる機能を有する半導体装置を実現する。かかるマス
タスライス方式によシ、個々の半導体装置の設計及び製
造に要する手間及び時間は個々の半導体装置に固有のレ
イアウトパターンを用いる配線工程に係わる部分のみが
必要とされ、初期工程段階から個々の半導体装置に専用
の基板を設計する場合に比較して大巾に低減される。
このようなマスクスライス式半導体装置においては、従
来、第２図で示すチップレイアウト構造を採用すること
が一般的である。チップ１は、パッド及び入出力回路用
セルが置かれる周辺領域２と内部セルアレイ領域３によ
多構成される。内部セルアレイ領域３には複数個のトラ
ンジスタ及び抵抗からまる単一種類の内部セル４が行方
向に配列された複数の内部セル列５によ多構成される。
来、第２図で示すチップレイアウト構造を採用すること
が一般的である。チップ１は、パッド及び入出力回路用
セルが置かれる周辺領域２と内部セルアレイ領域３によ
多構成される。内部セルアレイ領域３には複数個のトラ
ンジスタ及び抵抗からまる単一種類の内部セル４が行方
向に配列された複数の内部セル列５によ多構成される。
内部セル列５の間には内部セル間配線領域６が設けられ
ている。内部セル４の構成は以下に述べるような方法で
決められる。すなわち１個のセル内に、内部セル領域で
使用される全素子種類を、全回路要素が同一マスターか
ら派生する半導体装置の全品種で平均的に使用される比
率で存在するように、且つ回路ブロックが構成し易すい
ように配置する。内部セルアレイ領域３はこのように作
られた内部セル４をそれ以上分割出来ない要素として構
成される。
ている。内部セル４の構成は以下に述べるような方法で
決められる。すなわち１個のセル内に、内部セル領域で
使用される全素子種類を、全回路要素が同一マスターか
ら派生する半導体装置の全品種で平均的に使用される比
率で存在するように、且つ回路ブロックが構成し易すい
ように配置する。内部セルアレイ領域３はこのように作
られた内部セル４をそれ以上分割出来ない要素として構
成される。
第３図は第２図に示したマスタースライス用チップ１の
内部セルアレイ領域３を更に拡大して示したものである
。マスタスライス用チップ１によって実現されるＬＳＩ
品種が第１の種類の回路製素人と、第２の種類の回路要
素Ｂによって構成される回路ブロック群を有し、且つ同
一のマスタスライスから実現される半導体装置全体で、
平均して回路製素人の個数と回路要素Ｂの個数の比が２
：１の割合で必要されると仮定する。？−の場合内部セ
ル４は通常第３図に示すように２個の回路製素人と１個
の回路要素Ｂから構成される。更に第３図には回路ブロ
ック１０，１１．１２がセルアレイ領域に配置される様
子を示している。回路ブロック１０は、４個の回路製素
人と２個の回路要素Ｂを使用し、回路ブロック１１は、
３個の回路製素人と１個の回路要素Ｂを使用し、回路ブ
ロック１２は、各１個ずつの回路要素Ａ、 Ｂを使用し
ている。第３図中実際に使用している回路要素Ａ、
Ｂは斜線で示している。
内部セルアレイ領域３を更に拡大して示したものである
。マスタスライス用チップ１によって実現されるＬＳＩ
品種が第１の種類の回路製素人と、第２の種類の回路要
素Ｂによって構成される回路ブロック群を有し、且つ同
一のマスタスライスから実現される半導体装置全体で、
平均して回路製素人の個数と回路要素Ｂの個数の比が２
：１の割合で必要されると仮定する。？−の場合内部セ
ル４は通常第３図に示すように２個の回路製素人と１個
の回路要素Ｂから構成される。更に第３図には回路ブロ
ック１０，１１．１２がセルアレイ領域に配置される様
子を示している。回路ブロック１０は、４個の回路製素
人と２個の回路要素Ｂを使用し、回路ブロック１１は、
３個の回路製素人と１個の回路要素Ｂを使用し、回路ブ
ロック１２は、各１個ずつの回路要素Ａ、 Ｂを使用し
ている。第３図中実際に使用している回路要素Ａ、
Ｂは斜線で示している。
上記従来のマスタスライス式半導体装置にあっては、内
部セル４を配線の最小単位とし、各内部セル４を構成す
る回路要素Ａ、 Ｂを同一のマスクスライスから実現
される半導体装置に平均して使用される割合で形成した
ので、回路要素Ａ、 Ｂを平均的割合で使用しない回
路ブロック１１．１２にあっては、不使用の回路要素Ａ
、 Ｂが相当発生し、チップサイズの大型化、半導体
装置の原価上昇という問題点があった。
部セル４を配線の最小単位とし、各内部セル４を構成す
る回路要素Ａ、 Ｂを同一のマスクスライスから実現
される半導体装置に平均して使用される割合で形成した
ので、回路要素Ａ、 Ｂを平均的割合で使用しない回
路ブロック１１．１２にあっては、不使用の回路要素Ａ
、 Ｂが相当発生し、チップサイズの大型化、半導体
装置の原価上昇という問題点があった。
本発明は、上記問題点に鑑み、回路要素を内部セルの配
列体中に同一のマスタスライスから実現される集積回路
で平均的に使用される割合で配列し、各回路要素間を配
線で接続可能にしたことを要旨とする。
列体中に同一のマスタスライスから実現される集積回路
で平均的に使用される割合で配列し、各回路要素間を配
線で接続可能にしたことを要旨とする。
次に本発明の第１の実施例として、本発明をバイポーラ
、０ＭＯ８混在型マスタースライスに応用した場合につ
いて第１図および第４図、第５図、第６図を用いて説明
する。第４図は２種の回路要素Ａ／ 、 Ｂ／に各々配
置される素子を示す。すなわち回路要素Ａ′は２ケの０
ＭＯ８用チャンネル型トランジスタと２ケのＣＭＯａ用
Ｎチャンネル型トランジスタを有しておシ、回路要素Ｂ
′には２ケのＮＰＮトランジスタが配置されている。
、０ＭＯ８混在型マスタースライスに応用した場合につ
いて第１図および第４図、第５図、第６図を用いて説明
する。第４図は２種の回路要素Ａ／ 、 Ｂ／に各々配
置される素子を示す。すなわち回路要素Ａ′は２ケの０
ＭＯ８用チャンネル型トランジスタと２ケのＣＭＯａ用
Ｎチャンネル型トランジスタを有しておシ、回路要素Ｂ
′には２ケのＮＰＮトランジスタが配置されている。
第５図は回路要素Ａ′を３個、回路要素Ｂ′を１個各々
用いて構成される６人力ＮＡＮＤゲートの機能を有する
回路ブロック７３が示されている。一方第６図は回路要
素Ａ′を１個、回路要素Ｂ′を１個各々用いて構成され
る２人力ＮＡＮＤゲートの機能を有する回路ブロック７
４が示されている。
用いて構成される６人力ＮＡＮＤゲートの機能を有する
回路ブロック７３が示されている。一方第６図は回路要
素Ａ′を１個、回路要素Ｂ′を１個各々用いて構成され
る２人力ＮＡＮＤゲートの機能を有する回路ブロック７
４が示されている。
第１図には内部セルアレイ領域３３が２個の回路要素に
と１個の回路要素「の繰り返しとして定義されておシ、
回路ブロック２３と２４が内部セルアレイ領域３３上に
配置されている様子を示している。第３図の従来例と同
様に内部セルは２個の回路要素Ａ′と１個の回路要素Ｂ
′の繰シ返しから成っている。しかし第３図の従来例で
は回路製素人が２個と回路要素Ｂが１個の組み合わせで
１個の内部セル４が定義されているのに対し、本実施例
では回路要素Ａ′及び回路要素Ｂ′が各々単独で配線可
能である。従って、回路ブロック２３と２４を実現する
のに、第３図の従来例では６個の回路製素人と３個の回
路要素Ｂに相当する領域を占有したのに対し、本実施例
では４個の回路要素Ａ′と２個の回路要素Ｂ′を占有す
るのみで良い。
と１個の回路要素「の繰り返しとして定義されておシ、
回路ブロック２３と２４が内部セルアレイ領域３３上に
配置されている様子を示している。第３図の従来例と同
様に内部セルは２個の回路要素Ａ′と１個の回路要素Ｂ
′の繰シ返しから成っている。しかし第３図の従来例で
は回路製素人が２個と回路要素Ｂが１個の組み合わせで
１個の内部セル４が定義されているのに対し、本実施例
では回路要素Ａ′及び回路要素Ｂ′が各々単独で配線可
能である。従って、回路ブロック２３と２４を実現する
のに、第３図の従来例では６個の回路製素人と３個の回
路要素Ｂに相当する領域を占有したのに対し、本実施例
では４個の回路要素Ａ′と２個の回路要素Ｂ′を占有す
るのみで良い。
−〇−
次に本発明の第２の実施例として、本発明をＥＣＬ型マ
スタースライスに応用した場合について、第７図、第８
図、第９図及び第１０図を用いて説明する。第７図は３
種の回路要素り、 Ｅ、 Ｆに各々配置される素子
を示す。回路要素りにはＥＣＬ回路の論理回路を構成す
る為のトランジスタＴＲ１が２個置かれている。回路要
素ＥにはＥＣＬ回路のコレクタ負荷抵抗Ｒｃが２本と定
電流発生用抵抗Ｒ，が１本置かれている。回路要素Ｆに
はＥＣＬ回路の出カニミッタフォロワー用のトランジス
タＴＲ２が２個と抵抗ＲＩＥ７２本が置かれている。第
８図は回路要素りが３個と、回路要素Ｅ、 Ｆを各々
１個ずつ用いて構成された３人力ＯＲ／Ｎ ＯＲ回路ブ
ロック２５を示している。第９図はセル人が２個とセル
Ｂ、セルＣを各々１個ずつ用いて構成される２人力０７
ＮＯＲ回路ブロック２６を示している。
スタースライスに応用した場合について、第７図、第８
図、第９図及び第１０図を用いて説明する。第７図は３
種の回路要素り、 Ｅ、 Ｆに各々配置される素子
を示す。回路要素りにはＥＣＬ回路の論理回路を構成す
る為のトランジスタＴＲ１が２個置かれている。回路要
素ＥにはＥＣＬ回路のコレクタ負荷抵抗Ｒｃが２本と定
電流発生用抵抗Ｒ，が１本置かれている。回路要素Ｆに
はＥＣＬ回路の出カニミッタフォロワー用のトランジス
タＴＲ２が２個と抵抗ＲＩＥ７２本が置かれている。第
８図は回路要素りが３個と、回路要素Ｅ、 Ｆを各々
１個ずつ用いて構成された３人力ＯＲ／Ｎ ＯＲ回路ブ
ロック２５を示している。第９図はセル人が２個とセル
Ｂ、セルＣを各々１個ずつ用いて構成される２人力０７
ＮＯＲ回路ブロック２６を示している。
通常、本形式のマスタスライスにおいて半導体装置を実
現する為の回路ブロックにおいて回路要素りと回路要素
Ｅと回路要素Ｆが２：１：１の割合で必要とされるとし
て、第１０図は、内部セルアレイ領域３３が２個の回路
要素りと各１個ずつの回路要素Ｅ、回路要素Ｆの繰シ返
しとして定義されている様子を示している。更に第１０
図には内部セルアレイ領域３３上に回路ブロック２５と
２６が配置されている様子を示している。従来の如く、
単一の内部セル４のみを許容した場合には１内部セル４
は２個の回路要素りと各１個の回路要素Ｅ、 Ｆで構
成されることになり、回路ブロック２５と２６を形成す
る為には回路要素りを６個、回路要素Ｅ、 Ｆを各々
３個の領域を占有したであろう。ところが本実施例の場
合には回路要素り。
現する為の回路ブロックにおいて回路要素りと回路要素
Ｅと回路要素Ｆが２：１：１の割合で必要とされるとし
て、第１０図は、内部セルアレイ領域３３が２個の回路
要素りと各１個ずつの回路要素Ｅ、回路要素Ｆの繰シ返
しとして定義されている様子を示している。更に第１０
図には内部セルアレイ領域３３上に回路ブロック２５と
２６が配置されている様子を示している。従来の如く、
単一の内部セル４のみを許容した場合には１内部セル４
は２個の回路要素りと各１個の回路要素Ｅ、 Ｆで構
成されることになり、回路ブロック２５と２６を形成す
る為には回路要素りを６個、回路要素Ｅ、 Ｆを各々
３個の領域を占有したであろう。ところが本実施例の場
合には回路要素り。
Ｅ、 Ｆを各々単独のセルの如く配線可能にしたので
、同様に回路ブロック２５と２６を配置するのに、回路
要素りを５個、回路要素Ｅ、 Ｆを各々２個づつ使用
すれば構成できる。
、同様に回路ブロック２５と２６を配置するのに、回路
要素りを５個、回路要素Ｅ、 Ｆを各々２個づつ使用
すれば構成できる。
以上説明してきたように、本発明によれば、回路要素を
内部セルの配列体中に同一のマスタスライスから実現さ
れる集積回路で平均的に使用される割合で配列し、各回
路要素を配線で接続可能にしたので、使用されない回路
要素を減少させることができ、チップサイズの減少、半
導体装置の価格の低下を図れるという効果がある。
内部セルの配列体中に同一のマスタスライスから実現さ
れる集積回路で平均的に使用される割合で配列し、各回
路要素を配線で接続可能にしたので、使用されない回路
要素を減少させることができ、チップサイズの減少、半
導体装置の価格の低下を図れるという効果がある。
第１図は本発明の第１実施例を示す回路要素の配列図、
第２図は第１実施例の平面図、第３図は従来例の回路要
素の配列図、第４図は第１実施例の回路要素の素子を示
す回路図、第５図、第６図は第１実施例の電気回路図、
第７図は第２実施例の回路要素の素子を示す回路図、第
８図、第９図部セルの配列体（内部セルアレイ領域）、
である。 ￥１図
第２図は第１実施例の平面図、第３図は従来例の回路要
素の配列図、第４図は第１実施例の回路要素の素子を示
す回路図、第５図、第６図は第１実施例の電気回路図、
第７図は第２実施例の回路要素の素子を示す回路図、第
８図、第９図部セルの配列体（内部セルアレイ領域）、
である。 ￥１図
Claims (1)
- 単一の半導体基板上に、各々が複数の素子から成る複数
種類の回路要素で構成される内部セルの配列体と、内部
セル間を接続する配線とを有するマスタスライス型半導
体装置において、前記複数種類の回路要素を内部セルの
配列体中に同一のマスタスライスから実現される集積回
路で平均的に使用される割合で配列し、各回路要素間を
配線で接続可能にしたことを特徴とするマスタスライス
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28876185A JPS62145838A (ja) | 1985-12-20 | 1985-12-20 | マスタスライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28876185A JPS62145838A (ja) | 1985-12-20 | 1985-12-20 | マスタスライス型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145838A true JPS62145838A (ja) | 1987-06-29 |
Family
ID=17734364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28876185A Pending JPS62145838A (ja) | 1985-12-20 | 1985-12-20 | マスタスライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145838A (ja) |
-
1985
- 1985-12-20 JP JP28876185A patent/JPS62145838A/ja active Pending
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