JPS6223618A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS6223618A JPS6223618A JP16188085A JP16188085A JPS6223618A JP S6223618 A JPS6223618 A JP S6223618A JP 16188085 A JP16188085 A JP 16188085A JP 16188085 A JP16188085 A JP 16188085A JP S6223618 A JPS6223618 A JP S6223618A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- area
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 230000000295 complement effect Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらには論理集積回路
における入出力部の構成に適用して特に有効な技術に関
し、例えばマスタスライス法により構成されるゲートア
レイに利用して有効な技術に関する。
における入出力部の構成に適用して特に有効な技術に関
し、例えばマスタスライス法により構成されるゲートア
レイに利用して有効な技術に関する。
［背景技術］
従来のゲートアレイは、第４図に示すように入出力バソ
ファ領域１０が基本セル列６への配線のための端子点７
．入力バッファや出カバソファの初段を構成するための
小信号用トランジスタ群４及びＬＳＩチップ１からパッ
ケージ側端子への接続点であるポンディングパッド２が
一体となって構成されていた、しかしこのような構成で
は入出力バッファ領域１０内のトランジスタの組合せが
限定され、実現できる入出力バッファの機能に制約が生
じる。
ファ領域１０が基本セル列６への配線のための端子点７
．入力バッファや出カバソファの初段を構成するための
小信号用トランジスタ群４及びＬＳＩチップ１からパッ
ケージ側端子への接続点であるポンディングパッド２が
一体となって構成されていた、しかしこのような構成で
は入出力バッファ領域１０内のトランジスタの組合せが
限定され、実現できる入出力バッファの機能に制約が生
じる。
つまり、論理ＬＳＩでは、通常の入力バッファの他にシ
ュミットトリガ回路等地の機能回路が必要となることで
ある。しかしながら、必要に応じて入力バッファとシュ
ミットトリガ回路のいずれの回路をも選択できるように
するため、各入出力バソファ領域内にそれぞれ人力バッ
ファを構成する素子とシュミツ１−トリガ回路を構成す
る素子とをすべて設けておくようにすると、回路の占有
面積が非常に大きくなってしまうとともに、無駄な素子
数も多くなる。
ュミットトリガ回路等地の機能回路が必要となることで
ある。しかしながら、必要に応じて入力バッファとシュ
ミットトリガ回路のいずれの回路をも選択できるように
するため、各入出力バソファ領域内にそれぞれ人力バッ
ファを構成する素子とシュミツ１−トリガ回路を構成す
る素子とをすべて設けておくようにすると、回路の占有
面積が非常に大きくなってしまうとともに、無駄な素子
数も多くなる。
そこで、同一の素子群を配線をかえるだけで入カバソフ
ァまたはシュミットトリガ回路に構成できるようにして
おくことによって、入カバソファ回路とシュミットトリ
ガ回路とで互いに一部の素子を共用し、これにより、入
力回路を構成するのに必要な素子数を減らし、占有面積
を減少できるようにした発明も提案されている（特願昭
５８−１４４９７５号）。
ァまたはシュミットトリガ回路に構成できるようにして
おくことによって、入カバソファ回路とシュミットトリ
ガ回路とで互いに一部の素子を共用し、これにより、入
力回路を構成するのに必要な素子数を減らし、占有面積
を減少できるようにした発明も提案されている（特願昭
５８−１４４９７５号）。
しかしながら、この方法は、シュミットトリガ回路に構
成しなかった部分では入力バッファ領域内に使用されな
いで残ってしまう素子がある。また、この方法は、これ
を適用しても各ポンディングパッドに接続されるのが出
力バッファまたは入力回路のいずれか、一方であるため
、入力端子として使用されるパッドに対応するバッファ
領域では、出力バッファを構成する素子が一切使用され
ないで残ってしまう、従って、素子の使用効率が悪く結
局占有面積も充分に低減されないという不都合がある。
成しなかった部分では入力バッファ領域内に使用されな
いで残ってしまう素子がある。また、この方法は、これ
を適用しても各ポンディングパッドに接続されるのが出
力バッファまたは入力回路のいずれか、一方であるため
、入力端子として使用されるパッドに対応するバッファ
領域では、出力バッファを構成する素子が一切使用され
ないで残ってしまう、従って、素子の使用効率が悪く結
局占有面積も充分に低減されないという不都合がある。
［発明の目的コ
この発明の目的は、入出力バッファ領域の占有面積をあ
まり増大させることなく、入出力回路の機能を強化させ
ることができるような半導体集積回路技術を提供するこ
とにある。
まり増大させることなく、入出力回路の機能を強化させ
ることができるような半導体集積回路技術を提供するこ
とにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、入出力バッファ領域内を小信号用トランジス
タ形成領域と出力用１−ランジスタ形成領域とに分割し
、これらをポンディングパッド列と直交する方向に並べ
て設け、かつ両者の間に配線チャネル領域を設けること
により、隣接する複数の入出力バソファ領域の素子を使
って所望の機能を有する入出力回路を構成できるように
して、使用されないで残る素子の数を大幅に減らし、こ
れによって、入出力バッファ領域の占有面積をあまり増
大させることなく、入出力回路の機能を強化させること
ができるようにするという上記目的を達成するものであ
る。
タ形成領域と出力用１−ランジスタ形成領域とに分割し
、これらをポンディングパッド列と直交する方向に並べ
て設け、かつ両者の間に配線チャネル領域を設けること
により、隣接する複数の入出力バソファ領域の素子を使
って所望の機能を有する入出力回路を構成できるように
して、使用されないで残る素子の数を大幅に減らし、こ
れによって、入出力バッファ領域の占有面積をあまり増
大させることなく、入出力回路の機能を強化させること
ができるようにするという上記目的を達成するものであ
る。
［実施例コ
第１図には、本発明をＣＭＯＳゲートアレイに適用した
場合の入出力バッファ領域のレイアウト方式の一実施例
が示されている。
場合の入出力バッファ領域のレイアウト方式の一実施例
が示されている。
この実施例では、ＬＳＩチップ１の周縁に沿って互いに
適当な間隔をおいて形成されたポンディングパッド２，
２．・・・・の内側に、これらのパッド列と直交する方
向に沿って、出力用トランジスタ形成領域３と、入力バ
ッファや出カバソファの初段を構成するための小信号用
トランジスタ形成領域４とが設けられている。これらの
トランジスタ形成領域３および４は、各ポンディングパ
ッド２に対応してそれぞれ設けられている。
適当な間隔をおいて形成されたポンディングパッド２，
２．・・・・の内側に、これらのパッド列と直交する方
向に沿って、出力用トランジスタ形成領域３と、入力バ
ッファや出カバソファの初段を構成するための小信号用
トランジスタ形成領域４とが設けられている。これらの
トランジスタ形成領域３および４は、各ポンディングパ
ッド２に対応してそれぞれ設けられている。
そして、上記各出力用トランジスタ形成領域３と小信号
用トランジスタ形成領域４との間には、配線チャネル領
域５が設けられている。なお１図において、６は内部ロ
ジック部を構成するための基本回路セルが連続的に配設
されてなる基本セル列である。
用トランジスタ形成領域４との間には、配線チャネル領
域５が設けられている。なお１図において、６は内部ロ
ジック部を構成するための基本回路セルが連続的に配設
されてなる基本セル列である。
上記出力トランジスタ形成領域３内には、駆動力の大き
な出力バッファ（ＣＭＯＳインバータ）を構成するため
、比較的素子寸法の大きな一対の相補型ＭＯ３ＦＥＴＱ
ｐｔ Ｔ Ｑｒｚと、サージ電圧をカットする入力保護
用のクランプダイオードＱｃとが設れられている。
な出力バッファ（ＣＭＯＳインバータ）を構成するため
、比較的素子寸法の大きな一対の相補型ＭＯ３ＦＥＴＱ
ｐｔ Ｔ Ｑｒｚと、サージ電圧をカットする入力保護
用のクランプダイオードＱｃとが設れられている。
また、小信号用トランジスタ形成領域４内には、小信号
を扱うインバータを構成可能な最も素子寸法ノ小すなＭ
Ｏ８ＦＥＴＱＰ２ ｔ Ｑｎ２と、このＭＯ５ＦＥＴＱ
Ｐ２ ｔ Ｑｎ２により構成されるＣＭＯＳインバータ
Ｇｓよりも駆動力が大きく、かつ上記Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｐ １とＱ ｎ １とからなる出力用ＣＭＯ
ＳインバータＧＬよりも駆動力の小さなＣＭＯＳインバ
ータＧｖを構成可能な２組のＭＯＳ Ｆ Ｅ Ｔ Ｑ
Ｐ ３ｒ Ｑ ｎ ３とＱＰ４＋Ｑｎ４とがそれぞれ設
けられている。
を扱うインバータを構成可能な最も素子寸法ノ小すなＭ
Ｏ８ＦＥＴＱＰ２ ｔ Ｑｎ２と、このＭＯ５ＦＥＴＱ
Ｐ２ ｔ Ｑｎ２により構成されるＣＭＯＳインバータ
Ｇｓよりも駆動力が大きく、かつ上記Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ｐ １とＱ ｎ １とからなる出力用ＣＭＯ
ＳインバータＧＬよりも駆動力の小さなＣＭＯＳインバ
ータＧｖを構成可能な２組のＭＯＳ Ｆ Ｅ Ｔ Ｑ
Ｐ ３ｒ Ｑ ｎ ３とＱＰ４＋Ｑｎ４とがそれぞれ設
けられている。
従って、この実施例においては、上記配線チャネル領域
５を使って、隣接する２つの入出力バッファ領域内の適
当な素子間を接続するような配線を形成してやることに
より、例えば第２図（Ａ）に示すような人力バッファは
もちろん、同図（Ｂ）に示す出カバソファや同図（Ｃ）
に示すようなシュミットトリガ回路等種々の機能を有す
る入出力回路を構成してやることができる。
５を使って、隣接する２つの入出力バッファ領域内の適
当な素子間を接続するような配線を形成してやることに
より、例えば第２図（Ａ）に示すような人力バッファは
もちろん、同図（Ｂ）に示す出カバソファや同図（Ｃ）
に示すようなシュミットトリガ回路等種々の機能を有す
る入出力回路を構成してやることができる。
さらに、第２図（Ｃ）に点線で示すように出力用インバ
ータＧＬと並列に、隣接するバッファ領域内の出力用イ
ンバータＧＬ′ を接続してやることにより、２倍の
駆動力を有する出力バッファを構成してやることもでき
る。
ータＧＬと並列に、隣接するバッファ領域内の出力用イ
ンバータＧＬ′ を接続してやることにより、２倍の
駆動力を有する出力バッファを構成してやることもでき
る。
第３図には、２つの入出力バッファ領域内の素子を使っ
てシュミットトリガ回路と駆動力の太きな出力バッファ
を構成する場合の配線方式の一例が示されている。この
ように接続を行なえば、各バッファ領域内に設けられて
いる素子をすべて使用することになるため、素子の使用
効率が良くなる。
てシュミットトリガ回路と駆動力の太きな出力バッファ
を構成する場合の配線方式の一例が示されている。この
ように接続を行なえば、各バッファ領域内に設けられて
いる素子をすべて使用することになるため、素子の使用
効率が良くなる。
以上説明したように、各トランジスタ形成領域３．４間
に配線チンネル領域５を設けたとにより、入出力回路の
機能がかなり強化される。しかも、この実施例に従うと
、使用されないで残る素子数が少ないので、配線チャネ
ル領域５を新たに設けたとしても、同じような機能強化
を図るべく予め余分な素子を設けておく方法に比べてチ
ップ全体の占有面積は少なくて済む。
に配線チンネル領域５を設けたとにより、入出力回路の
機能がかなり強化される。しかも、この実施例に従うと
、使用されないで残る素子数が少ないので、配線チャネ
ル領域５を新たに設けたとしても、同じような機能強化
を図るべく予め余分な素子を設けておく方法に比べてチ
ップ全体の占有面積は少なくて済む。
特に、ゲートアレイでは、入出力ピンおよびポンディン
グパッドが数十〜数百個設けられるため、限られたチッ
プ内にこれらのパッドを配設する場合、パッド間隔はボ
ンディング技術によって可能な最小ピッチにされる。そ
して、このようにして決定されたパッドの間隔に対応し
て入出力バッフ７領域の幅が決定されるので、入出力バ
ッファ領域の幅はあまり広くすることができない。従っ
て。
グパッドが数十〜数百個設けられるため、限られたチッ
プ内にこれらのパッドを配設する場合、パッド間隔はボ
ンディング技術によって可能な最小ピッチにされる。そ
して、このようにして決定されたパッドの間隔に対応し
て入出力バッフ７領域の幅が決定されるので、入出力バ
ッファ領域の幅はあまり広くすることができない。従っ
て。
予め各入出力バソファ領域内に必要な素子をすべて形成
しておくよりも、配線チャネル領域を設けて隣接するバ
ッファ領域間で素子を共用して使うようにした方が、レ
イアウト設計が容易になるとともに、全体としての占有
面積も小さくなると考えられる。
しておくよりも、配線チャネル領域を設けて隣接するバ
ッファ領域間で素子を共用して使うようにした方が、レ
イアウト設計が容易になるとともに、全体としての占有
面積も小さくなると考えられる。
なお、上記実施例では、入力回路として入力バッファの
他にシュミットトリガ回路を構成したものを示したが、
この他にも小信号用トランジスタ領域内の素子を使って
ＮＡＮＤゲート回路やＮ○Ｒゲート回路等を構成するこ
とも容易にできる。
他にシュミットトリガ回路を構成したものを示したが、
この他にも小信号用トランジスタ領域内の素子を使って
ＮＡＮＤゲート回路やＮ○Ｒゲート回路等を構成するこ
とも容易にできる。
口効果］
入出力バソファ領域内を小信号用トランジスタ形成領域
と出力用トランジスタ形成領域とに分割し、これらをポ
ンディングパッド列と直交する方向に並べて設け、かつ
両者の間に配線チャネル領域を設けるようにしたので、
隣接する複数の入出力バッファ領域の素子を使って所望
の機能を有する入出力回路を構成できるという作用によ
り、使用されないで残る素子の数を大幅に減らし、こ九
によって、入出力バノファ領域の占有面積をあまり増大
させることなく、入出力回路の機能を強化させることが
できるという効果がある。
と出力用トランジスタ形成領域とに分割し、これらをポ
ンディングパッド列と直交する方向に並べて設け、かつ
両者の間に配線チャネル領域を設けるようにしたので、
隣接する複数の入出力バッファ領域の素子を使って所望
の機能を有する入出力回路を構成できるという作用によ
り、使用されないで残る素子の数を大幅に減らし、こ九
によって、入出力バノファ領域の占有面積をあまり増大
させることなく、入出力回路の機能を強化させることが
できるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定さ九るも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば小信号用１〜ラン
ジスタ形成領域内に設けられる素子は、上記実施例のよ
うに３個のインバータを形成するのに必要な数に限定さ
れるものでなく、２個あるいは４個以上のインバータを
構成可能な数であってもよい。また、配線チャネル領域
による入出力バソファ領域内の分割の仕方は、出力用ト
ランジスタ形成領域と小信号用トランジスタ形成領域に
限定されず、他の分割方法であってもよい。
体的に説明したが１本発明は上記実施例に限定さ九るも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば小信号用１〜ラン
ジスタ形成領域内に設けられる素子は、上記実施例のよ
うに３個のインバータを形成するのに必要な数に限定さ
れるものでなく、２個あるいは４個以上のインバータを
構成可能な数であってもよい。また、配線チャネル領域
による入出力バソファ領域内の分割の仕方は、出力用ト
ランジスタ形成領域と小信号用トランジスタ形成領域に
限定されず、他の分割方法であってもよい。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳゲートアレ
イに適用してものについて説明したが、それに限定され
るものでなく、この発明はバイポーラ型ゲーｌ−アレイ
その他マスタスライス法により形成される論理集積回路
一般に利用することができる。
をその背景となった利用分野であるＣＭＯＳゲートアレ
イに適用してものについて説明したが、それに限定され
るものでなく、この発明はバイポーラ型ゲーｌ−アレイ
その他マスタスライス法により形成される論理集積回路
一般に利用することができる。
第１図は、本発明をＣＭＯＳゲートレアに適用した場合
の一実施例を示すレイアラ１−構成図。 第２図（Ａ）〜（Ｃ）は、上記実施例の入出力バッファ
領域において形成可能な入出力回路の例を示す回路構成
図、 第３図は、上記実施例の入出力バッファ領域内の配線方
法の一例を示す説明図、 第４図は、従来のＣＭＯＳゲートアレイにおける入出力
バソファ領域の構成例を示す説明図である。 １・・・・ＬＳＩチップ、２・・・・ポンディングパッ
ド、３・・・・出力用トランジスタ形成領域、４・・・
・小信号用トランジスタ形成領域、５・・・・配線形成
領域（配線チャネル領域）、６・・・・基本セル列、１
０・・・・入出力バッファ領域。 第 １ 図 第 ２ 図 （Ａ） に）
の一実施例を示すレイアラ１−構成図。 第２図（Ａ）〜（Ｃ）は、上記実施例の入出力バッファ
領域において形成可能な入出力回路の例を示す回路構成
図、 第３図は、上記実施例の入出力バッファ領域内の配線方
法の一例を示す説明図、 第４図は、従来のＣＭＯＳゲートアレイにおける入出力
バソファ領域の構成例を示す説明図である。 １・・・・ＬＳＩチップ、２・・・・ポンディングパッ
ド、３・・・・出力用トランジスタ形成領域、４・・・
・小信号用トランジスタ形成領域、５・・・・配線形成
領域（配線チャネル領域）、６・・・・基本セル列、１
０・・・・入出力バッファ領域。 第 １ 図 第 ２ 図 （Ａ） に）
Claims (1)
- 【特許請求の範囲】 １、与えらた入出力端子ごとに、入力回路および出力回
路を構成するための素子が形成された入出力バッファ領
域が設けられてなる論理集積回路において、上記入出力
バッファ領域は、２つの領域に分けて構成され、かつそ
の間に配線形成領域が設けられ、この配線形成領域を用
いて互いに隣接する複数の入出力バッファ領域内の素子
間を接続して所望の機能を有する入出力回路が形成可能
にされてなることを特徴とする論理集積回路。 ２、上記入出力バッファ領域は、出力バッファを構成す
るための比較的寸法の大きな素子が形成された出力用ト
ランジスタ形成領域と、これよりも小さな寸法の素子か
らなる小信号用トランジスタ形成領域とに分割されてな
ることを特徴とする特許請求の範囲第１項記載の論理集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161880A JPH0793356B2 (ja) | 1985-07-24 | 1985-07-24 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161880A JPH0793356B2 (ja) | 1985-07-24 | 1985-07-24 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223618A true JPS6223618A (ja) | 1987-01-31 |
| JPH0793356B2 JPH0793356B2 (ja) | 1995-10-09 |
Family
ID=15743740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161880A Expired - Fee Related JPH0793356B2 (ja) | 1985-07-24 | 1985-07-24 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793356B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694078A (en) * | 1993-05-31 | 1997-12-02 | Fujitsu Limited | Semiconductor integrated circuit having regularly arranged transistor basic cells |
| US5725945A (en) * | 1993-04-23 | 1998-03-10 | Hitachi Maxell, Ltd. | Magnetic recording medium having a fluorinated block polymeric lubricant |
| WO2013092496A1 (de) * | 2011-12-22 | 2013-06-27 | Polyic Gmbh & Co. Kg | Bedienvorrichtung mit anzeigeeinrichtung und tastfeldeinrichtung, sowie mehrschichtkörper zur bereitstellung einer tastfeldfunktionalität |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220948A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| JPS6095935A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | ゲ−トアレイ集積回路装置 |
-
1985
- 1985-07-24 JP JP60161880A patent/JPH0793356B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220948A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| JPS6095935A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | ゲ−トアレイ集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5725945A (en) * | 1993-04-23 | 1998-03-10 | Hitachi Maxell, Ltd. | Magnetic recording medium having a fluorinated block polymeric lubricant |
| US5694078A (en) * | 1993-05-31 | 1997-12-02 | Fujitsu Limited | Semiconductor integrated circuit having regularly arranged transistor basic cells |
| WO2013092496A1 (de) * | 2011-12-22 | 2013-06-27 | Polyic Gmbh & Co. Kg | Bedienvorrichtung mit anzeigeeinrichtung und tastfeldeinrichtung, sowie mehrschichtkörper zur bereitstellung einer tastfeldfunktionalität |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793356B2 (ja) | 1995-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920008396B1 (ko) | 반도체 집적회로 장치 | |
| KR100433025B1 (ko) | 반도체장치,반도체집적회로장치,플립플롭회로,배타적논리합회로,멀티플렉서및가산기 | |
| US5387810A (en) | Cell library for semiconductor integrated circuit design | |
| JPS6223618A (ja) | 論理集積回路 | |
| JPH1098108A (ja) | 半導体装置 | |
| JPH0831581B2 (ja) | 半導体装置 | |
| JPH10163458A (ja) | クロックドライバ回路及び半導体集積回路装置 | |
| JPS62150844A (ja) | 論理集積回路装置 | |
| JPS6290948A (ja) | 半導体集積回路装置 | |
| JPS60110137A (ja) | 半導体装置 | |
| JPS5856354A (ja) | マスタ−スライスｌｓｉ | |
| JP3019764B2 (ja) | 半導体集積回路装置およびその回路セルの多段接続構造 | |
| JPH0362551A (ja) | スタンダードセル及びスタンダードセル列 | |
| EP0495990A1 (en) | Semiconductor device | |
| JPH0563165A (ja) | 半導体装置 | |
| JPH10150175A (ja) | 半導体集積回路およびその製造方法 | |
| JPS628538A (ja) | 半導体集積回路装置 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JP2614844B2 (ja) | 半導体集積回路 | |
| JPH10341011A (ja) | マスタースライス半導体集積回路装置 | |
| JPH06232267A (ja) | 半導体集積回路装置の設計方法 | |
| JPH01135038A (ja) | 半導体装置 | |
| JPS5940565A (ja) | 半導体集積回路装置 | |
| JPH0194637A (ja) | 半導体集積回路 | |
| JPH0680731B2 (ja) | プログラマブルロジツクアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |