JPH0680731B2 - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPH0680731B2 JPH0680731B2 JP61071753A JP7175386A JPH0680731B2 JP H0680731 B2 JPH0680731 B2 JP H0680731B2 JP 61071753 A JP61071753 A JP 61071753A JP 7175386 A JP7175386 A JP 7175386A JP H0680731 B2 JPH0680731 B2 JP H0680731B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- mosfets
- programmable logic
- pla
- logic array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブルロジックアレイに関する。
従来半導体集積回路で実現されるプログラマブルロジッ
クアレイ（以下PLAと略す）の構造は第３図にブロック
図で示すようにANDマトリクス22の入力線22と積項線24
およびORマトリクス25入力線となる積項線24と出力線27
のそれぞれの方向が直交していた。
クアレイ（以下PLAと略す）の構造は第３図にブロック
図で示すようにANDマトリクス22の入力線22と積項線24
およびORマトリクス25入力線となる積項線24と出力線27
のそれぞれの方向が直交していた。
なお、第２図において、23はANDマトリクス22の、また2
6はORマトリクス25の各負荷列を示す。
6はORマトリクス25の各負荷列を示す。
上述した従来のPLAは入力数（ｌ），積項数（ｍ），出
力数（ｎ）等によって回路の規模が変わるとその形状が
２次元方向に変化するが、この変化を一つのPLAで吸収
しているため様々な寸法のPLAが必要になる。この結果
寸法の異なる複数のPLAをチップ上にレイアウトする場
合、すき間ができやすく、高密度化が困難となったり、
入出力の信号線や電源の配線が複雑になるという欠点が
有る。
力数（ｎ）等によって回路の規模が変わるとその形状が
２次元方向に変化するが、この変化を一つのPLAで吸収
しているため様々な寸法のPLAが必要になる。この結果
寸法の異なる複数のPLAをチップ上にレイアウトする場
合、すき間ができやすく、高密度化が困難となったり、
入出力の信号線や電源の配線が複雑になるという欠点が
有る。
また、マスタースライス方式で実現しようとすると、予
想される最大規模のAND平面、及びOR平面をあらかじめ
用意する必要が有る為、小規模のPLAを実現する場合に
は効率が悪かった、 〔問題点を解決するための手段〕 本発明によるプログラマブルロジックアレイは、それぞ
れのゲート電極が共通接続されかつ直線状に配置された
複数のMOSFETから成り上記直線と直交する方向に複数個
並べられたMOSFET群と、 上記直線状に配置された複数の負荷素子から成り、前記
各MOSFET群のドレイン電極を上記並びの方向に結合する
信号線上に接続可能な負荷素子群と、 上記信号線が形成される層と異なる層内に上記直線方向
に形成されそれぞれが上記信号線の一つと接続可能な金
属配線 とでそれぞれが構成される少なくとも２個のブロックか
ら成り、上記ゲート電極を入力としたアンド論理を構成
するための第１のブロック群の上記各金属配線をオア論
理を構成するための第２のブロック群の上記ゲート電極
に接続し、この第２のブロック群の上記金属配線を出力
とするようにしたことを特徴とする。
想される最大規模のAND平面、及びOR平面をあらかじめ
用意する必要が有る為、小規模のPLAを実現する場合に
は効率が悪かった、 〔問題点を解決するための手段〕 本発明によるプログラマブルロジックアレイは、それぞ
れのゲート電極が共通接続されかつ直線状に配置された
複数のMOSFETから成り上記直線と直交する方向に複数個
並べられたMOSFET群と、 上記直線状に配置された複数の負荷素子から成り、前記
各MOSFET群のドレイン電極を上記並びの方向に結合する
信号線上に接続可能な負荷素子群と、 上記信号線が形成される層と異なる層内に上記直線方向
に形成されそれぞれが上記信号線の一つと接続可能な金
属配線 とでそれぞれが構成される少なくとも２個のブロックか
ら成り、上記ゲート電極を入力としたアンド論理を構成
するための第１のブロック群の上記各金属配線をオア論
理を構成するための第２のブロック群の上記ゲート電極
に接続し、この第２のブロック群の上記金属配線を出力
とするようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す図であり、（ａ）は平
面図であり、（ｂ）は等価回路である。
面図であり、（ｂ）は等価回路である。
第１図を参照すると、本実施例は、４列のMOSFET列100
と、負荷素子列となる２列のMOSFET列200とから構成さ
れている。第１図において１及び２はMOSFET列100ポリ
シリコンによる共通ゲート電極であり、３はMOSFET列10
0の共通ソース電極であり、４及び５はドレイン電極で
あり、６はコンタクト穴である。また11及び12はMOSFET
列200の共通ゲート端子であり、13はMOSFET列200の共通
ソース電極であり、14及び15はMOSFET列200のドレイン
電極となる。
と、負荷素子列となる２列のMOSFET列200とから構成さ
れている。第１図において１及び２はMOSFET列100ポリ
シリコンによる共通ゲート電極であり、３はMOSFET列10
0の共通ソース電極であり、４及び５はドレイン電極で
あり、６はコンタクト穴である。また11及び12はMOSFET
列200の共通ゲート端子であり、13はMOSFET列200の共通
ソース電極であり、14及び15はMOSFET列200のドレイン
電極となる。
第１図（ａ）では、集積回路の構造のうちMOSFETの部分
までを示し、金属による配線部分は示していない。ただ
し、拡散と金属及びポリシリコンと金属のためのコンタ
クト穴は置く可能性の有る場所すべてに描いてある。
までを示し、金属による配線部分は示していない。ただ
し、拡散と金属及びポリシリコンと金属のためのコンタ
クト穴は置く可能性の有る場所すべてに描いてある。
第１図において各MOSFET列100は縦方向に８個のMOSFET
と、それぞれが４個のMOSFETに関して共通接続されてい
る共通ゲート電極１及び２を有しており、各MOSFET列20
0も同様な構成MOSFETとなっている。
と、それぞれが４個のMOSFETに関して共通接続されてい
る共通ゲート電極１及び２を有しており、各MOSFET列20
0も同様な構成MOSFETとなっている。
第１図に示した実施例は各MOSFET列100および負荷素子
列200はそれぞれ８個のMOSFETから成るが、図面の繁雑
化を回避するために、次の説明では、MOSFET列は４個の
Ｎチャンネル型MOSFETを３段重ねたものとし、また負荷
素子列はゲート電極を接地した12個のＰチャンネル型MO
SFETとする。
列200はそれぞれ８個のMOSFETから成るが、図面の繁雑
化を回避するために、次の説明では、MOSFET列は４個の
Ｎチャンネル型MOSFETを３段重ねたものとし、また負荷
素子列はゲート電極を接地した12個のＰチャンネル型MO
SFETとする。
第２図はこのようなPLAの各素子間の配線を行なってPLA
回路を構成したときの、論理回路を示す。
回路を構成したときの、論理回路を示す。
第２図において41及び49はポリシリコンによるMOSFET列
の共通ゲート電極、42及び52はＮチャンネル型MOSFET、
43,48及び53は１層目の金属配線、47及び55は２層目の
金属配線であり、46,50及び54はそれぞれ１層目の金属
配線43,48及び53と２層目の金属配線47,47,及び55を接
続するスルーホール、44は負荷素子となるＰチャンネル
型MOSFETでありゲート電極は接地されており、45は電源
端子である。
の共通ゲート電極、42及び52はＮチャンネル型MOSFET、
43,48及び53は１層目の金属配線、47及び55は２層目の
金属配線であり、46,50及び54はそれぞれ１層目の金属
配線43,48及び53と２層目の金属配線47,47,及び55を接
続するスルーホール、44は負荷素子となるＰチャンネル
型MOSFETでありゲート電極は接地されており、45は電源
端子である。
60と61がANDマトリクスであり、62がORマトリクスとな
っている。41はANDマトリクス60および61への入力ゲー
トとなるポリシリコンであり、１層目の金属配線48でポ
リシリコン49と接続することにより、積項数を増してい
る。積項線43はスルーホール46により２層目の金属配線
47に変換された後スルーホール50により１層目の金属配
線を通してORマトリクス62の入力ゲート51に接続されて
おり、53はPLAの出力でありスルーホール54により２層
目の金属配線55として出力される。
っている。41はANDマトリクス60および61への入力ゲー
トとなるポリシリコンであり、１層目の金属配線48でポ
リシリコン49と接続することにより、積項数を増してい
る。積項線43はスルーホール46により２層目の金属配線
47に変換された後スルーホール50により１層目の金属配
線を通してORマトリクス62の入力ゲート51に接続されて
おり、53はPLAの出力でありスルーホール54により２層
目の金属配線55として出力される。
なお第２図は電気的な接続関係を示すのを目的としたも
のであり、信号の経路から離れたMOSFETや一部のコンタ
クト、スルーホールは省略してある。
のであり、信号の経路から離れたMOSFETや一部のコンタ
クト、スルーホールは省略してある。
このPLAの論理はコンタクト穴工程以降のいわゆる配線
工程のみで変更することが可能であり下地としてMOSFET
列及び負荷素子列をあらかじめ置いておくことにより、
マスタースライス方式でPLAを実現できるが、本発明の
様な構造にすることにより入力数、積項数の変化にも十
分対処でき、複数のPLAを同一チップ上に実現するのが
容易となる。
工程のみで変更することが可能であり下地としてMOSFET
列及び負荷素子列をあらかじめ置いておくことにより、
マスタースライス方式でPLAを実現できるが、本発明の
様な構造にすることにより入力数、積項数の変化にも十
分対処でき、複数のPLAを同一チップ上に実現するのが
容易となる。
例えば第４図は第１図に示した実施例を使用した場合の
ANDマトリスク22とORマトリクス25の配置を示すブロッ
ク図であり、各参照番号21〜27及び各参照記号ｌ〜ｎは
第３図におけるのと同じである。
ANDマトリスク22とORマトリクス25の配置を示すブロッ
ク図であり、各参照番号21〜27及び各参照記号ｌ〜ｎは
第３図におけるのと同じである。
第５図は入力線の数ｌが多い場合に、第４図に示すPLA
を２個（たゞし負荷素子群は１個）使用したときのAND
マトリクス22とORマトリクス25の配置の例であり、第６
図は積項数ｍが多い場合の配置の例である。また第７図
は、大きさの異なる２つのPLAを配置した場合の例であ
る。
を２個（たゞし負荷素子群は１個）使用したときのAND
マトリクス22とORマトリクス25の配置の例であり、第６
図は積項数ｍが多い場合の配置の例である。また第７図
は、大きさの異なる２つのPLAを配置した場合の例であ
る。
以上の例ではAND及びORマトリクス部分をＮチャンネルM
OSFET、負荷素子をＰチャンネルMOSFETとした擬似CMOS
回路として説明したが、全回路をNMOSあるいはPMOSだけ
で構成することも可能であり、また負荷素子のゲートに
クロック信号を接続したダイナミック形式の回路構成と
することも可能である。
OSFET、負荷素子をＰチャンネルMOSFETとした擬似CMOS
回路として説明したが、全回路をNMOSあるいはPMOSだけ
で構成することも可能であり、また負荷素子のゲートに
クロック信号を接続したダイナミック形式の回路構成と
することも可能である。
以上説明したように本発明は、MOSFET列をＹ方向に直線
状に配置したMOSFET列と、負荷素子をＹ方向に直線状に
配置した負荷列とをＸ方向に複数個並べ、MOSFET列のド
レイン電極をＸ方向に結合して負荷素子列に接続する信
号線が形成される層と異なる層にＹ方向に形成されそれ
ぞれが上記信号線の一つと接続可能な金属配線を設ける
ことによりマトリクスの各入力線と出力線が直線状にな
るため、このようなブロックを少なくとも２つ用い、ア
ンド論理を形成する第１のブロック群の各金属配線をオ
フ論理を構成するための第２のブロック群のゲート電極
に接続することによって、入力線と出力線とが同一方向
化したPLAを実現できることになるので、Ｙ方向の寸法
がそろったPLAを実現することができ、複数のPLAを１チ
ップ上に設計する場合に配置が単純化され、配線も容易
になる。また本発明による構造があらかじめ配置してお
き、論理機能に応じて必要な部分を金属で配線していく
というマスタースライス方式を採る場合には、任意の大
きさのPLAを実現することが出来るという利点も有る。
状に配置したMOSFET列と、負荷素子をＹ方向に直線状に
配置した負荷列とをＸ方向に複数個並べ、MOSFET列のド
レイン電極をＸ方向に結合して負荷素子列に接続する信
号線が形成される層と異なる層にＹ方向に形成されそれ
ぞれが上記信号線の一つと接続可能な金属配線を設ける
ことによりマトリクスの各入力線と出力線が直線状にな
るため、このようなブロックを少なくとも２つ用い、ア
ンド論理を形成する第１のブロック群の各金属配線をオ
フ論理を構成するための第２のブロック群のゲート電極
に接続することによって、入力線と出力線とが同一方向
化したPLAを実現できることになるので、Ｙ方向の寸法
がそろったPLAを実現することができ、複数のPLAを１チ
ップ上に設計する場合に配置が単純化され、配線も容易
になる。また本発明による構造があらかじめ配置してお
き、論理機能に応じて必要な部分を金属で配線していく
というマスタースライス方式を採る場合には、任意の大
きさのPLAを実現することが出来るという利点も有る。
第１図は本発明の一実施例で（ａ）は平面図、（ｂ）は
等価回路であり、第２図は本実施例と同様な構成のPLA
の回路例を示し、第３図は従来のPLAのマトリクス配置
を示し、第４図、第５図、第６図及び第７図は本発明の
PLAを使用して様々な規模のPLAを実現した場合のマトリ
クス配置を示す。 1,2,11,12……ポリシリゲート電極、３……共通ソース
電極、4,5……MOSFETのドレイン電極、13……電源端
子、14,15……負荷となるMOSFETのドレイン電極、21,31
……PLAの入力線、22,32……ANDマトリクス、23,33……
ANDマトリクス用の負荷列、24,34……積項線、25,35…
…ORマトリクス、26,36……ORマトリクスの負荷列、27,
37……出力線、l,L,l1,l2……PLAへの入力数、m,M,m1,m
2……積項数、n,N,n1,n2……出力数。
等価回路であり、第２図は本実施例と同様な構成のPLA
の回路例を示し、第３図は従来のPLAのマトリクス配置
を示し、第４図、第５図、第６図及び第７図は本発明の
PLAを使用して様々な規模のPLAを実現した場合のマトリ
クス配置を示す。 1,2,11,12……ポリシリゲート電極、３……共通ソース
電極、4,5……MOSFETのドレイン電極、13……電源端
子、14,15……負荷となるMOSFETのドレイン電極、21,31
……PLAの入力線、22,32……ANDマトリクス、23,33……
ANDマトリクス用の負荷列、24,34……積項線、25,35…
…ORマトリクス、26,36……ORマトリクスの負荷列、27,
37……出力線、l,L,l1,l2……PLAへの入力数、m,M,m1,m
2……積項数、n,N,n1,n2……出力数。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−109340（ＪＰ，Ａ) 特開 昭62−57233（ＪＰ，Ａ) 特開 昭62−54450（ＪＰ，Ａ)
Claims (2)
- 【請求項１】それぞれのゲート電極が共通接続されかつ
直線状に配置された複数のMOSFETから成り前記直線と直
交する方向に複数個並べられたMOSFET群と、 前記直線状に配置された複数の負荷素子から成り各MOSF
ET群のドレイン電極を前記並びの方向に結合する信号線
上に接続可納な負荷素子群と、 前記信号線が形成される層と異なる層内に前記直線方向
に形成されそれぞれが前記信号線の一つと接続可能な金
属配線 とでそれぞれが構成される少なくとも２個のブロックか
ら成り、前記ゲート電極を入力としたアンド論理を構成
するための第１のブロック群の前記各金属配線をオア論
理を構成するための第２のブロック群の前記ゲート電極
に接続し、該第２のブロック群の前記金属配線を出力と
するようにしたことを特徴とするプログラマブルロジッ
クアレイ。 - 【請求項２】前記MOSFETは複数に分割された平行するポ
リシリコン線を各々のゲート電極とし、ソース電極を共
通接地したものであることを特徴とする特許請求の範囲
第（１）項記載のプログラマブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071753A JPH0680731B2 (ja) | 1986-03-28 | 1986-03-28 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071753A JPH0680731B2 (ja) | 1986-03-28 | 1986-03-28 | プログラマブルロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226642A JPS62226642A (ja) | 1987-10-05 |
| JPH0680731B2 true JPH0680731B2 (ja) | 1994-10-12 |
Family
ID=13469607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071753A Expired - Fee Related JPH0680731B2 (ja) | 1986-03-28 | 1986-03-28 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680731B2 (ja) |
-
1986
- 1986-03-28 JP JP61071753A patent/JPH0680731B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62226642A (ja) | 1987-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |