JPH04113654A - セミカスタム半導体集積回路のセル配置方法 - Google Patents
セミカスタム半導体集積回路のセル配置方法Info
- Publication number
- JPH04113654A JPH04113654A JP2233922A JP23392290A JPH04113654A JP H04113654 A JPH04113654 A JP H04113654A JP 2233922 A JP2233922 A JP 2233922A JP 23392290 A JP23392290 A JP 23392290A JP H04113654 A JPH04113654 A JP H04113654A
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- Japan
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- cells
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- semiconductor integrated
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- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000010276 construction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
コンピュータを使用してセミカスタム半導体集積回路の
セル配置設計を行うセル配置方法に関し、回路規模が大
きくても配線率１００％を達成できるようにすることを
目的とし、 ブロック内のセル数がある基準値以下であり、該ブロッ
ク内のネット数に対する該ブロックの外部端子数の割合
がある基準値以下であり、かつ、繰返し使用される該ブ
ロックを、レイアウトブロックとして該コンピュータに
登録し、該レイアウトブロックを該セルと同等に配置す
るように構成する。
セル配置設計を行うセル配置方法に関し、回路規模が大
きくても配線率１００％を達成できるようにすることを
目的とし、 ブロック内のセル数がある基準値以下であり、該ブロッ
ク内のネット数に対する該ブロックの外部端子数の割合
がある基準値以下であり、かつ、繰返し使用される該ブ
ロックを、レイアウトブロックとして該コンピュータに
登録し、該レイアウトブロックを該セルと同等に配置す
るように構成する。
本発明は、コンピュータを使用してセミカスタム半導体
集積回路のセル配置設計を行うセル配置方法に関する。
集積回路のセル配置設計を行うセル配置方法に関する。
ケートアレイ等のセミカスタム半導体集積回路のチップ
設計においては、コンピュータを使用したセルの自動配
置が行われている。自動配置では、ミニマムカット法が
一般に用いられている。この方法は、チップ上に、領域
を分割するカットラインを想定し、このカットラインを
跨ぐネット数が最小となり、かつ、カットラインで分割
された両側のセルの密度が路間−になるように、セルを
配置するものである。このミニマムカット法は、ライブ
ラリセルの大きさやそのセルの外部端子数のばらつきが
少ない場合には、効果的な方法である。 をセルと同等に用いると、それらのサイズや外部端子数
のばらつきが大きくなるため、ミニマムカット法を用い
て自動配置を行った場合には、回路規模が大きくなると
配線率１００％を達成することができなくなる。 本発明の目的は、このような問題点に鑑み、回路規模が
大きくても配線率１００％を達成できるセミカスタム半
導体集積回路のセル配置方法を提供することにある。
設計においては、コンピュータを使用したセルの自動配
置が行われている。自動配置では、ミニマムカット法が
一般に用いられている。この方法は、チップ上に、領域
を分割するカットラインを想定し、このカットラインを
跨ぐネット数が最小となり、かつ、カットラインで分割
された両側のセルの密度が路間−になるように、セルを
配置するものである。このミニマムカット法は、ライブ
ラリセルの大きさやそのセルの外部端子数のばらつきが
少ない場合には、効果的な方法である。 をセルと同等に用いると、それらのサイズや外部端子数
のばらつきが大きくなるため、ミニマムカット法を用い
て自動配置を行った場合には、回路規模が大きくなると
配線率１００％を達成することができなくなる。 本発明の目的は、このような問題点に鑑み、回路規模が
大きくても配線率１００％を達成できるセミカスタム半
導体集積回路のセル配置方法を提供することにある。
しかし、ばらつきの少ない単純なライブラリセルのみを
用いて自動配置を行なうと、大規模な回路では、配置す
る全セル数が極めて多くなるので、計算時間が長くなり
過ぎたり、好ましい配置が見つけられず、配線率１００
％を達成できなくなる。 このような場合、機能ブロックを登録し、この機能ブロ
ックをセルと同等に取り扱って自動配置することが行な
われている。 ところが、回路の機能に着目した機能ブロック
用いて自動配置を行なうと、大規模な回路では、配置す
る全セル数が極めて多くなるので、計算時間が長くなり
過ぎたり、好ましい配置が見つけられず、配線率１００
％を達成できなくなる。 このような場合、機能ブロックを登録し、この機能ブロ
ックをセルと同等に取り扱って自動配置することが行な
われている。 ところが、回路の機能に着目した機能ブロック
この目的を達成するた於に、本発明では、コンピュータ
を使用してセミカスタム半導体集積回路のセル配置設計
を行うセル配置方法において、次の条件を満たすブロッ
クをレイアウトブロックとして該コンピュータに登録す
る。 （１）ブロック内のセル数がある基準値以下であること
。 （２）ブロック内のネット数に対するブロックの外部端
子数の割合がある基準値以下であること。 （３）繰返し使用されるブロックであること。 そして、このレイアウトブロックをセルと同等に配置す
る。 なお、配置は、コンピュータが与えられたアルゴリズム
に従って配置する自動配置であっても、コンピュータと
会話形式で１個ずつ配置する手動配置であってもよい。
を使用してセミカスタム半導体集積回路のセル配置設計
を行うセル配置方法において、次の条件を満たすブロッ
クをレイアウトブロックとして該コンピュータに登録す
る。 （１）ブロック内のセル数がある基準値以下であること
。 （２）ブロック内のネット数に対するブロックの外部端
子数の割合がある基準値以下であること。 （３）繰返し使用されるブロックであること。 そして、このレイアウトブロックをセルと同等に配置す
る。 なお、配置は、コンピュータが与えられたアルゴリズム
に従って配置する自動配置であっても、コンピュータと
会話形式で１個ずつ配置する手動配置であってもよい。
上記条件（１）を満たすことにより、セル及びブロック
のサイズや外部端子数のばらつきが大きくなるのを制限
゛できるので、ミニマムカット法を用いて自動配置を行
った場合、回路規模が大きくても配線率１００％を達成
し易くなる。 さらに、上記条件（２）を満たすことにより、配線の引
回しにより配線長が長くなるのを未然に防止することが
できる。 このような条件を満たすレイアウトブロックは、従来の
ような機能に着目したブロックとは異なり、配線率を高
くするためのセル配置にＭ目したブロックであって、本
発明によれば、回路規模が大きくても配線率１００％を
達成できる確率が高くなる。
のサイズや外部端子数のばらつきが大きくなるのを制限
゛できるので、ミニマムカット法を用いて自動配置を行
った場合、回路規模が大きくても配線率１００％を達成
し易くなる。 さらに、上記条件（２）を満たすことにより、配線の引
回しにより配線長が長くなるのを未然に防止することが
できる。 このような条件を満たすレイアウトブロックは、従来の
ような機能に着目したブロックとは異なり、配線率を高
くするためのセル配置にＭ目したブロックであって、本
発明によれば、回路規模が大きくても配線率１００％を
達成できる確率が高くなる。
以下、図面に基づいて本発明の一実施例を説明する。
チップ設計しようとする論理回路の中から、繰り返し使
用されているブロックを、機能ブロックとは無関係に探
索する。第１図はこのような同一構成のブロック１０．
１２及び１４を示す。次に、これらブロックがレイアウ
トブロックとして登録すべきであるかどうかを、次の条
件（１） （２）及び（３）を満たすかどうかで判定
する。 （１）ブロック内のセル数が基準値ＮＩＤ下であること
。 これは、セル及びブロックのサイズや外部端子数のばら
つきが大きいと、上述の如く、ミニマムカット法を適用
した場合に配線率が低下するからである。 （２）ブロック内のネット数に対する、ブロックの外部
端子数の割合が基準値Ｎ２以下であること、。 これは、配線の引回しにより配線長が長くなり過ぎるの
を防止するたぬのである。 （３）ブロックが基準回数Ｎ３以上繰り返し使用されて
いること。これは、使用回数が少ないと、ブロックを使
用する意味が無いという当然のことであって、この基準
値Ｎ３は一応の目安程度の意味しかもたない。 Ｅ記（１）及び（２）の基準値Ｎ１及びＮ２は経験的に
決定する。すなわち、過去における、回路規模及びチッ
プ面積の大きさと、上記基準値と、配線率との実際の関
係に基づいて定める。 第１図に示す各ブロック１０〜１４は、上記条件（１）
〜（３）を満たしているものとする。この場合、第２図
に示す如く、セルＡ、Ｂ及びＣからなる、各ブロック１
０〜１４と同一構成のレイアウトブロックＸを抽出する
。次に、第３図に示す如く、セルライブラリ中のセルＡ
、Ｂ及びＣを用いて、配置対象としてのレイアウトブロ
ックＸを作成する。そして、自動配置を行うコンピュー
タにこのレイアウトブロックＸを登録する。このレイア
ウトブロックＸは、自動配置においてセルと同等に取扱
われる。 第４図は、このようなレイアウトブロックＸを他のセル
や他のレイアウトブロックと同等に用いて、従来のミニ
マムカット法により自動配置した場合の、レイアウトブ
ロックＸに着目した配置イメージを示す。図中、周囲部
に配置された矩形の１６は、入出力インターフェイスセ
ルであり、また、斜線部には、レイアウトブロックＸ以
外のセル又はレイアウトブロックが配置されている。
用されているブロックを、機能ブロックとは無関係に探
索する。第１図はこのような同一構成のブロック１０．
１２及び１４を示す。次に、これらブロックがレイアウ
トブロックとして登録すべきであるかどうかを、次の条
件（１） （２）及び（３）を満たすかどうかで判定
する。 （１）ブロック内のセル数が基準値ＮＩＤ下であること
。 これは、セル及びブロックのサイズや外部端子数のばら
つきが大きいと、上述の如く、ミニマムカット法を適用
した場合に配線率が低下するからである。 （２）ブロック内のネット数に対する、ブロックの外部
端子数の割合が基準値Ｎ２以下であること、。 これは、配線の引回しにより配線長が長くなり過ぎるの
を防止するたぬのである。 （３）ブロックが基準回数Ｎ３以上繰り返し使用されて
いること。これは、使用回数が少ないと、ブロックを使
用する意味が無いという当然のことであって、この基準
値Ｎ３は一応の目安程度の意味しかもたない。 Ｅ記（１）及び（２）の基準値Ｎ１及びＮ２は経験的に
決定する。すなわち、過去における、回路規模及びチッ
プ面積の大きさと、上記基準値と、配線率との実際の関
係に基づいて定める。 第１図に示す各ブロック１０〜１４は、上記条件（１）
〜（３）を満たしているものとする。この場合、第２図
に示す如く、セルＡ、Ｂ及びＣからなる、各ブロック１
０〜１４と同一構成のレイアウトブロックＸを抽出する
。次に、第３図に示す如く、セルライブラリ中のセルＡ
、Ｂ及びＣを用いて、配置対象としてのレイアウトブロ
ックＸを作成する。そして、自動配置を行うコンピュー
タにこのレイアウトブロックＸを登録する。このレイア
ウトブロックＸは、自動配置においてセルと同等に取扱
われる。 第４図は、このようなレイアウトブロックＸを他のセル
や他のレイアウトブロックと同等に用いて、従来のミニ
マムカット法により自動配置した場合の、レイアウトブ
ロックＸに着目した配置イメージを示す。図中、周囲部
に配置された矩形の１６は、入出力インターフェイスセ
ルであり、また、斜線部には、レイアウトブロックＸ以
外のセル又はレイアウトブロックが配置されている。
以上説明した如く、本発明に係るセミカスタム半導体集
積回路のセル配置方法では、ブロック内のセル数がある
基準値以下で、ブロック内のネット数に対するブロック
の外部端子数の割合がある基準値以下で、かつ、繰返し
使用されるブロックを、レイアウトブロックとして使用
しているので、すなわち、従来のような機能に着目した
ブロックではなくて、配線率を高くするためのセル配置
に着目したブロックを使用しているので、回路規模が大
きくても配ｌ１ｉＩ率１００％を達成できる確率が高く
なるという効果を奏し、チップ設計時間の短縮化に寄与
するところが大きい。 図中、 Ａ、Ｂ、Ｃはセル １０．１２．１４はブロック Ｘはレイアウトブロック
積回路のセル配置方法では、ブロック内のセル数がある
基準値以下で、ブロック内のネット数に対するブロック
の外部端子数の割合がある基準値以下で、かつ、繰返し
使用されるブロックを、レイアウトブロックとして使用
しているので、すなわち、従来のような機能に着目した
ブロックではなくて、配線率を高くするためのセル配置
に着目したブロックを使用しているので、回路規模が大
きくても配ｌ１ｉＩ率１００％を達成できる確率が高く
なるという効果を奏し、チップ設計時間の短縮化に寄与
するところが大きい。 図中、 Ａ、Ｂ、Ｃはセル １０．１２．１４はブロック Ｘはレイアウトブロック
第１図乃至第４図は本発明の一実施例に係り、第１図は
ライブラリセルを用いた論理回路図、第２図は第１図の
論理回路から抽出されたレイアウトブロックの回路図、 第３図は配置対象としてのレイアウトブロックのセル配
置図、 第４図は、ミニマムカット法を用いて自動配置した場合
の、第３図に示すレイアウトブロックの配置図である。 ライブラリセルを用いた論理回路 第１図 抽出されたレイアウトブロックの回路 第２図 レイアウトブロックのセル配置 第３図
ライブラリセルを用いた論理回路図、第２図は第１図の
論理回路から抽出されたレイアウトブロックの回路図、 第３図は配置対象としてのレイアウトブロックのセル配
置図、 第４図は、ミニマムカット法を用いて自動配置した場合
の、第３図に示すレイアウトブロックの配置図である。 ライブラリセルを用いた論理回路 第１図 抽出されたレイアウトブロックの回路 第２図 レイアウトブロックのセル配置 第３図
Claims (1)
- 【特許請求の範囲】 コンピュータを使用してセミカスタム半導体集積回路の
セル配置設計を行うセル配置方法において、 ブロック内のセル数がある基準値以下であり、該ブロッ
ク内のネット数に対する該ブロックの外部端子数の割合
がある基準値以下であり、かつ、繰返し使用される該ブ
ロックを、レイアウトブロック（Ｘ）として該コンピュ
ータに登録し、該レイアウトブロックを該セル（Ａ、Ｂ
、Ｃ）と同等に配置することを特徴とするセミカスタム
半導体集積回路のセル配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233922A JPH04113654A (ja) | 1990-09-03 | 1990-09-03 | セミカスタム半導体集積回路のセル配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233922A JPH04113654A (ja) | 1990-09-03 | 1990-09-03 | セミカスタム半導体集積回路のセル配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113654A true JPH04113654A (ja) | 1992-04-15 |
Family
ID=16962705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233922A Pending JPH04113654A (ja) | 1990-09-03 | 1990-09-03 | セミカスタム半導体集積回路のセル配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113654A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125469A (ja) * | 1982-12-29 | 1984-07-19 | Omron Tateisi Electronics Co | プリント基板自動設計装置 |
| JPS59175747A (ja) * | 1983-03-26 | 1984-10-04 | Nec Corp | 半導体集積回路 |
-
1990
- 1990-09-03 JP JP2233922A patent/JPH04113654A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125469A (ja) * | 1982-12-29 | 1984-07-19 | Omron Tateisi Electronics Co | プリント基板自動設計装置 |
| JPS59175747A (ja) * | 1983-03-26 | 1984-10-04 | Nec Corp | 半導体集積回路 |
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