JPS58122749A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58122749A JPS58122749A JP473382A JP473382A JPS58122749A JP S58122749 A JPS58122749 A JP S58122749A JP 473382 A JP473382 A JP 473382A JP 473382 A JP473382 A JP 473382A JP S58122749 A JPS58122749 A JP S58122749A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- channel
- cell
- master slice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術会費
本発明は半導体装置 ４１１にマスタースライスＩＣに
関する。
関する。
発明の技術的背景とその問題点
従来、マスタースライスＩＣとしては、第１図に示すも
のが知られている。図中１は半導体基板であり、この基
１１１表面にはその周囲に沿って複数のポンディングパ
ッド１−が設けられている。また、前記ポンディングパ
ッドト・・の内側に沿う基板１表面には、半導体素子か
らなる複数の入出力信考用Ｉ１０セルト・・が設けられ
ている。前記！１０セルト・・に囲まれた鍵紀基ＩＩＩ
表面には、複数の素子配置領域（基本セル列）４・・・
が規則的に並設され、これらの基本セル列４・・・は複
数個の半導体素子からなる基本セル５・・・から構成さ
れる。そして前記基本セルト・・単体または複数個を利
用して基本セル５・・・内の半導体素子を任意に配線し
てＮＡＮＤ、ＮＯ＆フリップフロップ等の一つの論理機
能をもたせる事が出来る。
のが知られている。図中１は半導体基板であり、この基
１１１表面にはその周囲に沿って複数のポンディングパ
ッド１−が設けられている。また、前記ポンディングパ
ッドト・・の内側に沿う基板１表面には、半導体素子か
らなる複数の入出力信考用Ｉ１０セルト・・が設けられ
ている。前記！１０セルト・・に囲まれた鍵紀基ＩＩＩ
表面には、複数の素子配置領域（基本セル列）４・・・
が規則的に並設され、これらの基本セル列４・・・は複
数個の半導体素子からなる基本セル５・・・から構成さ
れる。そして前記基本セルト・・単体または複数個を利
用して基本セル５・・・内の半導体素子を任意に配線し
てＮＡＮＤ、ＮＯ＆フリップフロップ等の一つの論理機
能をもたせる事が出来る。
また特別な例としては上記の如く論理機能をもたせるの
ではなく単に基本セル列４・・・の両側の後記配線デャ
ネル列４・・・からの配線を通過させるための領域とし
て基本セル５・・・が利用される事もある。更に、前記
基本セル列４・・・間即ち素子間配線領域（配線チャネ
ル）６・・・ｋは、第２図に示す如く、複数の配線１・
・・が設けられている。なお、図示しないが、前記！１
０セルト・・内の半導体素子と基本セル列４−・の半導
体素子。
ではなく単に基本セル列４・・・の両側の後記配線デャ
ネル列４・・・からの配線を通過させるための領域とし
て基本セル５・・・が利用される事もある。更に、前記
基本セル列４・・・間即ち素子間配線領域（配線チャネ
ル）６・・・ｋは、第２図に示す如く、複数の配線１・
・・が設けられている。なお、図示しないが、前記！１
０セルト・・内の半導体素子と基本セル列４−・の半導
体素子。
■１０セル３・・・、ポンデイングパツドト・・は相互
に所定の配線で接続されている。
に所定の配線で接続されている。
上述した構成のマスタースライスＩＣにおいて、鍵記基
本セル列４・・・や配線チャネル−・・・の形状、規模
はメーカー側でマスター設計により予め定められている
ため、そのＩＣがユーザーの要求するｌｌｌ１ｉ路にど
の程度適用出来るかがマスター設計の真否を決定する。
本セル列４・・・や配線チャネル−・・・の形状、規模
はメーカー側でマスター設計により予め定められている
ため、そのＩＣがユーザーの要求するｌｌｌ１ｉ路にど
の程度適用出来るかがマスター設計の真否を決定する。
ところで、この決定の一つの要素として配線の自由度（
配線デャネルｌ−・の巾の関数）があり、マスター設計
をする場合、配線デヤネル−の巾をいくらに見積るかが
決めてとなる。今、配線デャネルＣ内の使用可能配線数
を１０本と仮定した場合、明らかに１０本以内の配線が
要求されたと会は何ら問題は生じない。しかしながら、
開発製品の素子配置、−路構成から例えば１３本の配線
を要求された場合、本例の配線デャネルーの巾を有する
マスター設計ではＩＣの一発が不能になる。即ち、この
場合、予め適用する一発品種の規模を想定して１３本以
上の配線が可能な配線デャネルを有するマスター設計を
しなければならなかったという事になる。
配線デャネルｌ−・の巾の関数）があり、マスター設計
をする場合、配線デヤネル−の巾をいくらに見積るかが
決めてとなる。今、配線デャネルＣ内の使用可能配線数
を１０本と仮定した場合、明らかに１０本以内の配線が
要求されたと会は何ら問題は生じない。しかしながら、
開発製品の素子配置、−路構成から例えば１３本の配線
を要求された場合、本例の配線デャネルーの巾を有する
マスター設計ではＩＣの一発が不能になる。即ち、この
場合、予め適用する一発品種の規模を想定して１３本以
上の配線が可能な配線デャネルを有するマスター設計を
しなければならなかったという事になる。
一方、配線デャネルσの巾を増加することはマスタース
ライスＩＣのデツプサイズに大きな影響を与える。前例
で、配線σ間のピップを１０声購、配線チャネルＣの本
数を１５本と仮定し、配線チャネル６内の配線ｒ・・・
を１ｏ本から１３本に変更した場合、半導体基板ｌの巾
の増加分ΔＷは、 ノＷ＝配線間のピップ×過剰配線数Ｘ配線デャネル数＝
１０Ｘ３ｘ１５＝４５０４ｍ となる。したがって、チップサイズは約４〜５冒口であ
るから、約１割のデツプサイズ増となる。そして、マス
タースライスＩＣが大規模化するほど、チップサイズの
増加率が顕著となり、その結果デツプサイズが配線デャ
ネル領域面積に大きく依存するという欠点があった。
ライスＩＣのデツプサイズに大きな影響を与える。前例
で、配線σ間のピップを１０声購、配線チャネルＣの本
数を１５本と仮定し、配線チャネル６内の配線ｒ・・・
を１ｏ本から１３本に変更した場合、半導体基板ｌの巾
の増加分ΔＷは、 ノＷ＝配線間のピップ×過剰配線数Ｘ配線デャネル数＝
１０Ｘ３ｘ１５＝４５０４ｍ となる。したがって、チップサイズは約４〜５冒口であ
るから、約１割のデツプサイズ増となる。そして、マス
タースライスＩＣが大規模化するほど、チップサイズの
増加率が顕著となり、その結果デツプサイズが配線デャ
ネル領域面積に大きく依存するという欠点があった。
発明の目的
本発明は上記事情に鑑みてなされたもので、デツプサイ
ズを増大することな（、適用する開発品種の規模に対応
して配線が可能な半導体装置を提供することを目的とす
るものである。
ズを増大することな（、適用する開発品種の規模に対応
して配線が可能な半導体装置を提供することを目的とす
るものである。
発明の概要
本発明は、半導体基板表面に配設された素子配置領域内
におけるトランジスタ等の半導体素子のＬｇ１回路での
使用率が、通常７０〜８０う位であるという点に着目し
てなされたもので、素子配置領域の一部に、素子間配線
領域の配線の大部分と接続する複数の配線からなる配線
用セルを設けたことを骨子とする。即ち１本発明は半導
体基板表面に規則的に配置された半導体素子から構成さ
れる複数の素子配置領域と、これら素子配置領域間に配
設された複数の配線からなる素子間配線領域と、前記素
子配置領域の一部に配設されＪ記素子間配線領域の配線
を接続する複数の配線からなる配線領域とから構成され
る。
におけるトランジスタ等の半導体素子のＬｇ１回路での
使用率が、通常７０〜８０う位であるという点に着目し
てなされたもので、素子配置領域の一部に、素子間配線
領域の配線の大部分と接続する複数の配線からなる配線
用セルを設けたことを骨子とする。即ち１本発明は半導
体基板表面に規則的に配置された半導体素子から構成さ
れる複数の素子配置領域と、これら素子配置領域間に配
設された複数の配線からなる素子間配線領域と、前記素
子配置領域の一部に配設されＪ記素子間配線領域の配線
を接続する複数の配線からなる配線領域とから構成され
る。
発明の実施例
本発明の１実施書であるマスタースライスＩＣを、第３
図及び第４図を参照して説明する。
図及び第４図を参照して説明する。
本発明の１実施例であるマスタースライスＩＣは、第３
図に示す如く基本セル列４・・・の一部に、配線デャネ
ル６・・・の配Ｉｉ７・・・の大部分と接続する複数の
配線８・・・からなる配線用セルｇ・・・（第４図図示
）を配設した構造になっている。
図に示す如く基本セル列４・・・の一部に、配線デャネ
ル６・・・の配Ｉｉ７・・・の大部分と接続する複数の
配線８・・・からなる配線用セルｇ・・・（第４図図示
）を配設した構造になっている。
このような構成によれば、基本セル列４・・・の一部に
、配線デャネル６・・・の配線１・・・の大部分と接続
する複数の配線８・・・からなる配線用セルフ・・・が
配設されているため、適用する開発品種の規模から配線
デャネル６・・・の配線１・・・の配設限度以上の配線
数が要求されても、従来の如く配線デャネルＣ・・・の
巾を広げずに、配線デャネルト・・内の過剰な配線１・
・・を配線用セル９・・・の配線８・・・で接続でき、
所望の機能を有したマスタースライスＩＣを得ることが
可能となる。
、配線デャネル６・・・の配線１・・・の大部分と接続
する複数の配線８・・・からなる配線用セルフ・・・が
配設されているため、適用する開発品種の規模から配線
デャネル６・・・の配線１・・・の配設限度以上の配線
数が要求されても、従来の如く配線デャネルＣ・・・の
巾を広げずに、配線デャネルト・・内の過剰な配線１・
・・を配線用セル９・・・の配線８・・・で接続でき、
所望の機能を有したマスタースライスＩＣを得ることが
可能となる。
上述した本発明のマスタースライスＩＣでは、基本セル
列４・・・の一部に配線用セルフ・・・を配設している
ため、基本セル列４・・・に設けた半導体素子の使用数
が減少する恐れがある。しかし、通常、マスタースライ
スＩＣデツプ内のトランジスタ等の半導体素子のＬＳＩ
回路での使用率は７０〜８０％位と見積られ、２０〜３
０％位の不使用の半導体素子が存在する。また、配線デ
ャネル巾の不足箇所はデツプ内でせいぜい数箇所である
とともに、配線チャネルＣ・・・のごく一部で発生する
にすぎない。したがって、不使用の半導体素子が存在す
る基本セル列４・・・に相当する不使用基本セル列の一
部を配線用セル９・・・とじて使用すれば、配線用セル
ｔ・・・の配置が何らマスタースライスＩＣの適用範囲
をせばめることはない。
列４・・・の一部に配線用セルフ・・・を配設している
ため、基本セル列４・・・に設けた半導体素子の使用数
が減少する恐れがある。しかし、通常、マスタースライ
スＩＣデツプ内のトランジスタ等の半導体素子のＬＳＩ
回路での使用率は７０〜８０％位と見積られ、２０〜３
０％位の不使用の半導体素子が存在する。また、配線デ
ャネル巾の不足箇所はデツプ内でせいぜい数箇所である
とともに、配線チャネルＣ・・・のごく一部で発生する
にすぎない。したがって、不使用の半導体素子が存在す
る基本セル列４・・・に相当する不使用基本セル列の一
部を配線用セル９・・・とじて使用すれば、配線用セル
ｔ・・・の配置が何らマスタースライスＩＣの適用範囲
をせばめることはない。
上記実施例では、配線用セルフとして第φ図に示すもの
を用いたが、これに限定されない。
を用いたが、これに限定されない。
例えば第５図に示す如く、基本セル列４・・・の配線と
接続できるように配線８Ｉ・・・を配設した配線用セル
９′と、第６図に示す如く、基本セル列４・・・の長手
方向に配線１９を並設した配線用セルｆとを組み合わせ
たもの等、種々の形状のものが挙げられる。
接続できるように配線８Ｉ・・・を配設した配線用セル
９′と、第６図に示す如く、基本セル列４・・・の長手
方向に配線１９を並設した配線用セルｆとを組み合わせ
たもの等、種々の形状のものが挙げられる。
上記実施例では、マスタースライスＩＣの場合について
述べたがこれに限らず、他のＣＡＤによる自動レイアウ
ト用システムのセルライブラリーに適用して配線デャネ
ル巾の縮少に寄与させることもできる。
述べたがこれに限らず、他のＣＡＤによる自動レイアウ
ト用システムのセルライブラリーに適用して配線デャネ
ル巾の縮少に寄与させることもできる。
発明の効果
以上詳述した如く本発明によれば、デツプサイズを増大
することなく、適用する開発品種の規模に対応して配線
が可能なマスタースライスＩＣ等の半導体装置を提供で
きるものである０
することなく、適用する開発品種の規模に対応して配線
が可能なマスタースライスＩＣ等の半導体装置を提供で
きるものである０
第１図は従来のマスタースライスＩＣの平面図、第２図
は第１図図示のマスタースライスＩＣを一部拡大した平
面図、第３図は本発明の１実施例であるマスタースライ
スＩＣの部分平面図、第４図は第３図図示のマスタース
ライスＩＣに用いられる配線用セルの平面図、第５図及
び第６図は、夫々第４図図示の配線用セルとは異なる配
線用セルの平面図である。 １・・・半導体基板、２・・・ボンディングバンド、３
…■１０セル、４・・・基本セル列、５・・・基本セル
、ｄ・・・配線チャネル、’１．ａ、ＩＩ’、ｆ・・・
配線。 ９．９’、ｆ・・・配線用セル。 出願人代理人 弁理士 鉤 江 武 彦第３図 ７ 第４図 第５図 第６図
は第１図図示のマスタースライスＩＣを一部拡大した平
面図、第３図は本発明の１実施例であるマスタースライ
スＩＣの部分平面図、第４図は第３図図示のマスタース
ライスＩＣに用いられる配線用セルの平面図、第５図及
び第６図は、夫々第４図図示の配線用セルとは異なる配
線用セルの平面図である。 １・・・半導体基板、２・・・ボンディングバンド、３
…■１０セル、４・・・基本セル列、５・・・基本セル
、ｄ・・・配線チャネル、’１．ａ、ＩＩ’、ｆ・・・
配線。 ９．９’、ｆ・・・配線用セル。 出願人代理人 弁理士 鉤 江 武 彦第３図 ７ 第４図 第５図 第６図
Claims (1)
- 半導体基板表面に規則的に配置された半導体素子からな
る複数の素子配置領域と、これら素子配置領域間に配設
専れた複数の配線からなる素子間配線領域と、鎗起素子
配置領域の一部に配設８れ、前記素子間配線領域の配線
を接続する複数の配線かもなる配線領域とを＾値したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP473382A JPS58122749A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP473382A JPS58122749A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58122749A true JPS58122749A (ja) | 1983-07-21 |
Family
ID=11592097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP473382A Pending JPS58122749A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58122749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153743A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 半導体装置 |
-
1982
- 1982-01-14 JP JP473382A patent/JPS58122749A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153743A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 半導体装置 |
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