JP2703233B2 - 半導体集積回路の端子位置決定方法 - Google Patents
半導体集積回路の端子位置決定方法Info
- Publication number
- JP2703233B2 JP2703233B2 JP62238836A JP23883687A JP2703233B2 JP 2703233 B2 JP2703233 B2 JP 2703233B2 JP 62238836 A JP62238836 A JP 62238836A JP 23883687 A JP23883687 A JP 23883687A JP 2703233 B2 JP2703233 B2 JP 2703233B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- block
- terminal position
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims 1
- 238000012545 processing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、コピューターを用いたビルディングブロッ
ク方式の半導体集積回路のブロックの端子位置自動決定
方法に関する。 （従来の技術） 第４図に一般的なビルディングブロック方式による半
導体集積回路チップの概略構成を示す。チップ上には複
数の回路ブロック６、各回路ブロック間の配線領域10、
周辺には入出力回路領域11が設けられている。 また図５に示すようにブロックには、使用頻度の高い
論理素子すなわちセル１を配置したもの９を配線領域７
と交互に並べて所定の機能を満たすように結線するもの
がある。セルの配置してある領域をセル行という。 ビルディングブロック方式の半導体集積回路装置のレ
イアウト設計方法にはブロック内の詳細な配置・配線を
する前に、各ブロックの相対配置を行い、ブロック間の
概略配線及びにブロックの端子位置を決定するものがあ
る。（図６参照）この方法によれば、ブロック間の配線
長・ブロック間の配線領域を容易に小さくできる。 ブロック内のセルの配置がおわった後で、外部端子と
接続のあるブロック内部のセルと結線するとき、多くの
場合セル行をまたいで配線する必要がある。このときセ
ルがある論理機能をはたすためにセル内に存在する配線
パターンと、セル同士またはセルと外部端子を結線する
ためにセル行上を通過する配線に、同じ配線層が用いら
れている場合には、そのセル上は一部または全部の領域
でセル上通過配線をすることができない。つまり、セル
行上で通過できるのはセルとセルの切れ目の部分に必要
に応じて挿入されるスルーセルと呼ばれる通過配線専用
のセルか、セル上通過配線可能領域である。（図７参
照）このセル行上通過可能な領域を全く考慮せず、ブロ
ック間配線長・配線領域の縮小のみを目的に端子位置を
決定しようとするとブロック内配線領域の増大をもたら
した。（図８（ａ）参照）一方、セル行上を通過できる
領域の間隔を保って外部端子を設定すれば無駄な配線領
域がふえずにすむ。（図８（ｂ）参照） （発明が解決しようとする問題点） 従来の方法では、ブロック内の配線領域の最小化とブ
ロック間の配線長・配線領域の最小化を同時に図ること
ができなかった。 本発明では端子位置を決定するときに、ブロック内の
セルとブロック辺上に設定された端子間を結ぶ配線が必
要以上に折れ曲がることなく結線されるように、セル行
上を通過できる領域を見積り、見積り値より端子位置間
隔制約を算出し、端子位置間隔をこの制約値以上に保つ
ことでブロック内の配線領域を増大させることなくブロ
ック間の配線長・配線領域の縮小が可能になる。 〔発明の構成〕 （問題点を解決するための手段） セル行上を配線が通過できる領域の平均値を求め、そ
れをもとに端子位置間隔の制約値を求め、その制約値以
上に離れた位置に端子を設定する。 （作 用） ブロック内のセルとブロック端子を結線する配線が必
要以上に折曲がることがないので、ブロック内の配線領
域を縮小できる。 （実施例） 第１図にブロック間配線長・配線領域の最小化を図っ
て端子位置を設定した後に、ブロック内のセル行上配線
通過領域の見積りから、端子位置間隔の制約を満すよう
に、端子の分散処理を行う場合のフローチャートを示
す。 ブロック間概略配線処理が終了し、各ブロックの端子
位置がすべて設定されると「Start」する。 STEP A:チップ内各ブロックに対して、端子位置制約を
求める。 セル上を通過できない領域は図２（ａ）のような場合
にはセル幅５に対して３、図２（ｂ）のような場合には
セル幅４に対して４、とカウントされる。セル上の点線
・実線で、セル上を通過する配線の中心線を表してい
る。中心線の間隔はセル上を通過する配線の最も一般的
な配線間隔を採用する。 ブロック端子間隔の制約γには、セル上全面が通過で
きない場合には、セルとセルの間ごとに一つづつスルー
セルが挿入されるものと考え、端子位置制約はブロック
の幅の平均として各ブロック毎に、 γ＝セル幅総和／セル数 と、与えることとする。 セル上が全面通過禁止でない場合にはセルごとにセル
上通過可能領域幅＋１だけ配線が通過可能だと考え、 と、与えることとする。セル上全面通過禁止の時のｘ
は、上の式でセル上通過可能領域総和が０の場合として
与えられる。 STEP B:各ブロックの各辺ごとにγ以上端子の位置が離
れていない一まとまりの領域を求め、その領域を制約γ
を満すように拡張する。（図３参照） 本発明は上記実施例にあるようにブロック間概略配線
処理のいわば後処理として用いられるだけではなく、ブ
ロック間概略配線処理中に組込みブロック間配線長・配
線領域の縮小を目的としつつ、制約値以上に離すように
端子位置を設定することも可能である。 〔発明の効果〕 本発明によれば、ブロック内の配線領域を増大するこ
となく効果的にブロック間配線長・配線領域の縮小が行
われる。
ク方式の半導体集積回路のブロックの端子位置自動決定
方法に関する。 （従来の技術） 第４図に一般的なビルディングブロック方式による半
導体集積回路チップの概略構成を示す。チップ上には複
数の回路ブロック６、各回路ブロック間の配線領域10、
周辺には入出力回路領域11が設けられている。 また図５に示すようにブロックには、使用頻度の高い
論理素子すなわちセル１を配置したもの９を配線領域７
と交互に並べて所定の機能を満たすように結線するもの
がある。セルの配置してある領域をセル行という。 ビルディングブロック方式の半導体集積回路装置のレ
イアウト設計方法にはブロック内の詳細な配置・配線を
する前に、各ブロックの相対配置を行い、ブロック間の
概略配線及びにブロックの端子位置を決定するものがあ
る。（図６参照）この方法によれば、ブロック間の配線
長・ブロック間の配線領域を容易に小さくできる。 ブロック内のセルの配置がおわった後で、外部端子と
接続のあるブロック内部のセルと結線するとき、多くの
場合セル行をまたいで配線する必要がある。このときセ
ルがある論理機能をはたすためにセル内に存在する配線
パターンと、セル同士またはセルと外部端子を結線する
ためにセル行上を通過する配線に、同じ配線層が用いら
れている場合には、そのセル上は一部または全部の領域
でセル上通過配線をすることができない。つまり、セル
行上で通過できるのはセルとセルの切れ目の部分に必要
に応じて挿入されるスルーセルと呼ばれる通過配線専用
のセルか、セル上通過配線可能領域である。（図７参
照）このセル行上通過可能な領域を全く考慮せず、ブロ
ック間配線長・配線領域の縮小のみを目的に端子位置を
決定しようとするとブロック内配線領域の増大をもたら
した。（図８（ａ）参照）一方、セル行上を通過できる
領域の間隔を保って外部端子を設定すれば無駄な配線領
域がふえずにすむ。（図８（ｂ）参照） （発明が解決しようとする問題点） 従来の方法では、ブロック内の配線領域の最小化とブ
ロック間の配線長・配線領域の最小化を同時に図ること
ができなかった。 本発明では端子位置を決定するときに、ブロック内の
セルとブロック辺上に設定された端子間を結ぶ配線が必
要以上に折れ曲がることなく結線されるように、セル行
上を通過できる領域を見積り、見積り値より端子位置間
隔制約を算出し、端子位置間隔をこの制約値以上に保つ
ことでブロック内の配線領域を増大させることなくブロ
ック間の配線長・配線領域の縮小が可能になる。 〔発明の構成〕 （問題点を解決するための手段） セル行上を配線が通過できる領域の平均値を求め、そ
れをもとに端子位置間隔の制約値を求め、その制約値以
上に離れた位置に端子を設定する。 （作 用） ブロック内のセルとブロック端子を結線する配線が必
要以上に折曲がることがないので、ブロック内の配線領
域を縮小できる。 （実施例） 第１図にブロック間配線長・配線領域の最小化を図っ
て端子位置を設定した後に、ブロック内のセル行上配線
通過領域の見積りから、端子位置間隔の制約を満すよう
に、端子の分散処理を行う場合のフローチャートを示
す。 ブロック間概略配線処理が終了し、各ブロックの端子
位置がすべて設定されると「Start」する。 STEP A:チップ内各ブロックに対して、端子位置制約を
求める。 セル上を通過できない領域は図２（ａ）のような場合
にはセル幅５に対して３、図２（ｂ）のような場合には
セル幅４に対して４、とカウントされる。セル上の点線
・実線で、セル上を通過する配線の中心線を表してい
る。中心線の間隔はセル上を通過する配線の最も一般的
な配線間隔を採用する。 ブロック端子間隔の制約γには、セル上全面が通過で
きない場合には、セルとセルの間ごとに一つづつスルー
セルが挿入されるものと考え、端子位置制約はブロック
の幅の平均として各ブロック毎に、 γ＝セル幅総和／セル数 と、与えることとする。 セル上が全面通過禁止でない場合にはセルごとにセル
上通過可能領域幅＋１だけ配線が通過可能だと考え、 と、与えることとする。セル上全面通過禁止の時のｘ
は、上の式でセル上通過可能領域総和が０の場合として
与えられる。 STEP B:各ブロックの各辺ごとにγ以上端子の位置が離
れていない一まとまりの領域を求め、その領域を制約γ
を満すように拡張する。（図３参照） 本発明は上記実施例にあるようにブロック間概略配線
処理のいわば後処理として用いられるだけではなく、ブ
ロック間概略配線処理中に組込みブロック間配線長・配
線領域の縮小を目的としつつ、制約値以上に離すように
端子位置を設定することも可能である。 〔発明の効果〕 本発明によれば、ブロック内の配線領域を増大するこ
となく効果的にブロック間配線長・配線領域の縮小が行
われる。
【図面の簡単な説明】
第１図は本発明の実施例を説明するフローチャート図、
第２図はセル上通過配線領域を説明する図、第３図は実
施例の適用前・適用後の図、第４図はビルディングブロ
ックの図、第５図はポリセルブロックの図、第６図は実
施例が採用するレイアウトフローのフローチャート図、
第７図はセル行上通過配線の図、第８図は本発明の効果
を説明する図である。 １……セル ２……セル上配線禁止領域 ５……端子,6……ブロック ８……配線,9……セル行
第２図はセル上通過配線領域を説明する図、第３図は実
施例の適用前・適用後の図、第４図はビルディングブロ
ックの図、第５図はポリセルブロックの図、第６図は実
施例が採用するレイアウトフローのフローチャート図、
第７図はセル行上通過配線の図、第８図は本発明の効果
を説明する図である。 １……セル ２……セル上配線禁止領域 ５……端子,6……ブロック ８……配線,9……セル行
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板に、複数の論理セルからなる論理セル列
を複数個配列し各論理セル間を配線することにより所望
の論理機能を実現するようなブロックを含む複数の回路
ブロックを配置したビルディングブロック方式の集積回
路の端子位置決定方法において、ブロックの辺上に端子
を設定するに際し、ブロックの入出力用端子位置間隔の
制約値を次式 （セル幅総和／セル数）／（（セル上通過可能領域総和／セル数）＋１） から求め、この制約値以上に離れた位置にブロックの入
出力用端子を設定することを特徴とする半導体集積回路
の端子位置決定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62238836A JP2703233B2 (ja) | 1987-09-25 | 1987-09-25 | 半導体集積回路の端子位置決定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62238836A JP2703233B2 (ja) | 1987-09-25 | 1987-09-25 | 半導体集積回路の端子位置決定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6482546A JPS6482546A (en) | 1989-03-28 |
| JP2703233B2 true JP2703233B2 (ja) | 1998-01-26 |
Family
ID=17035997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62238836A Expired - Fee Related JP2703233B2 (ja) | 1987-09-25 | 1987-09-25 | 半導体集積回路の端子位置決定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703233B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283143A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体集積回路 |
-
1987
- 1987-09-25 JP JP62238836A patent/JP2703233B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6482546A (en) | 1989-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0763074B2 (ja) | 半導体論理集積回路の論理セル配置方法 | |
| JP2703233B2 (ja) | 半導体集積回路の端子位置決定方法 | |
| JP3570883B2 (ja) | 半導体集積回路の配線方法 | |
| JPS5887854A (ja) | マスタスライス方式ｌｓｉ基板 | |
| JPH08213466A (ja) | 半導体集積回路 | |
| JPS59117132A (ja) | マスタスライスｌｓｉ基板 | |
| JPH0563080A (ja) | 半導体集積装置 | |
| JP2956271B2 (ja) | 集積回路設計方法 | |
| JP3017181B1 (ja) | 半導体集積回路の配線方法 | |
| JPS59167036A (ja) | 半導体集積回路 | |
| JPH0443665A (ja) | 半導体装置及びその製造方法 | |
| JP2004179184A (ja) | 半導体集積回路 | |
| JPH0831580B2 (ja) | 集積回路の配置設計方法 | |
| JPH11260925A (ja) | 半導体集積回路装置およびその自動配置配線方法 | |
| JP2667274B2 (ja) | スタンダードセルチップの開発支援装置 | |
| JP3017169B2 (ja) | 半導体集積回路装置及びそのレイアウト方法 | |
| JPH07130972A (ja) | 半導体集積回路装置 | |
| JPH09172073A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPH10116914A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPH06224301A (ja) | レイアウト設計のコンパクション方法 | |
| JPH05251671A (ja) | ゲートアレイ方式の半導体集積回路装置 | |
| JPS63132448A (ja) | ゲ−トアレイの自動配線方法 | |
| JPH04258164A (ja) | マスタースライス方式半導体集積回路 | |
| JPS61131468A (ja) | Ｌｓｉのセルレイアウト方法 | |
| JPH04363063A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |