JPS61131468A - Ｌｓｉのセルレイアウト方法 - Google Patents
Ｌｓｉのセルレイアウト方法Info
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- JPS61131468A JPS61131468A JP25337684A JP25337684A JPS61131468A JP S61131468 A JPS61131468 A JP S61131468A JP 25337684 A JP25337684 A JP 25337684A JP 25337684 A JP25337684 A JP 25337684A JP S61131468 A JPS61131468 A JP S61131468A
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- Japan
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- cells
- wiring
- cell line
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- Pending
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- 238000000034 method Methods 0.000 title claims description 9
- 230000033001 locomotion Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 claims description 10
- 230000009087 cell motility Effects 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は、ＬＳＩを構成する論理回路を、セル方式レイ
アウトによって設計する方法に関するものである。
アウトによって設計する方法に関するものである。
〈発明の概要〉
を設計する方法においそＪ論理回路図のゲートに登録さ
れた論理機能単位毎のセルを割付けて複数行の７レイ状
に配置した際、配線の分布状態に対応させながらセル行
間でセル行中に含まれるセルを移動させてチップ面積の
減少を図る。
れた論理機能単位毎のセルを割付けて複数行の７レイ状
に配置した際、配線の分布状態に対応させながらセル行
間でセル行中に含まれるセルを移動させてチップ面積の
減少を図る。
〈従来技術〉
論理回路をＬＳＩによって作製する一手法とし式レイア
クト設計は、論理機能単位毎にレイアクトセルを予め設
計し、それ石をライブラリィに登録する◎このように登
録されたセルから所定のセルを読出して与えられた論理
回路図のゲートに割り付け、まず何行かの７レイ状に配
置し、その後セル間を相互配線することによってＬＳＩ
化する方法がとられている。
クト設計は、論理機能単位毎にレイアクトセルを予め設
計し、それ石をライブラリィに登録する◎このように登
録されたセルから所定のセルを読出して与えられた論理
回路図のゲートに割り付け、まず何行かの７レイ状に配
置し、その後セル間を相互配線することによってＬＳＩ
化する方法がとられている。
上記ＬＳＩの設計において、レイアウトは一般的には配
線のし易さ讐例えば配線の短かさや配線の交差を表わす
いくつかの評価基準を用いてセルを配置する段階と、配
置されたセルとセルの間を論理回路図に従って相互配線
する段階との２段階で処理されている。
線のし易さ讐例えば配線の短かさや配線の交差を表わす
いくつかの評価基準を用いてセルを配置する段階と、配
置されたセルとセルの間を論理回路図に従って相互配線
する段階との２段階で処理されている。
即ち従来のセル方式レイアウト設計では、実際にＬＳＩ
パターンを設計するためには、セルの配置と、これら配
置されたセル間を配線する段階とが夫々はぼ独立した段
階で行われている。
パターンを設計するためには、セルの配置と、これら配
置されたセル間を配線する段階とが夫々はぼ独立した段
階で行われている。
〈発明が解決しようとする問題点〉
上記従来のセル方式レイアウトでは、配置の段階で未だ
配線経路が具体的に決定されておらず、従って各行でセ
ル間を配線するために必要となる配線本数や、チップ両
側の左右端における配線領域の配線分布が十分予測でき
ず、結果的に配線してみると左右端に空き領域が多く発
生し、そのためにＬＳＩのチップ面積が大きくなり、著
しく経済性の悪いＬＳＩになっている。
配線経路が具体的に決定されておらず、従って各行でセ
ル間を配線するために必要となる配線本数や、チップ両
側の左右端における配線領域の配線分布が十分予測でき
ず、結果的に配線してみると左右端に空き領域が多く発
生し、そのためにＬＳＩのチップ面積が大きくなり、著
しく経済性の悪いＬＳＩになっている。
く問題点を解決するための手段〉
本発明は上記従来のＬＳＩのセル方式レイアウト設計に
生じる問題点に鑑みてなされたもので、論理機能毎に登
録されたセルを読出して論理回路図のゲートに割付け、
複数のセル行に配置して概略の配線経路を決定した後、
チップ両端の左右領域における配線分布を見積り、チッ
プ幅を決定しヤいるセル行に含まれるセルを抜き出して
最も空き領域をもつセル行へ移動させて、移動前と移動
後でチップ面積の変化を比較し、チップ面積が削減され
る範囲で上記セルの移動を繰返して各セルの最適配置を
決定する。
生じる問題点に鑑みてなされたもので、論理機能毎に登
録されたセルを読出して論理回路図のゲートに割付け、
複数のセル行に配置して概略の配線経路を決定した後、
チップ両端の左右領域における配線分布を見積り、チッ
プ幅を決定しヤいるセル行に含まれるセルを抜き出して
最も空き領域をもつセル行へ移動させて、移動前と移動
後でチップ面積の変化を比較し、チップ面積が削減され
る範囲で上記セルの移動を繰返して各セルの最適配置を
決定する。
く作用〉
第１図（ａ）は、与えられた論理回路図をセル方式レイ
アウトによって設計する場合のＬＳＩチップｌにおける
レイアウトされたセル列の模型図である。図において、
各セル列２ｓ、２ｇ・・・には論理回路図のゲートの機
能に従ってライブラリから読み出された所定のセルが配
置されている。ここで論理機能に応じて割付けられた１
次配置状態のセル列は、図に示す如くチップ１の幅方向
に対する配慮がほとんどなされていない１、 処で一般にＬＳＩチップにおいては、チップ外部等と電
気的接続するための配線は、チップ領域の４隅部分に比
べてチップ辺縁の中央部に集まる傾向があり、図中斜線
で示す如く配線領域３の見積り分布はチップ辺縁に平行
な均一幅の領域とはならない。従ってたとえセル行２２
の如くそれ自身の幅は他のセル行２１より短かくとも、
配線領域３との関係でセル行２２がチップ幅を決定し、
また他のセル行２４においてはセル行と配線領域との間
に空き領域４が生じている。このように１次配置でチッ
プ幅を決定しているセル行２２が決定した後、次にセル
行２２に含まれたセル５を抽出して最も大きい空き領域
４が生じているセル行２４に局所的にセルを移ｉさせて
２次配置を実行する。この状態でチップ幅を検出し、セ
ル５の局所的セル移動前と移動後でチップ幅、チップ面
積の削減がなされているか否かを比較する。
アウトによって設計する場合のＬＳＩチップｌにおける
レイアウトされたセル列の模型図である。図において、
各セル列２ｓ、２ｇ・・・には論理回路図のゲートの機
能に従ってライブラリから読み出された所定のセルが配
置されている。ここで論理機能に応じて割付けられた１
次配置状態のセル列は、図に示す如くチップ１の幅方向
に対する配慮がほとんどなされていない１、 処で一般にＬＳＩチップにおいては、チップ外部等と電
気的接続するための配線は、チップ領域の４隅部分に比
べてチップ辺縁の中央部に集まる傾向があり、図中斜線
で示す如く配線領域３の見積り分布はチップ辺縁に平行
な均一幅の領域とはならない。従ってたとえセル行２２
の如くそれ自身の幅は他のセル行２１より短かくとも、
配線領域３との関係でセル行２２がチップ幅を決定し、
また他のセル行２４においてはセル行と配線領域との間
に空き領域４が生じている。このように１次配置でチッ
プ幅を決定しているセル行２２が決定した後、次にセル
行２２に含まれたセル５を抽出して最も大きい空き領域
４が生じているセル行２４に局所的にセルを移ｉさせて
２次配置を実行する。この状態でチップ幅を検出し、セ
ル５の局所的セル移動前と移動後でチップ幅、チップ面
積の削減がなされているか否かを比較する。
第１図（ｂ）の間隔ｔは上記局所的セル移動によるチッ
プ幅の減少を示す。チップ面積が削減される範囲で、チ
ップ幅を決定しているセル行からセルを抽出し、それを
最も空き領域を生じているセル行へ移動させる操、作を
繰返す。
プ幅の減少を示す。チップ面積が削減される範囲で、チ
ップ幅を決定しているセル行からセルを抽出し、それを
最も空き領域を生じているセル行へ移動させる操、作を
繰返す。
〈実施例〉
一般に自動配線は、（ａ）どのセル間配線領域を通っ−
て各々の信号線を接続するかを求める概略配線経路の決
定段階と、（ｂ）各セル間の配線領域での具体的位置決
定の段階に分けて行われる。チップ幅を決定しているセ
ル行からセルを抽出して行なう局所的セル移動は上記（
ａ）の段階の後、コンパクト化の条件が成立する間、−
個のセル移動を反復する方法で行ない、次にセル移動に
より概略経路の変更が必要となった信号線のみ、再度、
概略配線を行ない、その後に（ｂ）の段階を経て結果を
得る。
て各々の信号線を接続するかを求める概略配線経路の決
定段階と、（ｂ）各セル間の配線領域での具体的位置決
定の段階に分けて行われる。チップ幅を決定しているセ
ル行からセルを抽出して行なう局所的セル移動は上記（
ａ）の段階の後、コンパクト化の条件が成立する間、−
個のセル移動を反復する方法で行ない、次にセル移動に
より概略経路の変更が必要となった信号線のみ、再度、
概略配線を行ない、その後に（ｂ）の段階を経て結果を
得る。
ここで、セル移動はＹ軸方向くのみ行ない、そのセルの
Ｘ座標はほぼ保存する位置に移動する。
Ｘ座標はほぼ保存する位置に移動する。
第２図において、与えられた論理回路図に対してゲート
に対応するセルが割付けられ、１次配置されて概略配線
が決定された後、その結果に基いてチップ１左右端での
配線領域において各セル行毎に次の計算を行なう。
に対応するセルが割付けられ、１次配置されて概略配線
が決定された後、その結果に基いてチップ１左右端での
配線領域において各セル行毎に次の計算を行なう。
（１） 下からｉ番目のセル行２１に含まれるセルが
存在するｙ座標の範囲に、重なると予想される配線６の
本数を数え、それらを配線する為に必要な配線領域３の
Ｘ方向の幅Ｗｉを求める。
存在するｙ座標の範囲に、重なると予想される配線６の
本数を数え、それらを配線する為に必要な配線領域３の
Ｘ方向の幅Ｗｉを求める。
（２）下からｉ番目のセル行２１に含まれるセルの幅の
総和をＣｉ とすると、Ｃｉ＋Ｗｉ （Ｗｉ−＝ＷｉＲ
＋ＷｉＬ）が最大となるセル行２ｋを求める。
総和をＣｉ とすると、Ｃｉ＋Ｗｉ （Ｗｉ−＝ＷｉＲ
＋ＷｉＬ）が最大となるセル行２ｋを求める。
（３＞ Ｃｉ＋Ｗｉが最小となるセル行２１を求める
。
。
（４）セル行２１における無駄領域の幅Ｄ、即ち、（Ｃ
ｋ＋Ｗｋ）−ＣＣ１＋ＷＩりを求める。
ｋ＋Ｗｋ）−ＣＣ１＋ＷＩりを求める。
（５）セル行２ｋからセル行２１へ、以下のように一個
のセル移動を行なう。
のセル移動を行なう。
移動のためのセルは、注目したセルの幅をＰとした時、
ＩＤ−Ｐ／２１がある値δ以下であり、かつセル行２Ｉ
！に含まれるセルと最も多くの配線要求を持つセルを求
める。もし、該当するセルが存在しなければ、終了する
。存在すれば、これをセル行２ｋから除去し、セル行２
１のＹ座標をほぼ保存するセル間に挿入し、２）にもど
る０ここで上記ある値δは計算作業を容易にするために
設定したもので、移動させるセルの幅のｉと無駄領域の
幅りとがほぼ等しくするような値が選ばれる。
ＩＤ−Ｐ／２１がある値δ以下であり、かつセル行２Ｉ
！に含まれるセルと最も多くの配線要求を持つセルを求
める。もし、該当するセルが存在しなければ、終了する
。存在すれば、これをセル行２ｋから除去し、セル行２
１のＹ座標をほぼ保存するセル間に挿入し、２）にもど
る０ここで上記ある値δは計算作業を容易にするために
設定したもので、移動させるセルの幅のｉと無駄領域の
幅りとがほぼ等しくするような値が選ばれる。
く効果〉
以上本発明によれば、セル方式レイアウトによ毛てＬＳ
Ｉを設計する場合に、°セルの配置とセル間の相互配線
を決定する段階とが相互に関連しながら進められるため
、チップサイズの決定を効率的に行うことができ、無駄
領域の発生を極力防止してチップ面積の減少を図ること
ができる。
Ｉを設計する場合に、°セルの配置とセル間の相互配線
を決定する段階とが相互に関連しながら進められるため
、チップサイズの決定を効率的に行うことができ、無駄
領域の発生を極力防止してチップ面積の減少を図ること
ができる。
第１図（ａ）及び（ｂ）は本発明の詳細な説明するため
のチップ模型図、第２図は本発明による一実施例を説明
するためのチップの要部平面図である。 ｌ：チップ、 ２１．２□・・・：セル列、３：配
線領域、 ５：セル、 ６：予想される配線。
のチップ模型図、第２図は本発明による一実施例を説明
するためのチップの要部平面図である。 ｌ：チップ、 ２１．２□・・・：セル列、３：配
線領域、 ５：セル、 ６：予想される配線。
Claims (1)
- １、論理機能を単位毎にセル化して予め登録し、与えら
れた論理回路図のゲートに上記登録されたセルを割付け
て複数行に配置し、次に配置されたセル間を相互配線し
てＬＳＩのセルをレイアウトする方法において、論理回
路図のゲートに登録されたセルを割付けて複数行に配置
した状態で配線分布を見積る段階と、上記複数セル行の
うちチップ幅を決定しているセル行に含まるセルを、チ
ップ幅方向に対して最も空き領域をもつセル行へ移動さ
せて移動前と移動後のチップ面積の変化を比較する段階
とからなることを特徴とするＬＳＩのセルレイアウト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25337684A JPS61131468A (ja) | 1984-11-29 | 1984-11-29 | Ｌｓｉのセルレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25337684A JPS61131468A (ja) | 1984-11-29 | 1984-11-29 | Ｌｓｉのセルレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131468A true JPS61131468A (ja) | 1986-06-19 |
Family
ID=17250494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25337684A Pending JPS61131468A (ja) | 1984-11-29 | 1984-11-29 | Ｌｓｉのセルレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03280358A (ja) * | 1990-03-28 | 1991-12-11 | Shin Kobe Electric Mach Co Ltd | 鉛蓄電池用陽極基体 |
-
1984
- 1984-11-29 JP JP25337684A patent/JPS61131468A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03280358A (ja) * | 1990-03-28 | 1991-12-11 | Shin Kobe Electric Mach Co Ltd | 鉛蓄電池用陽極基体 |
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