JPS5887854A - マスタスライス方式ｌｓｉ基板 - Google Patents
マスタスライス方式ｌｓｉ基板Info
- Publication number
- JPS5887854A JPS5887854A JP18646781A JP18646781A JPS5887854A JP S5887854 A JPS5887854 A JP S5887854A JP 18646781 A JP18646781 A JP 18646781A JP 18646781 A JP18646781 A JP 18646781A JP S5887854 A JPS5887854 A JP S5887854A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- blocks
- block
- cell
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マスタスライス方式ＬＳＩ基板、特に、その
上に配置されるブロックのブロック間配線に使用される
外ＦＡ端子の設置構造に関する。
上に配置されるブロックのブロック間配線に使用される
外ＦＡ端子の設置構造に関する。
従来、この種のブロックの外部端子位Ｎは、ブロックの
周囲辺上に設置されていた。それは、ブロック間の配線
時に、ブロック内部を配線禁止として扱う必要性から生
じたものでを）る。この方法は、ブロック間配線時に、
ブロック内の詳細配線結果に注意を払って配線するとい
う煩し、さを軽減し、配線作秦の円滑化を計るといった
長所がある。
周囲辺上に設置されていた。それは、ブロック間の配線
時に、ブロック内部を配線禁止として扱う必要性から生
じたものでを）る。この方法は、ブロック間配線時に、
ブロック内の詳細配線結果に注意を払って配線するとい
う煩し、さを軽減し、配線作秦の円滑化を計るといった
長所がある。
第１図（４）、（Ｂ）及び第２図に、従来のブロックに
おける配線状態を示す。これらの図に示すブロック７と
、ブロック８とは、別機能を実」する回路であり、それ
ぞれ２行４列のセル４．セル間の相互接続配線７０ 、
８０ 、そして外部１７品子７１．７２゜８１．８２．
８３とから成っている。ここで、各ブロック共、外部端
子７１，７２，８１，８２．８３は、ブロックの周囲辺
上に設置αされ、その位ｉｔでの内部配線が施されてい
る。そし、て、ブロック間の配線９は、ブロックの外部
端子７１．７２，８１．８２゜８３間の結線要求に応じ
て、ブロック１ｉｆｔの領域だけを月１いて実ｊＭされ
ている。そこで、配線領域の増加１０が生じて−る。
おける配線状態を示す。これらの図に示すブロック７と
、ブロック８とは、別機能を実」する回路であり、それ
ぞれ２行４列のセル４．セル間の相互接続配線７０ 、
８０ 、そして外部１７品子７１．７２゜８１．８２．
８３とから成っている。ここで、各ブロック共、外部端
子７１，７２，８１，８２．８３は、ブロックの周囲辺
上に設置αされ、その位ｉｔでの内部配線が施されてい
る。そし、て、ブロック間の配線９は、ブロックの外部
端子７１．７２，８１．８２゜８３間の結線要求に応じ
て、ブロック１ｉｆｔの領域だけを月１いて実ｊＭされ
ている。そこで、配線領域の増加１０が生じて−る。
即ち、ブロック設計段階で、ブロック間ＶＣ渡る配線に
対しては、その絢囲辺上件で、内部配線を引き出してお
く必要が牛しる。そして、それは、ブロック間配線を行
うとき、各フロックのマスタスライス上での配置場所に
応じての外ｆ！ｉＶＳ端子からの引き出しを最”適にで
きず、結果的には、配線領域を多大に要求するという短
所をもつ、、ＬＳＩが大規模になるにつれ、配線領域を
少なくすることが重要になり、この短所が大きな問題と
なってきた。
対しては、その絢囲辺上件で、内部配線を引き出してお
く必要が牛しる。そして、それは、ブロック間配線を行
うとき、各フロックのマスタスライス上での配置場所に
応じての外ｆ！ｉＶＳ端子からの引き出しを最”適にで
きず、結果的には、配線領域を多大に要求するという短
所をもつ、、ＬＳＩが大規模になるにつれ、配線領域を
少なくすることが重要になり、この短所が大きな問題と
なってきた。
本発明は、斯かる欠点に鑑みてんされたもので、ブロッ
クの外部端子位置をブロック内のセル列の上、下辺上に
設置し、ブロック内の空領域もブロック間配線の用途に
充当することで、ブロックの配置場所に応じての外部端
子からの配線の引き出しを最適にしたマスタスライス方
式ＬＳＩ基板を（３） 提供することを目的とする。
クの外部端子位置をブロック内のセル列の上、下辺上に
設置し、ブロック内の空領域もブロック間配線の用途に
充当することで、ブロックの配置場所に応じての外部端
子からの配線の引き出しを最適にしたマスタスライス方
式ＬＳＩ基板を（３） 提供することを目的とする。
即ち、本発明は、々いに電気的に隔離されたトランジス
タ、１１（抗等から成るセルを、ｎ行ｒｎ列のアレイ状
に設置ｒｔｔ＝、セル列間に配線領域を用意したマスタ
スライス方式Ｌ Ｓ ｉ Ｉ／ｉ’： ：Ｆ、−いて、
ト記セルアレイ上に配置さ７するｌ（行を列（１“；
ｋ ５． ｎ 、 ］≦ｔ≦ｒｎ ’）のセルと、それ
ら相Ｍ間の配線とから構成されるブロックの外部端子＜
ｒ’ｔ Ｉ＆−を、１当ブロツク内のセル列の上、下辺
−ヒＫ 股１ｔ’＃ Ｌ−て成るものである。
タ、１１（抗等から成るセルを、ｎ行ｒｎ列のアレイ状
に設置ｒｔｔ＝、セル列間に配線領域を用意したマスタ
スライス方式Ｌ Ｓ ｉ Ｉ／ｉ’： ：Ｆ、−いて、
ト記セルアレイ上に配置さ７するｌ（行を列（１“；
ｋ ５． ｎ 、 ］≦ｔ≦ｒｎ ’）のセルと、それ
ら相Ｍ間の配線とから構成されるブロックの外部端子＜
ｒ’ｔ Ｉ＆−を、１当ブロツク内のセル列の上、下辺
−ヒＫ 股１ｔ’＃ Ｌ−て成るものである。
以下、不発明を図面に示す実Ｍｌｉ例に基づいて訪明す
る。
る。
第３図は本発明が適用されるマスタスライス方式ＬＳＩ
基板の一例を示す全体才面図、第４図は該基板に設けら
れているセルのｄｌ−糾を小す部分拡大平面図、第５図
囚、（Ｂ）は本発明ＬＳＩ基板を構成するブロックの構
成図、第６図Ｖ、１上記ブロツクの配線状態を示す配線
図である。
基板の一例を示す全体才面図、第４図は該基板に設けら
れているセルのｄｌ−糾を小す部分拡大平面図、第５図
囚、（Ｂ）は本発明ＬＳＩ基板を構成するブロックの構
成図、第６図Ｖ、１上記ブロツクの配線状態を示す配線
図である。
（４）
これらの図において、マスタスライスＬＳ Ｉｉ板１は
、入出力バッファ回路部２と内部配線領域３とから構成
されており、史に入出力バッファ回路部２は、バッファ
回路２１と入出力バッド２２とから構成される１、内部
配線領域３は、セル４を０行ｍ列に設置したセル了レイ
と、セル列６間に配線領域５をもち、史に、セル４はト
ランジスタ４１、抵抗４２が互いに電気的に隔離された
構造をとっている。
、入出力バッファ回路部２と内部配線領域３とから構成
されており、史に入出力バッファ回路部２は、バッファ
回路２１と入出力バッド２２とから構成される１、内部
配線領域３は、セル４を０行ｍ列に設置したセル了レイ
と、セル列６間に配線領域５をもち、史に、セル４はト
ランジスタ４１、抵抗４２が互いに電気的に隔離された
構造をとっている。
内部配線領域３に設けられるブロック７．８は、このセ
ル４をに行を列に並べた矩形形状をとり、各セル内のト
ランジスタ４１．抵抗４２曲に相互接続用の金属化配線
を施すことにより、機能的に動作する回路を実現したも
のである。即ち、ブロック７とブロック８とは、上述し
たように各々別機能を実現する回路であり、例えば、そ
れぞれ２行４列のセル４と、セル間の相互接続配＠７０
゜８０と、外部端一７７１．７２，８１，８２．８３と
から成る。
ル４をに行を列に並べた矩形形状をとり、各セル内のト
ランジスタ４１．抵抗４２曲に相互接続用の金属化配線
を施すことにより、機能的に動作する回路を実現したも
のである。即ち、ブロック７とブロック８とは、上述し
たように各々別機能を実現する回路であり、例えば、そ
れぞれ２行４列のセル４と、セル間の相互接続配＠７０
゜８０と、外部端一７７１．７２，８１，８２．８３と
から成る。
各ブロック７．８Ｖｒおいて、外部端子７１，７２゜８
１．８２．８３Ｉ″ｉ、ブロック内のセル列６の上、下
辺上に設置しである。例えば、ブロック７では、外部端
子７］、７２が、ｌｋ接するセル列の対向辺となる辺、
即ち、外部端子７１はＦ方のセル列の上辺に、外部端子
７２は上方のセル列の下辺にそれぞれ設けられている。
１．８２．８３Ｉ″ｉ、ブロック内のセル列６の上、下
辺上に設置しである。例えば、ブロック７では、外部端
子７］、７２が、ｌｋ接するセル列の対向辺となる辺、
即ち、外部端子７１はＦ方のセル列の上辺に、外部端子
７２は上方のセル列の下辺にそれぞれ設けられている。
このように、ブロックの上。
下辺のみに端子位置を限る理由は、配線領域を有効に使
用できる算法として知られるチャネル配線法の適用が可
能になるからである。
用できる算法として知られるチャネル配線法の適用が可
能になるからである。
ＬＳＩは、これらブロックを配置し、その間の配線を行
うことで、全体としである機能を実現する回路を構成し
たものである。ブロック間配線９は、ブロックの配置場
所に応じて、外部端子からの引き出しが最適に行われて
おり、史に、両ブロック内の空領域を利用しているので
、上述した第２図で見られた配線領域の増加１０が生じ
てい々いため、配線密度の向−Ｌに犬きく寄すす／・こ
とがわかる。
うことで、全体としである機能を実現する回路を構成し
たものである。ブロック間配線９は、ブロックの配置場
所に応じて、外部端子からの引き出しが最適に行われて
おり、史に、両ブロック内の空領域を利用しているので
、上述した第２図で見られた配線領域の増加１０が生じ
てい々いため、配線密度の向−Ｌに犬きく寄すす／・こ
とがわかる。
以上、本発明は、その良好な一実施例について説明され
たが、それは単なる例示的なものであり、ここで説明さ
れた実施例によって本発明が限定されるものでなく、神
々の変形が＋ｉｌ能である。例メば、ブロックはに行ｚ
夕１１（１≦に≦ｎ 、 ｉ≦ｔ≦ｍ）の矩形に限らず
、任意の形状で白い１、本発明は、以上説明した様に、
フロックの外部端子位置をセル列の上、Ｆ辺上に設置ｍ
することで、ブロック間配線に要する配線領域を少なく
できる効果がある。
たが、それは単なる例示的なものであり、ここで説明さ
れた実施例によって本発明が限定されるものでなく、神
々の変形が＋ｉｌ能である。例メば、ブロックはに行ｚ
夕１１（１≦に≦ｎ 、 ｉ≦ｔ≦ｍ）の矩形に限らず
、任意の形状で白い１、本発明は、以上説明した様に、
フロックの外部端子位置をセル列の上、Ｆ辺上に設置ｍ
することで、ブロック間配線に要する配線領域を少なく
できる効果がある。
第１図囚、（Ｂ）は、従来のＬＳＩ基板を構成するブロ
ックの構成図、第２図は上記ブロックの配線状態を示す
配線図、第３図は本発明が適用されるマスタスライス方
式ＬＳＩ基板の一例を示す全体平面図、第４図は該基板
に設けられているセルの訂、細を示す部分拡大平面図、
第５図（Ａ） 、 （Ｂ）は本発明ｉ、ＳＩ基板を構成
するフロックの構成図、第６図は上記ブロックの配線状
態を示す部分拡大平面図である。 ■・・・マスタスライスＬＳＩＪＬｉ＆２・・・入出力
バッファ回路部 ２１・・・バッファ回路 ２２・・・人出力パツド
３・・・内部配線領域 ４・・・七人４１・・・ｌ
・ランジスタ ４２・・・υ（抗５・・・配線領域
６・・・セル列７．８・・・ブロック
７０．８０・・相１Ｌ接続配線７１．７２．８１．８
２．８３・・・外部Ｉ７１゛＾１了〜９・・・）“ロッ
クｎ１１配線 １０・・・配線領域の増）Ｊ１１分 出願人 ｌ］本電気株式会社 第１図 （Ａ） （Ｂ） 第２図 第４図
ックの構成図、第２図は上記ブロックの配線状態を示す
配線図、第３図は本発明が適用されるマスタスライス方
式ＬＳＩ基板の一例を示す全体平面図、第４図は該基板
に設けられているセルの訂、細を示す部分拡大平面図、
第５図（Ａ） 、 （Ｂ）は本発明ｉ、ＳＩ基板を構成
するフロックの構成図、第６図は上記ブロックの配線状
態を示す部分拡大平面図である。 ■・・・マスタスライスＬＳＩＪＬｉ＆２・・・入出力
バッファ回路部 ２１・・・バッファ回路 ２２・・・人出力パツド
３・・・内部配線領域 ４・・・七人４１・・・ｌ
・ランジスタ ４２・・・υ（抗５・・・配線領域
６・・・セル列７．８・・・ブロック
７０．８０・・相１Ｌ接続配線７１．７２．８１．８
２．８３・・・外部Ｉ７１゛＾１了〜９・・・）“ロッ
クｎ１１配線 １０・・・配線領域の増）Ｊ１１分 出願人 ｌ］本電気株式会社 第１図 （Ａ） （Ｂ） 第２図 第４図
Claims (1)
- 【特許請求の範囲】 互ｂＫ電気的に隔離されたトランジスタ、抵抗等から成
るセルを、０行ｍ列のアレイ状に設置し、セル列間に配
線領域を用意し７たマスタスライス方式ＬＳＩにおいて
、 上記セルアレイ上に配置されるに行を列（１≦に≦ｎ、
］≦ｔ≦ｍ）のセルと、それら相互間の配線とから構成
されるブロックの外部端子位置を、該当ブロック内のセ
ル列の上、下辺上に設置して成ることを特徴とするマス
タスライス方式ＬＳＩ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18646781A JPS5887854A (ja) | 1981-11-20 | 1981-11-20 | マスタスライス方式ｌｓｉ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18646781A JPS5887854A (ja) | 1981-11-20 | 1981-11-20 | マスタスライス方式ｌｓｉ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887854A true JPS5887854A (ja) | 1983-05-25 |
Family
ID=16188973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18646781A Pending JPS5887854A (ja) | 1981-11-20 | 1981-11-20 | マスタスライス方式ｌｓｉ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887854A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010643A (ja) * | 1983-06-27 | 1985-01-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | マスタスライス |
| US4811073A (en) * | 1983-11-08 | 1989-03-07 | Sanyo Electric Co., Ltd. | Gate array arrangement |
| US5063430A (en) * | 1989-04-27 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having standard cells including internal wiring region |
| US5101258A (en) * | 1989-02-09 | 1992-03-31 | Sony Corporation | Semiconductor integrated circuit device of master slice approach |
| US5111271A (en) * | 1989-06-26 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device using standard cell system |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024597A (ja) * | 1973-03-14 | 1975-03-15 | ||
| JPS5432085A (en) * | 1977-08-16 | 1979-03-09 | Mitsubishi Electric Corp | Semiconductor intergrated circuit |
| JPS5492190A (en) * | 1977-12-29 | 1979-07-21 | Fujitsu Ltd | Integrated circuit |
| JPS56118350A (en) * | 1980-02-21 | 1981-09-17 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
-
1981
- 1981-11-20 JP JP18646781A patent/JPS5887854A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024597A (ja) * | 1973-03-14 | 1975-03-15 | ||
| JPS5432085A (en) * | 1977-08-16 | 1979-03-09 | Mitsubishi Electric Corp | Semiconductor intergrated circuit |
| JPS5492190A (en) * | 1977-12-29 | 1979-07-21 | Fujitsu Ltd | Integrated circuit |
| JPS56118350A (en) * | 1980-02-21 | 1981-09-17 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010643A (ja) * | 1983-06-27 | 1985-01-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | マスタスライス |
| US4811073A (en) * | 1983-11-08 | 1989-03-07 | Sanyo Electric Co., Ltd. | Gate array arrangement |
| US5101258A (en) * | 1989-02-09 | 1992-03-31 | Sony Corporation | Semiconductor integrated circuit device of master slice approach |
| US5063430A (en) * | 1989-04-27 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having standard cells including internal wiring region |
| US5111271A (en) * | 1989-06-26 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device using standard cell system |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4910680A (en) | Wiring method for semiconductor integrated circuit | |
| US20020013931A1 (en) | Method for power routing and distribution in an integrated circuit with multiple interconnect layers | |
| JPS593950A (ja) | ゲ−トアレイチツプ | |
| JP2002299457A (ja) | 半導体集積回路の配線方法及び構造 | |
| JPH0527981B2 (ja) | ||
| JPS5887854A (ja) | マスタスライス方式ｌｓｉ基板 | |
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| EP0320919B1 (en) | Semiconductor integrated circuit with an improved macro cell pattern | |
| JPH03120743A (ja) | 半導体装置 | |
| JPS58116757A (ja) | マスタスライスｌｓｉ | |
| JPS59117132A (ja) | マスタスライスｌｓｉ基板 | |
| JPS61114550A (ja) | 論理回路装置 | |
| JPS60145641A (ja) | 半導体集積回路装置 | |
| CA1238986A (en) | Integrated circuit chip manufacture | |
| JPH063826B2 (ja) | スタンダ−ドセルの周辺ブロツク配置方法 | |
| JP2001244342A (ja) | 集積回路のレイアウト方法、集積回路及びマクロセル | |
| JPS62159446A (ja) | マスタスライスｌｓｉ | |
| JPH10261781A (ja) | 半導体装置及びシステム | |
| JPS6388855A (ja) | 集積回路装置 | |
| JPS62140430A (ja) | 半導体集積回路の配線方法 | |
| JPH0691157B2 (ja) | 半導体集積回路装置 | |
| Kasai et al. | An integrated modular and standard cell VLSI design approach | |
| JPH09172073A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPS62273751A (ja) | 集積回路 | |
| JPH0443665A (ja) | 半導体装置及びその製造方法 |