JPS6010643A - マスタスライス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、超大規模集積（ＶＬＳ　Ｉ　）のような高密
度の縮小形電子回路に関し、特に、そのような回路の製
造においてマスク・スライスをより効率良く使用する技
術に関する。

多くの文献において、超小形電子技術の発展が示されて
いる。例えば、１９７７年に出版された”　Ｍ　ｉ　ｃ
　ｒ　ｏ　ｅ　］　ｅ　ｃ　ｔ　ｒ　ｏ　ｎ　ｊ　ｃ　
ｓ　”と題する５ｃｉｅｎｔｊｆ　ｉｃＡｍｅｒｉｃａ
ｎでは、縮小形電子素子、ＶＬＳＩ回路形式でのそれら
の素子の設計及び製造、並びにそれらの素子の将来の影
響力について述べである。

ＩＢＭ　Ｊｏｕｒｎａｌ　ｏｆ’Ｒｅ５ｅａｒｃｈ　ａ
ｎｄＤｅｖｅｌｏｐｍｅｎｔでは、１９８１年５月発行
の“ＶＬＳ　Ｔ　Ｃ１ｒｃｕｉｔ　Ｄｅｓｉｇｎ”、１
９８２年５月発行の’Ｐａｃｋａｇｉｎｇ　Ｔｅｃｈｎ
ｏｌｏｇｙ”及び１９８２年９月発行のｌｌＳｅｍｉｃ
ｏｎｃｌｕｃｔｏｒＭａｎｕｆａｃｔｕｒｉｎｇ　Ｔｅ
ｃｈｎｏｌｏｇｙ”ｉＣおいて、種々の超小形電子技術
について述べである。

縮小形電子回路の製造技術としては、バイポーラ・トラ
ンジスタ技術、電界効果トランジスタ（ＦＥＴ）技術、
金属−酸化物−半導体（Ｍ’ｏｓ）技術及び相補形の金
属−酸化物−半導体（ＣＭＯ８）技術がある。５ｃｉｅ
ｎｔｉｆｉｃ　Ａｍｅｒｉｃａｎには、そのような半導
体デバイスの製造技術が数多く示されている。例えば、
その４２ページには、コンピュータで制御しながら、光
学技術を用いてトポロジカル（ｔｏｐｏｌｏｇｉｃａｌ
）＋＋パターンな発生させることを含む多くのステップ
によって、犬　、規模集積（Ｔ、　Ｓ　Ｉ　）回路を製
造できることが、示されている。

特に、マスク・スライスのレイアウト、論理セルのレイ
アウト及び縮小形電子回路を高密度に集積する配置を含
む、縮小形電子回路の製造に関する他の事項が、以下の
文献に示されている。

Ｉ　ＢＭ　ＴＤＢ、　Ｖｏｌ、８、Ｎｏ、、４、Ｓ　ｅ
ｐ　ｔｅｍｂｅ　ｒ１９６５、ＰＰ、６４２−．６４３
には、入力電圧を互いに近い値に制御して、カスコード
・デコーダの入力に差動的に印加し、これによって最小
の電力消失で高速動作させるカスコード・デコーダが示
しである。

ＩＢＭ　ＴＤＢ、Ｖｏｌ、１４．　Ｎｏ、１２．　Ｍａ
ｙ　１９７２、ＰＰ、３６８４−３６８５には、バイポ
ーラ・トランジスタを用いた電流スイッチ回路において
、それらのバイポーラ・トランジスタに対し１対の交差
接続した電界効果トランジスタ（ＦＥＴ）負荷を設ける
ことにより、低電力で正及び負の両遷移について高速動
作させることが示して（６） ある。

丁　ＢＭ　ＴＤＢ、　Ｖｏｌ、　２０、　Ｎｏ、１０、
　Ｍａｒｃｈ１９７８、ＰＰ、４０１３には、１２Ｉ。

（Ｉｎｔｅｇｒａｔｅｄ　Ｉｎｊｅｃｔｉｏｎ　Ｌｏｇ
、ｉｃ）マスタ・スライス・アレイのチャンネル・ブロ
ッキングな最小にする論理セルのレイアウトが示しであ
る。

ＩＢＭ　ＴＤＢｌ　Ｖｂ・１．２２、Ｎｏ、８Ａ。

Ｊａｎｕａｒｙ　１９８［］、ＰＰ、３２５８−３２５
９には、共通の注入領域に近接してＸ及びＹ方向にＭＴ
　Ｌ’（Ｍｅｒｇｅｄ　Ｔｒａｎｓｉｓｔｏｒ　Ｌｏ、
ｇｉｃ）セルを設けることにより、ＭＴＬアレイの密度
乃至書込みの能力を向上できることが示しである。

Ｔ　ＢＭ　ＴＤＢ、Ｖｏｌ、２３、Ｎ’ｏ、　’　７　
Ａ　。

Ｄｅｃｅｍｂｅｒ　１９８０、ＰＰ、２８３３−２８３
５には、手動設計と自動設計とを組合せて自動化するこ
とにより、集積回路を最も優れた適応性で最も速く最大
密度１゛製造−ｆ；Ｓｊと”゛示ｌ−“あ′・　１１Ｂ
Ｍ　ＴＤＢ、Ｖｏｌ、２４、Ｎｏ、３、Ａｕｇｕｓｔ１
９８１、Ｐｐ、、、１７０５−１７０６には、通常（４
） の回路よりも少ない論理段でパリティの発生を容易にす
る、カストマイズされた（　Ｃｕｓｔｏｍｉｚｅｄ）カ
スコード電流スイッチ回路が示しである。

米国特許第３２３３２２３号には、単一のトランジスタ
遅延後に出力を与える高速動作のトリガ回路が示しであ
る。

米国特許第３４４６９．８９号ては、双安定素子を制御
するように接続されまたそのように動作する、複数レベ
ルに集積さ」ｔた半導体論理回路が示しである。

米国特許第３４７５６２１号には、組合せ及び順次の論
理を含む複合論理機能を生じる高密度集積回路構成が示
しである。

米国特許第３７６０ｊ９Ｄ号には、複数入力のラッチ回
路を用℃・て、入力信号における変化に関係なくリセッ
トまで出力信号を存続させることにより、複数の子め決
められた入力信号条件をより多く満足させることが、示
しである。

米国特許第３９７８３２９号には、デジタル演算機能を
実行するデジタル論理回路が、示しである。

米国特許第４１７６２８７号には、デジタル信号をデコ
ードするデジタル・デコーダ、特に、ｎ個のデコードさ
れた出力のうち１個は上を提供できるＣＭＯＳデコーダ
が、示しである。

米国特許第４２４９１９３号ては、構造、配線及び製造
方法を含むマスク・スライスの改良された設計技術によ
って、改良されたＬＳＩ装置を提供できることが、示し
である。

米国特許第４２９５１４９号には、密度を上げろととも
に半導体デバイス及び回路の性能を最適にするととがで
きる、改良されたＬＳＩ半導体設計の構成が、示しであ
る。

縮小形電子回路の製造においては、今まで、マクロ論理
素子を使用するのが、一般的な方法であった。通常、回
路の製造に必要とされるときにアクセスするため、マク
ロ論理素子をライブラリに保持していた。大抵、チップ
即ち論理製品を完成させろために、複数のマクロ要素を
組合せていた。

マクロ・ライブラリは、臨界的な数のライブラリ・エン
ティティに達するまで、個々に設計しなげればならない
。そ、ｈ、に達した後で初めて、ライブラリ・エンティ
ティな用いて汎用性を有する論理マシーン（以下、マシ
ーンとする）を能率的に実現させろことができろ。完全
なセットの設計を完成させるのに何年もかかることにな
り、有効な所望の完成品を設計するのは困難である。さ
らに、回路製造の間に使用されろしまた参照したマクロ
要素から得られるところの物理的イメージは、マクロの
概念の結果として、制約される。

〔本発明の概要〕

本発明の目的は、論理回路の製造の際にマクロ論理の概
念を使用するために受けていた個有の制約を克服する技
術を提供することである。

本発明では、縮小形電子論理回路の製造に使用されろ全
てのマクロ論理末子を、それらの最も基本的な論理素子
に分解する。これによって、より汎用的でコンパクトな
方法で同等の論理を設計することができる。

（７） 本発明を実施するごとにより、回路設計ｊでおける融通
性な増大さぜ、時間を節約し、先行技術が遭遇していた
複雑さの問題を解決することができるという優れた利点
がもたらされる。さらに、小さな閉じたマクロ要素のセ
ットを用いろことにより、目的の論理製品を達成するの
に必要なプロセスについての自動化を簡単にする即ち向
上させるという優れた利点も、もたらされろ。

本発明の好実施例においては自動配置及び配線のもとで
差動カスコード電流スイッチ（ＤＣＣ８）又は差動カス
コード電圧スイッチ（ＤＣＶＳ）の回路／論理の技術を
使用できろようにするために、トポロジカルｔｃ物理設
計を使用する。この物理設計テは、マスタスライスにお
けろ能動デバイス配列は“ブリックウオール（ｂｒｉｋ
ｗａｌｌγ”だなっている。即ち、複数のサイズ一様な
四角形の能動デバイスが、デバイス配列領域の所定区域
において、ブロック塀のブロック配置のように規則正し
く密　）集して配置され、一方向に長く伸びた帯状をな
しているのである。

（８） 本発明によって、基本的なマイクロブロックをカスコー
ド２進決定木に構成することができる。

この決定木は、バイポーラ・カスコード電流スイッチ（
ＢＣＣ３）に類似する形式をなす。この決定木によって
ＦＥＴカスコード電流スイッチ（ＦＣＣＳ　）論理技術
がもたらされる。そして、このＦＣＣ８論理技術により
、ＢＣＣ８論理技術と同じ論理機能を達成することがで
きる。また、ＦＣＣ８論理技術により、Ｂｃｃｓ論理技
術におけるような中間段の信号レベル変換器を省略でき
るので、カスコード論理技術を向上させることができろ
。さらに、ＦＣＣ８論理技術により、ＢＣＣ８論理技術
におけろような電流シック・デバイスを省略できるので
、ＢＣＣ８論理技術よりも優れた利点がもたらされる。

ＦＣＣ８論理技術においては、ＢＣＣ８論理技術の電流
シンク機能は、ディプレッション・モードの電流源負荷
デバイスによって行なわ、ｌする。このデバイスにより
、出力論理レベルの振幅の準備がなされ、付勢論理パス
を流れる電流レベルの設定がなされろ。

本発明により、差動カスコード電流スイッチをそれのマ
イクロブロック・レベルで論理的且つ物理的に処理でき
ることが、見出された。本発明によって、論理製品の論
理記述を、それの非常に細分化した（ｇｒａｎｕｌａｒ
）マイクロブロック・レベルに関して導出することかで
゛きろ。そして、また本発明により、その論理記述を、
それと同じマイクロブロック・レベルで物理設計に置き
換えて処理することができる。

〔本発明の実施例〕

カスコード論理を汎用論理技術にすることができる設計
概念について、述べろ。この設計概念は、製品について
の論理的及び物理的要素を記述する際に、その最も細分
した形式で論理技術を扱うごとに基づいている。このこ
とにより、ソフトウェアを集約的にして論理技術を扱う
ための基礎がもたらされ、論理技術に汎用性を与えるの
に必要な高い生産性が得られる。ＦＥＴ回路の場合には
、論理技術をマイクロブロックからテイプレツション・
モードの負荷デバイスで終わる２進決定木ヘカスコード
することに基づいている。この負荷デバイスは、論理信
号を発現させて決定木を流）ｔろ電流レベルを設定する
ものである。ＶＬＳ　Ｉマスタ・スライスを使用できる
ようにこの設計方法を開発することにより、製品につい
ての論理設計段階と物理設計段階との両方において、高
い生産性を達成できろ。

ＶＬＳ　Ｔマスタースライスは、例えば、バイポーラ・
トランジスタ、ＦＥＴ又はＣＭＯ８を用いてカスコード
論理のＤＣＣ８又はＤＣＶＳを製造するのに使用する。

このマスク・スライスには、２つの汎用領域、即ち入出
力周辺領域とカスコード論理領域とかある。マスク・ス
ライス技術を用いて論理製品を製造すると、主として、
製造時間を短縮できろ。この処理時間の短縮は、マスク
・スライスが多くの製造ステップを経て処理されており
、貯蔵装置に貯蔵されているから、可能なのである。製
品に機能を与えるには、残りの少ない製造ステップを通
して処理するだけで良い。

第１Ａ１ｍに、バイポーラ・トランジスタのマスタ・ス
ライスを製造する工程を示す。この製造工程は、１１乃
至１６と示した６つのステップから成る。製造工程は、
ステップ１１において／リコンのような半導体のウェハ
な酸化１〜だものを処理することから開始する。もちろ
ん、他の物質のウェハを使用してもかまわない。このウ
ェハ如対して、ステップ１２で埋設コレクタ領域を形成
し、ステップ１３で分離領域を形成し、ステップ１４で
コレクタ・リーチ・スルー領域を形成し、ステップ１５
でベース拡散領域な形成し、最後にステップ１６でエミ
ッタ拡散領域を形成する。ステップ１６の結果、ウニ・
・における能動デバイス及び受動デバイスの全てについ
て垂直方向の構造が完成する。ステップ１６の終了後置
、マスク・／（フイス・ウェハを貯蔵装置に貯蔵してお
く。

ＣＭＯ８のマスク・スライスを製造する工程では、シリ
コンのような半導体のウェハな酸化した　１ものに対し
て、Ｎ及びＰの両極性のチャンネルを有するデバイスを
製造する処理が施されて、ＣＭＯＳアレイか形成される
。そのような処理の詳細にライては、”ＨＭＯ８−ＣＭ
Ｏ８−Ａ　Ｌｏｗ　−Ｐｏｗｅｒ　Ｈｉｇｈ　Ｐｅｒｆ
ｏｒｍａｎｃｅ　Ｔｅｃｈｎｏｌｏｇｙ”ｂｙ　Ｋｅｎ
　Ｙｕ　ｅｔ　ａｌ、ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ
Ｓｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、
５Ｃ−ｉ６、Ｎｏ、５，０ｃｔｏｂｅｒ　１９８１．Ｐ
Ｐ、４５４−４５９を参照されたい。そのような処理に
おいては、２つの配線を直交させることが可能である。

第１Ｂ図に、ＦＥＴのマスタ拳スライスを製造する工程
を示す。この製造工程は、１１′乃至１４′と示した４
つのステップから成る。この製造工程も、ステップ１１
′尾おいてシリコンのような半導体のウェハな酸化した
ものを処理することから開始する。もちろん、他の物質
のウェハを使用してもかまわない。このウェハに対して
、ステップ１２′で分離領域を形成し、ステップ１３′
でソース／ドレイン領域を形成し、ステップ１４′でゲ
ートを形成する。ステップ１４′の結果、デバイスの垂
直方向の構造が完成する。ステップ１４′の終了後に、
マスク・スライス・ウェハな貯蔵装置に貯蔵ｌ−ておく
。

以−ヒいずれのマスク・スライスも、こうして、論Ｗ’
Ｍ　品へのパーソナリゼーション（Ｐｅｒｓｏｎａｌｉ
−ｚａｔｉｏｎ）のときには、貯蔵装置から利用できる
状態になっている。残る処理ステップは、接点開口を開
け、能動デバイスと受動デバイスとを相互接続１〜で、
論理機能についての物理設計を完成させることである。

最終的な処理即ちパーソナリゼーションの段階は、第２
図に示すように、貯蔵装置から必要な数のマスク・スラ
イス・ウェハを取り出して、ステップ２０から開始する
。このウェハに対して、ステップ２１で能動デバイス及
び受動デバイス用の接点開口を開け、ステップ２２で多
層配線の相互接続を行なう。次いで、ステップ２ろでボ
ンディング・パッドを設け、ステップ２４でバーツナラ
イズした完成ウェハの論理機能をプローブ・テストし、
ステップ２５でウェハなチップに切断し、ステップ２６
で良いチップを選択する。それから、ステップ２６で選
択した良いチップをステップ２７でパッケージに組立て
、ステップ２８でそのパッケージを封止し、ステップ２
９でそのパッケージを最終テストする。以上の処理手順
により、貯蔵装置のマスク・スライス・ウェハについて
設計を施し各製品として完成させるのに、ステップ２０
乃至２９のみを行なえば良いので、結果として、各製品
につき処理時間を短縮することかできろ。

バイポーラのマスタ・スライス及びＦＥＴのマスク・ス
ライスの両方知ついて適用可能である、カスコード論理
に関するソフトウェアの集約的な設計方法について、説
明する。この方法によって、高い生産性を達成し、処理
時間を短縮することができる。本発明の好実施例の理解
を容易にするために、まず、カスコード論理について簡
単に説明する。

一設計方法、ＤＣＣ３技術及びカスコード論理回路につ
いて− カスコード論理は、他のバイポーラ論理回路技術眞比べ
て、電力性能の特性が優れているが、種種の要因のため
に、汎用論理技術−とはなり得なかつた。技術の汎用性
に必要な高い生産性か特徴となって℃・ろ、ソフトウェ
アの集約的な設計方法について、説明する。

バイポーラを用いた差動カスコード電流スイッチ（ＤＣ
Ｃ８）の例を考察することにより、カスコード論理を容
易に理解１−ることかできろ。ＤＣＣ８ば、差動結合し
た電流モードの論理に属し、その名の意味するとおり、
エミッタ結合論理について固有の動作速度を示し、一方
、拡張論理機能全体にわたってその回路電力が分配さ」
ｔろ。第６図に、６レベルのＤＣＣ８論理木を示ｆ。定
電流源は、ＤＣＣ３論理木がその設計した論理機能を実
行する際に消費することになる単位電力を、調・整する
。論理動作は、ＤＣＣ８論理木内の種々のパスを流れる
電流を、２つの２進出力合割地点のうちの１つへ向ける
ことによって、行なわ」する。

電流の方向旬げは、差動論理信号を論理木中の各差動ト
ランジスタに印加して、電流を流すテバイ　１スを選択
することにより、行なわれろ。第６図に矢印で示したパ
スは、プール変数゛Ａ゛及びＢ′が真即ち正の電位であ
って、プール変数゛Ｃ“が偽即ち負の電位であるときに
、論理木を流りろ電流のパスを表わしている。

第６図のＤＣＣ８論理木は、第５Ａ図及び第５Ｂ図並び
に次の表Ｉのように、記号表示できろ。

即ち、 表■ ＡＢＣＩＩＱＩＩ ０００　０ ０．０１　０ ０１０　０ ０１１　１ １００　１ １０１　１ １１０　１ １１１　０ 論理木の実際の構成は、表■における３変数の真理表か
ら、直接導出できる。出力ベクトル゛Ｑ′は、ろ変数に
ついての完全な条件付けの表から作られろ。６変数が含
まれるので、第５Ａ図のＤＣＣ８論理木を使用すること
になる。出力ベクトル゛Ｑ゛ば、３レベルの論理木を完
全に拡張したときの最−に位にわたって、形成される。

論理木の最−に位にわたって形成される゛Ｑ°出力ベク
トルば、論理木の各出力地点を１′又はＯ′の条件付き
パスと関係付けている。通常、電流が流れると、論理゛
０′を伝播することになる。各出力地点をその終了地点
まで接続すると、種々の入力条件て応答して゛Ｑ゛出力
ベクトルを与えるように構成された、６レベルのカスコ
ード論理木が得らｈろ。論理木の構成をさらに考察する
ことにより、冗長が明らかとなるし、また’　ｄｏｎ’
ｔ　ｃａｒｅ　’より、論理木を最小にすべく論理木の
構成を改良する余地があることがわかる。こうして最小
にした結果を、第５Ｂ図に示す。この例によって、次の
ことが示唆されろ。即ち、３変数に関するどのようなプ
ール問題も、単一の６レベルＤＣＣ８論理木によって解
決することが可能なことである。このことは、さらに、
次のようにして例示することができる。

即ち、所与の条件付は表から種々の他の出力ベクトルを
形成して、例と同じように論理木の角イを構成すること
によってである。そして、このととから次のことがわか
る。即ち、どのよりな゛ｎ′変数のプール式も、単一の
ｎ“レベルＤＣＣ８論理木によって解くことが可能なこ
とである。

これらの結論から、カスコード論理の関数能力が裏側げ
らり、、またその実施技術の電気特性についても同様な
ことが言える。この関数能力は、単一レベルの論理ゲー
トの動作速度でしかもその論理ゲートの電力消失内で達
成できる。第４Ａ図には、ＣＭＯ８ＦＥＴ技術で実施し
た３レベルのカスコード論理木の例が示しである。第４
Ｂ図には、ＮＭＯ８ＦＥＴ技術で実施した３レベルのカ
スコード論理木の例が示しである。これらの実施にがい
ては、関数特性及び電気特性は、それらの各実施技術範
囲内では厳密に同じである。カスコード論理技術の能力
が明らかになれば、こめ技術がマシーンをＶＬＳＩで実
用するのに理想的な技術であることが、わかるであろう
。

ＶＬＳＩによるマシーンの設計を実際に追求してみろと
、高い生産性の設計ザイクルーＣ・問題を総括１〜て処
理する方法を備えることが、必要である。

Ｖ　Ｌ　Ｓ　Ｔ以前のマシーンの設割力法では、設計者
が基本的ｔｃレベルで処理することができろようなサイ
ズ及び複雑さに無関係な論理素子へ、マシーンを分割（
ｐａｒｔｉｔｉｏｎ）ｆることかできた。この分割方法
は、多少粗・准ブ：仁方法ではあったが、マシーン全体
の基本的なレベルの設割には、大きな影響を及ぼさなか
った。この分割方法には、本質的に次のような制約があ
り、またそのようＩＪ′ｒＣ渚えられていた。即ち、こ
の分割方法が、その時代の集積度の低いチップに対して
適用できるものであろということである。Ｖ　Ｌ　Ｓ　
Ｔが出現して、単一のシリコン・チップに１００００個
以に０論理ゲートを利用できろようになると、その問題
に対して異なる方法で対処しなけｈばｔＣらｔ、ｃ　＜
　１：ｘつだ。

Ｖ　Ｌ　Ｓ　Ｉ技術の能力を十分に発揮させるためには
、高レベルに構成して基本的なレベルで実施するよ　ハ
うな最適化が必要である。このためて、第６Ａ図及び第
６Ｂ図のフローチャートによって示されろカスコード論
理設計の方法が開発された。

フローチャートかられかるように、高レベルのモデル化
を容易にすることから、設計方法を開始している。この
設計方法は、現在では、高レベルのマシーンのモデルを
開発してシミュレートする手段となっているような、Ｂ
ＤＬＣ／　Ｓ（ＢａｓｉｃＤｅｓｉｇｎ　Ｌａｎｇｕａ
ｇｅ　Ｃｏｎｔｒｏｌ／Ｓｔｒ、ｕｃｔｕｒｅニー高レ
ベルでのハードウェアを記述してモデル化する言語）及
びＩ　Ｄ　Ｌ　（Ｉｎｔｅｒａｃｔｉｖｅ　Ｄｅｓｉｇ
ｎＬａｎｇｕａｇｅ一本質的にＢＤＬＣ／Ｓと同じ機能
を有する）と、適合する。高レベルてマシーンをモデル
化してシミュレートし、その上それを最適化するために
、高レベルの言語及びコンパイラを含むストラテジツク
な高レベルモデル化手段を使用する。これらの手段は全
て、本質的に、種々の能率で同じサービスを捉供する、
即ち、マシーン設計者が全体の問題を処理できるように
してくれる。これらの高レベルモデル化手段は全て、マ
シーンに関する種々の機能上の分割についての包括的な
記述により、カスコード論理設計の方法と適合する。

とれらの包括的な記述は、論理マツプ又は関数の真理表
の形をｊｃす。そのようなマツプ又は真理表は、基本的
な論理が結局エミュレートしなげればならないような関
数の条件に関す：”７）′；、完全セットを表わす。高
レベルモデル化手段によって、実際に、包括的ブよ論理
マツプの１七ットが設計システムに与えられろ。論理マ
ツプの各々は、マシーンのザブ機能即ち分割を表わｆ。

これらの包括的な論理マツプは、それらが１セツトの入
力変数の　□条件によって定まる１セツトの出力ベクト
ルを表わしているという点で、Ｐ　Ｌ　Ａ　（Ｐｒｏｇ
ｒａｍｍａｂｌｅＬｏｇｉｃ　Ａｒｒａｙ）の場合と類
似している。その設計システムでは、同期式の順次処理
するマシーンのように論理グループのセットが処理さり
、る。

即ち、各論理グループによって、他の論理グループ又は
マシーンのサブ機能と時空関係で、マシーンの指定した
サブ機能力飄実行される。

第７図には、論理グループによってマシーンの構成が示
しである。Ｌ　Ｓ　Ｓ　Ｄ　（Ｌｅｖｅｌ　Ｓｅｎｓｉ
ｔｉｖｅ５ｃａｎ　Ｄｅｓｉｇｎ）ラッチを各論理グル
ープの入力に伺加して、システムをクロックする機構を
与えている。各論理グループをクロックすると、その割
り当てら）ｔたタスクを完了して、次のクロック段階の
間にその出力を次の続く分割部分へ与えろ。マシーンの
他のレジスタ同様Ｔ、ＳＳＤラッチは、゛ブラック・ボ
ックス”′の論理素子として段別システムの中に組込ま
れろ。高レベルのモテル化手段によって、また、マシー
ンの記述とともに外からのある情報が与えられろ。即ち
、ドライバ／レシーバのタイプ、スイッチング・グルー
プ、丁１０の予めの割り当て及び゛マンーンパレベルの
目的関数である。目的関数によって、システム最適化の
パラメータ即ち遅延、電力及び領域についての相対的な
優先順位が設定さ牙１．る。高レベルの包括的な表をＤ
ＣＣＳカスコード論理木網に変えるとき、設計方法の最
初の段階の間に、全てのマシーン分割部分即ち論理グル
ープにこの目的関数を与えろ。

クロック動作する論理グループを表わす包括的ｔｃ論理
マツプを、ＤＣＣ８論理木網に分角了する。

この分解は、”Ｔｈｅ　Ｄｅｃｏｍｐｏｓｉｔｉｏｎ　
ａｎｄＦａｃｔｏｒｉｚａｔｉｏｎ　ｏｆ　Ｂｏｏｌｅ
ａｎＥｘｐｒｅｓｓｉｏｎｓ”　ｂｙ　Ｒ，に、Ｂｒａ
ｙｔｏｎ　ａｎｄＣｕｒｔ　ＭｃＭｕｌｌｅｎ、ＴＥＥ
Ｅ　ＴＳＣＡＳ　１９８２　（Ｉｎｓｔｉｔｕｔ、ｅ　
ｏｆ　Ｅｌｅｃｔｒｉｃａｌａｎｄ　Ｅ］ｅｃｔｒｏ、
ｎｉｃ　ＥｎｇｉｎｅｅｒｓＴｎｔｅｒｎａｔｉｏｎａ
ｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎＣｉｒｃｕｉｔｓ　ａｎ
ｄ　Ｓｙｓｔｅｍｓ）Ｋ示されている分解アルゴリズム
によって、行なわれる。このアルゴリズムは、１度にマ
シーンの１論理グループに作用するものである。このア
ルゴリズム（Ｃよりて、各論理グループの出力ベクトル
のプール式は吊手となり、カスコード論理木網で実施可
能な１ナツトの式拠分解される。このアルゴリズムは、
論理木の高さに敏感でたけ１ｌｌｔばならないし、ユー
ザに論理木についての所望最大高さを特定させ得ろもの
で゛ある。このアルコ゛リズムには、それ自身　１の内
部目的関数が存在し、最小数のデバイスを用いた最小数
の論理木による解を見出し得る。このアルゴリズムでは
、信号レベルの変換機構又はイい若しくは遅い信号の到
達は考慮さ牙１．ないが、各水内の種々のレベルの割り
当てが実行され、最小数のデバイスが達成できる。それ
故に、このアルゴリズムによって、部分的なカスコード
論理の解が与えられる。この解は、第適な論理網のＦＩ
ｔＫ到達するように、さらに巧みに処理できろものであ
る。

分解した結果を、設計の流れの中の最適化段階でさらに
巧みに処理￥る。設計のこの段階では、分解の結果は、
その段階で考慮したパラメータについて最適の解である
と仮定される。この仮定に基づいて、分解の結果を最小
限にもたらすことが、との設計段階の目的である。バイ
ポーラでの実施に対してこの段階で行なわれるタスクは
、必要な信号レベルの変換機構の含意によってＤＣＣ８
の記述を完成させることである。大きな信号負荷を見毬
して、Ｌ　Ｓ　Ｓ　Ｄラッチに対する各論理グループの
主要人力に、レジスタ・リソースφモジュールによって
エミッタ・フォロアを割り尚てる。このアルゴリズムの
内部目的関数は、電力消費するエミッタ・フォロア・レ
ベルの変換機構をできる限１５最小数で導入することで
ある。このアルゴリズムでは、論理グループのＬＳ　Ｓ
Ｄクラッチらの全主要人力変数は、何ら余分なエミッタ
・フォロア・コストなし尾、どのような信号レベルから
でも利用できると仮定する。これらの変換機構を考慮に
入れて、アルゴリズムにより、変換を必要とする主要人
力レベルの割り当てを最大にし、内部の木に関する変換
を最小にする。カスコード論理をＦＥＴで実施する利点
は、バイポーラ・トランジスタで実＃する際に必要な信
号レベル変換器を省略できるととである。カスコード電
流スイッチ（’ｃｃｓ）をバイポーラ・トランジスタで
実施すルト、出力をあるレベルかう他のレベルへレベル
変換しなげればならない。なぜなら、バイポーラ・トラ
ンジスタがベース・エミッタ間電圧Ｖｂｅ及びベース・
コレクタ間電圧Ｖｂｃｆ左右さｉするからである。ＦＥ
Ｔでの実施てはこれらの制約がないので、しきい値レベ
ルｖｔｈがデバイスのピンチ・オフ領賊での動作にほと
んど関与しないようにすれば、駆動論理レベルを簡単に
設定できる。

そして、接地電位に対して同じｖｃｃの論理レベル振幅
で、全てのカスコードされた°′ミ三マクロ゛′論理素
子を、駆動することができ、各関数出力で提供すること
ができる。

分解の結果から、最小数のデバイスを用いろ最適な論理
木てついての変数レベルの割り当てに関して、統計を補
正する。これらの統計は、各論理木網の変数について量
適のレベルを割り当てるために使用する。簡単にした例
は、変数八′である。

最適化している論理グループにおいては、その２５の発
生セグメントのうち２０てついて、変数゛Ａ′を信号レ
ベル゛４゛に割り当てろ。これは、次のことを示唆する
。即ち、分解から得る最適な木の解に最小の影響しか及
ぼさなし・ために、変数゛Ａ゛を信号レベル゛４゛にレ
ベル割り当てする目的関数が、示唆される。またアルゴ
リズムを用いて、次のようなことを試みる。即ち、変換
機構から配線経路指定に関する物理設計を向上させるた
めに、残りの５つの木において変数゛Ａ゛を信号レベル
゛４′にレベル割り当てすることを解決しようとするこ
とである。このアルゴリズムは、設計の流）主のうちの
物理設計の段階を予期しようと試みるものであり、また
、配ａに不利な影響を与えろような、単一の点源（ｐｏ
ｉｎｔ　５ｏｕｒｃｅ）、エミッタΦフォロアから複数
の信号経路指定を行うことに関するものである。このア
ルゴリズムにより、類似の方法で変数についての負荷（
ｌｏａｄ）を処理する。もし、特定の変数負荷が単一の
エミッタ・フォロアからの所定最大値を越えるなら、２
番目のものを解に導入する。アルゴリズムでは、このよ
うにして、負荷の要求に対して何ら余分ブＡコストをか
げずに、変数を２つの異なる単一レベルに割り当て、ま
た、再び物理設計の段階を予期するととも１で配線の影
響を最小にするように試みる。アルゴリズムでは、木に
ついての２つの異なるグループを、できる限り独立して
２つのエミッタ・フォロアＫ　Ｉｌ関係付けようと試み
ろ。ヒユーリスティック・サーチによって、各木におけ
る共通の即ち共有した変数の数について、木の独立性を
調べて、次のことを断定する。即ち、多くの変数を共有
している木はきわめて接近して設けられることになるが
、単一の変数のみを共通に有している木はそのようには
設けられなし・ことである。アルゴリズムでは、とのグ
ループ分げによって、点源を２つの異なる宛先へ向けて
配線の要求を緩和しようと試みる。

変換を達成するとともにエミッタ・フォロアのコストを
増大させないために、最適化についてのこのセグメント
で使用で訝る唯一の残っている手段は、インライン変換
である。これらの変換機構は、木の出力信号レベル自体
を変換するカスコード論理木の出力端子と一致するデバ
イスである。これらのデバイスは、木の高さ及び負荷（
ｌｏａｄｉｎｇ）のようなそれらに個有の技術的な規則
匠従う。これらの規則は、それらを適用する前にアルゴ
リズムによって吟味されるものである。設計の流れのう
ちのこのセグメントでは、マシン・レベルの問題に対し
て、最適なバイポーラ・カスコード論理の解が提供され
る。

設計の流れのこの時点では、ＦＥＴに関する解及びバイ
ポーラに関する解の両方とも、ユーザが特定したマシー
ンの目的関数に対して最適化されろような準備ができて
いる。ＦＥＴＫ関する分解の結果は、信号レベルの変換
機構が必要でないので、まだそのままになっている。単
一のＦＥＴの木におけるカスコード論理レベルは、全く
、同じ信号振幅で駆動さり、る。バイポーラに関する解
は、それが最小数のエミッタ・フォロア変換機構を反映
していて、元の分解の結果を最小にしているという点で
、最適と考えられる。マシーンの完全な包括的記述とと
もに、マシーンの目的関数を設計方法の中に取り入れろ
。この目的関数は、次のような形をなす。即ち、マシー
ンの動作速度についてのパラメータ、マシーンの電力消
失についてのパラメータ及び設計を実施するのに必要な
デバイスの数置ついてのパラメータを最適にするための
優先順位を決定するような数値による重み付けのセット
である。これらの数値による重み付けは、線形最適化モ
デルにおいて表わされた１セツトの同時式（ｓｉｍｕｌ
ｔａｎｅｏｕｓ　ｅｑｕａｔｉｏｎ）でば、定数として
与えられろ。変換機構導入後のバイポーラに関する分解
の解は、マシーンの目的関数によって指示さｈるさらに
パラメータを最適化するための基礎として、使用される
。それは、６つの最適化パラメータのうちデバイスの数
と単位電力とについて、最適の解を表わすものである。

しかし、それは、必ずしも主要な出力の最適ｆＩｃ遅延
を表わすものではない。最適化モデルは、論理グループ
の遅延パターンを一様にするために個々の論理グループ
の主要な出力を最適にする方法を決める際に使用する。

遅延アルゴリズムにより、その論理におけろ合本につい
ての最悪の場合の遅延が決まる。この最悪の場合の遅延
は、その技術に関する遅延式とその木における最悪の場
合のパスとに基づいている。

木における最悪の場合のパスとは、最大数のカスコード
・レベルで最大数の中間ノードが存在するパスである。

これらの最悪の場合の遅延は、論理グループにおける合
本について、リストにされる。

主要出力の論理木網は、次のようなアルゴリズムにより
グラフとして間合せる。即ち、各論理木網について最長
のパスの遅延？決定する経路指定アルゴリズムである。

このアルゴリズムでは、主要出力の遅延の計算におけろ
早い若しくは遅い信号の配列及びカスコード・レベルの
遅延依存が、検羽される。これらの遅延１・ま、論理グ
ループの主要出力（Ｃ関するパスの遅延として、リスト
にされろ。

このアルゴリズムでは、主要出力を最長遅延とみなして
、さらに正当な論理条件な反映するためにその論理木の
論理木網を間合せろ。この正当な論理条件とは、全ての
可能なプール変数の組合せのサブセットである。このプ
ール変数の組合せは、定まった論理木網で論理的な矛盾
なしに実際１・ｃ発生し得ろものである。とｈらば、単
一の変数条件を真又は偽のいずれかに決定するような、
同時に発生し得る論理条件である。この有効となった遅
延は、もはや、主要出力の遅延として掃供され、　１そ
してそれがまだ最長パスの遅延であるかどうかを決める
ために、残っている論理グループの主要出力遅延と比較
される。もしそれがそれでもやはり最長パスであるなら
、論理グループの間合は完了し、その遅延を最長パスの
遅延とみなす。もし他の主要出力が所期の遅延をもはや
越えることを発見したなら、その他の主要出力について
正当な論理条件の問合せを行ない、最長パスの遅延が発
見されるまで、その処理を続行する。この順序を、第８
図に正当な主要出力の最長パスを発見することによって
示しである。第８図の表記は、上側が最悪の場合の遅延
で下側が正当な場合の遅延である。それをまとめて表に
すると次のよう、になろ。

即ち、 パス　遅延　正当な遅延 ＡＢＤＥ　１２　・・・・〉９・・ ＡＤＥ　１０　〈・・・・・・・・・・・・・ＡＣＥ　
８ 論理グループは、設計の流れのこの時点において、デバ
イス及び単位電力についての計算並びに主要出力の遅延
分布に関して、全く特徴づけられている。ある特定の基
準によって分布の境界な定めながら主要出力の遅延を一
様な分布にすることが、この時点での目的である。コス
トに関する最適化モデルによって指示さ牙１．ろように
、変数のレベル割り当て及び論理木における電力設定に
よって、この−株化の基準に合うように最長パスの遅延
を変更する。初期目的関数と比較して変更を要するパラ
メータの関連コストに従い、マシーンの目的関数によっ
てこのインタラクティブ変更は、変えられることになる
。この段階の終了によって、高レベルのマシーン・モデ
ルをエミュレー）ｆる最適にされた基本レベルの設計が
表わされ、ユーザが検討する点までさらに処理を施′１
−準備か整っている。

第７図に示したようなマシーン・ダイヤグラムは、種々
の論理グループの最長パスについての遅延で更新される
し、クロック発生の問合せを受ける。このアルゴリズム
によって、時空関係の論理グループをクロックできる最
も速い速度が決まる。

このアルゴリズムによって、次のようなことについてク
ロックの仕様が決まる。即ち、クロック速度、クロック
の位相数及び論理と位相との関係（Ｃついてである。ク
ロックの速度及び位相の要件を決定すると、アルゴリズ
ムてよって、クロック発生器の゛ブラック・ボックス゛
（本質的にＬＳＳＤクロック・リング）の定義か終了し
、基本的な論理にクロック発生の論理が側角されろ。種
々の°“ブラック・ボックス”要素を含む、マシーンの
完全な基本的論理の拡張が、論理記述言語でエンコード
化される。設計のこのレベルは、基本的論理の妥当性検
査に対する基礎となり、また物理設計を実現するための
さらに処理となる。

論理の検証は、基本的レベルの設計を高レベルの包括的
論理マツプに対して検査することにより、行なう。検証
の第１段階１１ま、論理グループのマシーン・ダイヤグ
ラムと高レベル・モデルのマシーン構造との間に位置す
る。この検証は、種々の包括的論理マツプ要素によって
、高レベル・モデルのマシーン構造から論理グループの
マシーン・ダイヤグラムを構成することによって、行な
う。アルゴリズムによって、各論理グループはそれの高
レベルの包括的論理マツプに相当するものに関係例けら
れ、両方のマシーン・ダイヤグラムが同じ構成を表わす
ことが決定さり、る。検証の次の段階は、高レベルの包
括的論理マツプが基本的レベルについて完全にマツプさ
れていることを保証することである。こｈは、各論理グ
ループの主要出力について出力のプール式を明確にして
、そ）ｔを包括的な論理マツプの出力ベクトルと比較す
ることにより、行なう。このプール式は、出力ベクトル
・をエミュレ−１・するように設計されている。第９図
及び次の表Ｈに、この論理グループの主要出力を包括的
な論理マツプの出力ベクトルと比較することを、示す。

表Ｈには、入力と出力との関係を示す。即ち、 汽 表■ 入力　出力 Ａ　Ｂ　ＣＦＯＦＩ　Ｆ２　Ｑ：ＡＢＣ＋ＡＢ、Ｃ−１
−ＡＢＣｏｏ、、０１２１０ ＤＯｌ　１１０　１ ０１０　１１０　１ ０１１　００１　［］ １００　１００　０ １０１　００１　０ １１０　００１　０ １　１　１０２０　１ 第９図かられかるように、アルゴリズムによって、主要
出力の式に寄与する合本についての出力プール式が明確
にされて、ｉ終曲な式が導出されなげればならない。こ
のアルゴリズムによって、各論理グループは、その包括
的な論理マツプに相当するものに関係づけられて、包括
的な論理マツプの出力ベクトルと論理グループの主要出
力との間の連関がさらに解明されなげればならない。第
９図及び表ＩＮＫ示した例は、論理グループの主要出力
゛Ｑ“の明確化及びそれと包括的ｉｃ論理マツプの出力
ベクトル゛Ｆ１’との比較に関する。論理の検証のこの
段階の結果、基本的な論理がわかって、模擬高レベル・
モデルを正確に反映することになる。最適化段階の拡張
時間分析と結びついたこの検証は、基本的なレベルの設
計を構成する。この設計をユーザが検剃したり受諾１−
ろ際の物理設計にゆだねろことができろ。

物理設計の段階は、Ｂ　Ｄ　Ｌ　Ｓ　（Ｂａ２．５ｌＣ
Ｄｅｓ・ｉｇｎＬａｎｇｕａｇｅ　５ｔｒｕｃｔｕｒｅ
−論理ブロックを相互接続する言語）のマスク・ファイ
ルから開始する。このＢＤＬＳマスク・ファイルは、検
証した基本的な論理の符号化された記述から得られろ。

これと同じＢＤＬＳマスタ・ファイルは、またＬＳＳＤ
ルール及び設計の流れのうちのＴＰＧ（Ｔｅｓｔ　Ｐａ
ｔｔｅｒｎ　Ｇｅｎｅｒａｔｉｏｎ）段階において使用
されろ。このためて、それは、定義済みのマクロ要素の
形をなすＬＳ　ＳＤラッチを表わす。

これらのマクロ要素は、物理設計の配置段階に進む前Ｉ
Ｃ１そｈらについてのマイクロブロックのレベルに拡張
されなげればならない。この拡張されたＢ　Ｄ　Ｌ　Ｓ
もまた、最終設計に関する物理検査から論理監査までに
おいて、使用される。設計の流りの配置段階とインター
フェイスするために、拡張されたＢ　Ｄ　Ｌ　Ｓば、論
理のマスク・ファイル（Ｍ　Ｌ　Ｌ　）に変形されろ。

配置は、階層方法に基づいている。この階層方法によっ
て、カスコード論理のマイクロブロック、差動対のデバ
イス、負荷デバイス、電流シンク・デバイス等に対する
マシン・レベルの配置問題が、解決される。配置のタス
クは、５ｃｉｅｎｃｅ　トイ５雑誌ｔｃ　１９８３年６
月に掲載されたＳ、　Ｋｉｒｋｐａｔｒｉｃｋ。

Ｃ，Ｄ、　Ｇｅ１ａｔｔ、　Ｊｒ、及びＮ、Ｐ、　Ｖｅ
ｃｃｈｉ　著の”Ｏｐｔｉｍｉｚａｔｉｏｎ　ｂｙ　Ｓ
ｉｍｕｌａｔｅｄＡｎｎｅａｌｉｎｇ’”　と題する論
文に示されたルーチンで、行なわ：ｌする。概念的に、
配置につ℃・てのアルゴリズムでは、Ｍ　Ｌ　Ｌファイ
ルてよって示されろカスコード論理のマイクロブロック
について最適な物理的配置を見出そうと試みる。これに
よって、次のような配置が得られる。即ち、次の配線の
問題を最小にするよ５に、各マイクロブロックの位置が
最適化されｔこものである。カスコード論理木１・よ、
もはや、配線段階に影響を及ぼすような要素の制約を受
けることはない。第１０Ａ図乃至第１０Ｃ図に示されて
いるように、論理グループのマシーン・ダイヤグラムか
ら擬似木の段階を経て実際のカスコード論理マイクロブ
ロックまでの配置が、階層的て導き出される。配置のア
ルゴリズムは、モンテカルロ・アルゴリズムであり、そ
れ故に、その能率を向上させろ点から、目的の数を低減
して配置をシードすることにより、太きな利点を生じる
ものである。とのシードの最初の段階は、マシーン・ダ
イヤグラムにおけろ各論理グループについての相対的配
置を解決することに基づいている（第１０Ａ図のＬＧｌ
乃至ＬＧ９参照）。第１０Ａ図乃至第１０Ｃ図は、次の
ような構成をなすマイクロブロックの最終的な配置に対
　）する階層的なアプローチを表わす。即ち、差動カス
コード電流スイッチ技術の適用を裏側げる、マスタ・ス
ライス概念を全くチップ・レベルで物理的に機能させ使
用する構成である。第１０Ａ図には、マシーンの幾つか
の論理グループＬＧ１乃至ＬＧ９が示しである。これら
の論理グループは、完全なマスク・スライス論理アレイ
乙に対して配置される。

各論理グループは、それが含む木の数及びマイクロブロ
ックの数によって、それの基本的な論理の要求に寸法的
に関係付けられる。チップ・イメージは、論理グループ
の構成要素要求領域又は第１０Ａ図のＢＡｌ乃至ＢＡ４
のようなはっきりしない領域のいずれかに、決定される
。このような配置によって、この段階でば１００よりも
少ない目的が処理されなければならないし、また、比較
的速（配置の決定ができろ。配置のこの段階の次は、木
の配置を決める段階である。本質的に、論理グループの
擬似境界を、カスコード木の擬似境界で置換する。カス
コード木のセット（第７０Ａ図のＴＳ’ｌ乃至ＴＳ９参
照）を、複数のカスコード木（第１０Ｂ図のＴＳ２−Ｔ
１、ＴＳ２−Ｔ２等参照）に分解する。さて、配置のア
ルゴリズムでは、論理グループを構成するこ、ｈらのカ
スコード木の配置を決定しようと試みろ。木の配置は、
論理グループの配置段階の間ｒｃ、次のように相対的に
決定されている。即ち、ある境界を施したスペース内に
おいては、全イメージの分解能はどは良くない分解能を
さらに生じることになるようにである。配置のこの段階
は、また、アルゴリズムが１５００よりも少ない目的（
に関係している点で、比較的速く行なわれる。最終的な
配置段階によって、カスコード木の擬似境界が除去され
、アルゴリズムで木のマイクロブロック要素についての
最終的な配置が決定できろようになる。

複数のカスコード木（第１０Ｂ図のＴＳ２−ＴＩ、ＴＳ
２〜Ｔ２等参照）は、マイクロブロックのレベル（第１
０Ｃ図のＴＳ２−Ｔ２／ＭＢ１、ＴＳ２−Ｔ２／ＭＢ２
等参照）まで、さらに分解されろ。この段階では、再び
、境界を施した比較的小さなスペース内でマイクロブロ
ックの配置覆が決定される力瓢より多（の目的を処理す
るアルゴリズムが必要である。明らかに、これは、最も
時間のかかる配置段階であるが、配線についてのアルゴ
リズムを適用する最終的なマイクロブロックの配置を生
じる。

このマイクロブロックの配置を配線するのに使用される
、配線についてのアルゴリズムは、改良したＬｅｅアル
ゴリズムである。Ｌｅｅアルゴリズムは、＋Ａｎ　ａｌ
ｇｏｒｉｔｈｍ　ｆｏｒ　ＰａｔｈＣｏｎｎｅｃｔｉｏ
ｎｓ　ａｎｄ　Ｔｔｓ　Ａｐｐｌｉｃａｔｉｏｎｓ。

Ｉ　ＲＥ　Ｔｒａｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎｉｃｓ
Ｃｏｍｐｕｔｅｒｓ、　Ｓｅｐｔｅｍｂｅｒ　１９６上
　ＰＰ。

３４６−３６５に示されている。また、”ＴｈｅＩｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ　Ｐｒｏｂｌｅｍ　−ＡＴｕ
ｔｏｒｉａｌ”　ｂｙ　Ｄａｖｉｄ　Ｗ、　Ｈｉｇｈｔ
ｏｗｅｒｏｆ、：Ｂｅ１ｌ　Ｔｅ１ｅｐｈｏｎｅ　Ｌａ
ｂｏｒａｔｏｒｉｅｓ。

Ｉｎｃ、ｐｕｂｌｉｓｈｅｄ　ｉｎ　Ｐｒｏｃｅｅｄｉ
ｎｇｓ。

１０ｔｈ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ”Ｗｏ
ｒｋｓｈｏｐ。

Ｊｕｎｅ　１９７３を参照されたい。このアルゴリズム
は、’　ｒｉｐ−ｕｐ／ｌａｙ−ｄｏｗｎ　’能力を有
するｍａｇｅ　ｒｕｎｎｅｒアルコ゛リズムである。’
　ｒｉｐ−ｕｐ／Ｉａｙ−ｄｏｗｎ　’能力は、ブロッ
キング・ネットワークを識別し、そのネットワークを除
去し、前に失敗したネットワークを配線し、それから、
変えろためだ取り除かれた元のネットワークを再び配線
することから成る。このアルゴリズムでは、新しく相互
接続した配線についてのチャンネル・オーナーシップを
割り当てることにより、’ｒｉｐ−ｕｐ／ｌａｙ−ｄｏ
ｗｎ　’　ループを避けろ準備ｆＫ−ｔろ。

マイクロブロックの配置を配線する間に、アルゴリズム
により配線の要求が高い領域では、次のことが見出され
ろ可能性がある。即ち、アルゴリズムてより配線の経路
指定が試みられているＬＳＴ（Ｌｏｇｉｃ　５ｅｒｖｉ
ｃｅ　Ｔｅｒｍｉｎａｌ）が、’　ｏｗｎｅｄ　’　チ
ャンネルによって完全にブロックされろことである。こ
のような場合だ失敗したネットが構成される。この時点
で、配線についてのプログラムによって実行が停止され
、配置のアルゴリズムが呼び戻される。配置のアルゴリ
ズムによって、チップ・イメージは、境界を有する矩形
　１に区分けされ、失敗したネットについての最小スパ
ニング樹（ｍｉｎｉｍｕｍ　ｓｐａｎｎｉｎｇ　ｔｒｅ
ｅ）のパスにおけろ領域を識別する試みが、なされる。

次に、配置のアルゴリズムによって、最小スパニング樹
のパスにおけろ領域内でマイクロブロックを再区分する
ことが、行なわれる。この再区分は、特定の″（ａｎｎ
ｅａｌｉｎｇ　５ｃｈｅｄｕｌｅ　’に対して予定され
、その終りまで続行される。このアルゴリズムは、チッ
プ・イメージ及びとの段階での領域の境界を刻むもので
あり、このアルゴリズムによって、これらの境界にわた
る元の配線要求が改良され、失敗したネットを生じる混
雑（ｃｏｎｇｅｓｔｉｏｎ）を克服することになる。再
区分か終了すると、この新しい配置が配線についてのプ
ログラムに与えられる。この配線についてのプログラム
によって配線が続けられるが、とのプログラムには、再
区分により影響を受けたネットを再び配線することを含
む。この処理は、失敗した全てのネットか克服されてし
まうまで続けられ、配置は完全に配線される。それから
、設計を次のことについて監査する。即ち、物理設計と
論理設計とが対応しているかについて、技術的な基本原
則に違反していないかてついて及びそれがＴＰＧファイ
ルと対応しているかについてである。これらの監査の結
果、設計を製造の方へ提出することができる。

ユーザの見通しによるマシーンの設計の流れは、マシー
ンを高レベルで満足なものにモデル化してシミュレート
することであった。マシーンの設計は、それからカスコ
ード論理の変形に移される。

ユーザは、基本的なレベルの論理をバイポーラ及びＦＥ
Ｔで実施することを検討し、技術の選択を行ない、設計
をさらに最適にするか又はそれを物理設計に移す。この
手順もついに、所望のハードウェアの設計についてソフ
トウェアを記述することになり、それは、実際の物理的
な製造に対する入力として働く。

このような設計方法によって、マシーンの設計者が目的
の製品を全体的に制（財）することが可能な設計の場合
が、表わされている。さらに、このような設計方法によ
って、最適なマシーンの設計を実際に決定する新しい機
会を役割者に与えるような範囲にまで、マシーンの開発
ザイクルがさらに低減されろ。

前述の設削概念及びカスコード論理技術を利用するよう
に設計されたマスク・スライスを、第１１図に形式的に
示す。マスク・スライス１には、２つの汎用領域、即ち
入出力周辺領域２とＤＣＣ８論理、ＦＣＣ８論理又はＤ
ＣＶＳ論理のデバイス配列領域（３・とがある。このデ
バイス配列領域は、バイポーラ・ｌ・ランジスタ又はＦ
ＥＴ等の能動デバイス及び電流源の受動デバイスのブリ
ックウオール・セットで・ある。これらのデバイスは、
電力バス５によって境界例げられたデバイス部分６中に
、配置される。点線で囲んだ部分４は、デバイス配列領
域におけるデバイス部分である。この部分４の一部を、
第１２図に示す。デバイス部分の構造の中には、ｖｃｃ
又はｖＤＤの電力部分５ａと接地電位の電力部分及びｖ
ｃ８の電力部分の５ｂとが含ま−）ｔろ。デバイス部分
は、次のように特徴付けることができる。即ち、電流源
の能動デバイス６５が行をなして提供され、電力バス５
ｂに最も近づけて配置される。これらのデバイスに続い
最小の間隔に設けたデバイス配列は、電流源の行の上に
列方向に５行配置した論理デバイス６６から成る。これ
らの論理デバイスに続いて、出力抵抗体ろ７が電力部分
５ａに近接して設けられる。

第１２図には、デバイスを相互接続する配線チャンネル
、即し縦方向のチャンネル３８と横方向のチャンネル３
９とが示さり、ている。これらのチャンネルは、デバイ
ス配列の能動デバイスと受動デバイスとを相互接続して
論理機能を達成するために、使用される。物理設計は、
この汎用化された論理デバイス配列領域に対して、ＤＣ
Ｃ３，ＦＣＣ８又はＤＣＶＳの基本的なマイクロブロッ
クを配置して相互接続することにより、達成される。

このようなマイクロブロックの１例を、第１６図に参照
番号４５で示しである。マイクロブロック４５ば、縦方
向６８及び横方向３９の利用できる配線チャンネルとと
もに示されている。これらの　１配線チヤンネルは、他
のそのようなマイクロブロックと相互接続するのに使用
され、論理製品の物理的な相互接続を完成させることに
なる。第７３図のマイクロブロック４５には、その構成
デバイスのパーソナリゼーションに必要な、実際のマス
クレベルの接点開口を表わす１セツトの矩形形状が、示
されている。

マイクロブロックを物理的なイメージに適用する例が、
さらに第１４Ａ図及び第１４Ｂ図に示しである。第１４
Ａ図には、参照番号３７で表わしたマスク・スライスの
基本・イ］メージに受動デバイスのマイクロブロック３
７ａを適用したととが示しである。基本イメージ３７の
一部にデバイスのマイクロブロック３７ａが設けられて
おり、垂直方向のデバイス構造を完成している。もはや
、このデバイスを論理ネットワークの他のデバイスと相
１ｉ接続するため（Ｃ必要な接点開口が、形成されてい
る。第１４Ａ図には、また、参照番号ろ６で表わしたマ
スク・スライスの基本イメージに論理のマイクロブロッ
ク４５を適用したことが、示しである。第１４Ｂ図には
、論理マイクロブロック４５の適用の他に、参照番号３
５で表わしたマスク・スライスの基本イメージに電流源
のマイクロブロック３５ａを適用したことが、示しであ
る。最も細分化したマイクロブロックのレベルでカス＝
＋−ド論理を利用した、このマスク・スライス設計の概
念を、第１５図に示しである。第１５図には、４ビツト
のリップルキャリ加算器５０が示しである。この加算器
５０は、マイクロブロックのレベルで論理的に記述され
ているものである。とのマイクロブロックの記述は、各
マイクロブロックについての適切な配置を確かめるため
に用いられる。

この適切な配置によって、各マイクロブロックが回路の
解（（ついての他の種々のマイクロブロックに及ぼす影
響及び他のマイクロブロックがそのマイクロブロックに
及ぼす影響を重み付けることになる。その考えは、解を
構成するマイクロブロツいて りの全てにつ４ｉの相互関係に基づいて必要となる、デ
バイス間の配線の自由通路を導出することである。

マスク・スライスの使用により、論理機能に必要な各マ
イクロブロックの個別的な配置を、即時的且つ全体的に
とらえて最適に導出することができる。第１５図は、カ
スコード電流スイッチ木５１及び５２に関してこの設計
の融通性を示している。カスコード電流スイッチ木５１
は、論理機能に関してはカスコード電流スイッチ木５２
と同じである。しかしながら、これらの木の要因り・ら
導かれる物理設計は、全く異フヨっているし、例えば合
本を即時的にとらえて考察するためにその設計を考慮す
るとともある。これは、次のことを例証している。即ち
、各マイクロブロックと他の全てのマイクロブロックと
の全体的な関係及び特定の関係を考慮に入れて、各マイ
クロブロックについての最適な配置を行なうのにマスク
・スライスか適用できることである。

【図面の簡単な説明】

第１Ａ図は、バイポーラ・ｌ・ランジスタのマスク・ス
ライスを製造する工程図、第１Ｂ図は、ＦＥＴのマスク
・スライスを製造する工程図、第２図は、マスク・スラ
イスを目的の製品にバーツナライズする工程図、第３図
は、６レベルの差動カスコード電流スイッチ論理木を示
す図、第４Ａ図は、ＣＭＯ３ＦＥＴ技術によろ６レベル
のカスコード論理木の例２示す図、第４Ｂ図は、ＮＭＯ
８ＦＥＴ技術による６レベルのカスコー１”　論Ｗ、木
の例を示す図、第５Ａ図及び第５Ｂ図は、第３図、第４
Ａ図及び第４Ｂ図のカスコード論理木を示す図、第６Ａ
図及び第６Ｂ図は、カスコード論理段別の方法を表わす
フローチャート、第７図は、論理グループで構成したデ
ジタル・マシーンの論理回路図、第８図は、論理グルー
プにおける最長パスの決定を示す図、第９図は、論理グ
ループの主要出力と包括的な論理マツプの出力ベクトル
との比較を示す図、第１０Ａ図乃至第１０Ｃ図は、非常
に高いマシン・レベルから開始して中間の段階を経てマ
イクロブロックの配置に至る階層的配置アプローチを示
す図、第１１図は、マスク・スライスを示す図、第１２
図は、マスク・スライスの１部分をデバイス・レベルで
示す図、第１３図　１は、マスク・スライスのマイクロ
ブロック及び配線チャンネルを示す図、第１４Ａ図及び
第１４Ｂ図は、マイクロブロックの物准的なイメージへ
の適用例を示す図、第１５図は、４ビツトのリップルキ
ャリ加算器を形成するように配置及び相互接続されたマ
イクロブロックの例を示す図である。 １・・・・マスク・スライス、２・・・・入出力周辺領
域、３・・・・デバイス配列領域、３６・・・・論理デ
バラ イスのブリック・マオール。 出願人インターナショナル・ビジネス・マンーノズ・コ
ーポレーション代理人　弁理士　岡　１）　次　生 （外１名） ｌ１’Ｂ図 第３図 ＮＤ ０１　１１　１００゜ 電 第６ＡＩ７１ 第６１’ｓ　＋’又 ５ 第１８図 ｍローーー］「−−一−］ 第１頁の続き 優先権主張　＠１９８３年６月２７日■米国（ＵＳ１沖
５０８４５１ 偕゛・１９８３年６月２７Ｂ（沖米国（ＵＳ、庭”５０
８４４０ 沈発　明　者　ナンド−・ギオルジイ・トーーーアメリ
カ合衆国フロリダ州ボン ・ラドン・ノースウェスト・Ｈ カント・コート４６８６番地

Claims (2)

【特許請求の範囲】
1. （１）複数のサイズ一様な四角形のトランジスタ・デバ
   イス力瓢デバイス配列領域の所定区域において、規則正
   しく密集して配置され、一方向、に長（伸びた帯状をな
   している、マスタスライス。
2. （２）前記所定区域が、前記デバイス配列領域の電力供
   給区域の間に位置している、特許請求の範囲第（１）項
   記載のマスタスライス。