JPS59149032A - Ｌｓｉ機能ブロツク - Google Patents
Ｌｓｉ機能ブロツクInfo
- Publication number
- JPS59149032A JPS59149032A JP2269983A JP2269983A JPS59149032A JP S59149032 A JPS59149032 A JP S59149032A JP 2269983 A JP2269983 A JP 2269983A JP 2269983 A JP2269983 A JP 2269983A JP S59149032 A JPS59149032 A JP S59149032A
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- JP
- Japan
- Prior art keywords
- wiring
- terminal
- block
- lead
- terminals
- Prior art date
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- Pending
Links
- 239000002184 metal Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野と背景技術〕
本発明は、ＬＳＩを構成する機能ブロックに関し、特に
、端子の引出し方式に改良を加えたＬＳＩ機能ブロック
に関する。
、端子の引出し方式に改良を加えたＬＳＩ機能ブロック
に関する。
ＬＳＩ（高集積回路）を構成する機能ブロック（以下、
単にブロックと称す。）２０は、第１図に示す如く、ト
ランジスタ１１と抵抗１２等を互いに電気的に隔離ｌ〜
た構成のセル１を、ｋ行、を列（１≦に、１≦ｔ）に並
べた矩形形状としてあり、更に、各セル１のトランジス
タ１１と抵抗１２の間に、相互接続用の金属化配線を施
すことにより機能的に動作するようにしである。
単にブロックと称す。）２０は、第１図に示す如く、ト
ランジスタ１１と抵抗１２等を互いに電気的に隔離ｌ〜
た構成のセル１を、ｋ行、を列（１≦に、１≦ｔ）に並
べた矩形形状としてあり、更に、各セル１のトランジス
タ１１と抵抗１２の間に、相互接続用の金属化配線を施
すことにより機能的に動作するようにしである。
一方、従来、この種のブロックは、内部領域をそのブロ
ックの機能を実現するために必要とされるトランジスタ
、抵抗等の間の配線に使用するため、ブロック間の配線
時には、そのブロック領域を配線禁止領域として扱う必
要があった。又、ブロック間の配線は、最小配線間隔を
１格子とする配線格子上に設置される必、要があったの
で、ブロックの端子は、ブロックの周囲で、月つ配線格
子上の固定の位置に設定されねばならなかった。更に、
回路特性の制約により、端子位置はできるだけトランジ
スタ、抵抗等に近接するように設定されるため、部分的
に端子位置が近接し、密度が高くなる箇所が生じていた
。
ックの機能を実現するために必要とされるトランジスタ
、抵抗等の間の配線に使用するため、ブロック間の配線
時には、そのブロック領域を配線禁止領域として扱う必
要があった。又、ブロック間の配線は、最小配線間隔を
１格子とする配線格子上に設置される必、要があったの
で、ブロックの端子は、ブロックの周囲で、月つ配線格
子上の固定の位置に設定されねばならなかった。更に、
回路特性の制約により、端子位置はできるだけトランジ
スタ、抵抗等に近接するように設定されるため、部分的
に端子位置が近接し、密度が高くなる箇所が生じていた
。
第２図は、従来のブロック端子からの配線図であシ、配
線はＸ方向を第１層、Ｙ方向を第２層とし、この二層を
用いて行なわれ、これら層間はスルーホール２４によっ
て接続されている。ブロック２０の端子２１，２２．２
３からの配線は、各々スルーホール２４を用いて第１層
配線２８と第２層配線２７によって行なわれている。そ
して、各端子２１，２２．２３及びスルーホール２４は
、すべて配線格子２９上に設けられている。そして、こ
の場合、配線領域内３ｏの必要格子列数は三本となる。
線はＸ方向を第１層、Ｙ方向を第２層とし、この二層を
用いて行なわれ、これら層間はスルーホール２４によっ
て接続されている。ブロック２０の端子２１，２２．２
３からの配線は、各々スルーホール２４を用いて第１層
配線２８と第２層配線２７によって行なわれている。そ
して、各端子２１，２２．２３及びスルーホール２４は
、すべて配線格子２９上に設けられている。そして、こ
の場合、配線領域内３ｏの必要格子列数は三本となる。
このように、従来のブロックにおける配線は、ブロック
周辺上の端子密度の高い部分において、ブロック外部の
配線領域で配線格子列数が多数必要になり、ＬＳＩ面積
の増大をもたらしたシ、あるいは、配線を不可能にする
という欠点を有していた。
周辺上の端子密度の高い部分において、ブロック外部の
配線領域で配線格子列数が多数必要になり、ＬＳＩ面積
の増大をもたらしたシ、あるいは、配線を不可能にする
という欠点を有していた。
本発明は上記の欠点Ｋｇみてなされたもので、互いに電
気的に隔離されたトランジスタ、抵抗等から成るセルを
に行、を列（１くに、１くｔ）に配置し、その間に金属
化配線を施したＬＳＩ機能ブロックにおいて、その一部
又は全部の端子の各々に、一本以上の引き出し線を設け
、物理的な接続関係を考慮して、そのうちの一つを選択
することによって、端子からの配線の引き出しを容易に
し、ＬＳＩ面積の増大を防ぐＬＳＩ機能ブロックの提供
を目的とする。
気的に隔離されたトランジスタ、抵抗等から成るセルを
に行、を列（１くに、１くｔ）に配置し、その間に金属
化配線を施したＬＳＩ機能ブロックにおいて、その一部
又は全部の端子の各々に、一本以上の引き出し線を設け
、物理的な接続関係を考慮して、そのうちの一つを選択
することによって、端子からの配線の引き出しを容易に
し、ＬＳＩ面積の増大を防ぐＬＳＩ機能ブロックの提供
を目的とする。
第３図は、本発明のＬＳＩ機能ブロックにおける一実施
例であり、ブロック２ｏの端子２１は、予め引き出し線
３２によって仮想端子３１まで配線が引き出されている
。従って、配線は、端子２２．２３、仮想端子３１と通
じる各々のスルーホール２４を用いて、第２層配線２７
及び第１層配線２８に行なわれる。各端子２１，２２．
２３とスルーホール２４及び配線は、第２図の場合と同
様、全て配線格子２９上にある。この場合、引き出し線
３２を設けることにょシ、端子２１゜２２ 、２３・の
集中を緩和し、配線領域内３ｏの必要格子列数も二本に
減少させることができる。
例であり、ブロック２ｏの端子２１は、予め引き出し線
３２によって仮想端子３１まで配線が引き出されている
。従って、配線は、端子２２．２３、仮想端子３１と通
じる各々のスルーホール２４を用いて、第２層配線２７
及び第１層配線２８に行なわれる。各端子２１，２２．
２３とスルーホール２４及び配線は、第２図の場合と同
様、全て配線格子２９上にある。この場合、引き出し線
３２を設けることにょシ、端子２１゜２２ 、２３・の
集中を緩和し、配線領域内３ｏの必要格子列数も二本に
減少させることができる。
竿４図は、本発明のブロックにおけるブロック端子の引
き出し線の、他の実施例を示す。この実施例においては
、端子２１からの引き出し線が予め二組３２．３４設け
られてシシ、各々仮想端子３１．３３を持っている。配
線は、端子２１の接続先の物理的位置（本例では右方向
との接続）を考慮して、二組用意された引き出し線のう
ち、最適の一組（引き出し線３２．仮想端子３１）を選
択する。もちろん、端子２１からの接続がない場合には
、いずれの引き出し線も選択されない。
き出し線の、他の実施例を示す。この実施例においては
、端子２１からの引き出し線が予め二組３２．３４設け
られてシシ、各々仮想端子３１．３３を持っている。配
線は、端子２１の接続先の物理的位置（本例では右方向
との接続）を考慮して、二組用意された引き出し線のう
ち、最適の一組（引き出し線３２．仮想端子３１）を選
択する。もちろん、端子２１からの接続がない場合には
、いずれの引き出し線も選択されない。
上記においては、本発明の良好な実施例の一例について
説明したが、本発明は上記の実施例にのみ限定されるも
のではなく、種々の変形が可能である。すなわち、例え
ば、二組以上の引き出し線に対して同一仮想端子を用い
たり、一本の引き出し線上に二個以上の仮想端子を設け
、その中の最適な仮想端子を選択するということも可能
である。
説明したが、本発明は上記の実施例にのみ限定されるも
のではなく、種々の変形が可能である。すなわち、例え
ば、二組以上の引き出し線に対して同一仮想端子を用い
たり、一本の引き出し線上に二個以上の仮想端子を設け
、その中の最適な仮想端子を選択するということも可能
である。
以上の如く本発明によれば、ブロックの一部又は全部の
端子に、一本以上の引き出し線を設け、且つその仮想端
子を設けた構成としであるので、物理的な接続関係を考
慮しつつ、そのうちの一つを選択することによシ、ブロ
ック端子からの配線の引き出しを容易にすると共に、Ｌ
ＳＩ面積の増大を防止できるといった効果を有する。
端子に、一本以上の引き出し線を設け、且つその仮想端
子を設けた構成としであるので、物理的な接続関係を考
慮しつつ、そのうちの一つを選択することによシ、ブロ
ック端子からの配線の引き出しを容易にすると共に、Ｌ
ＳＩ面積の増大を防止できるといった効果を有する。
第１図はＬＳＩ機能ブロックを構成するセルの詳細図、
第２図は従来のＬＳＩ機能ブロックの端子図及び配線図
、第３図は本発明一実施例のＬＳＩ機能ブロックの端子
図及び配線図、第４図は他の実施例のＬＳＩ機能ブロッ
クの端子図及び配線図を示す。 ２０・・・ブロック ２１，２２．２３・−・ブロッ
ク端子２４・・・スルーホール ２７・・・第２
層配ｍ２８・・・第１層配線 ２９・・・配線格
子３０・・・配線領域 ３１．３３・・・仮想
端子３２．３４・・・引き出し線 出願人 日本電気株式会社
第２図は従来のＬＳＩ機能ブロックの端子図及び配線図
、第３図は本発明一実施例のＬＳＩ機能ブロックの端子
図及び配線図、第４図は他の実施例のＬＳＩ機能ブロッ
クの端子図及び配線図を示す。 ２０・・・ブロック ２１，２２．２３・−・ブロッ
ク端子２４・・・スルーホール ２７・・・第２
層配ｍ２８・・・第１層配線 ２９・・・配線格
子３０・・・配線領域 ３１．３３・・・仮想
端子３２．３４・・・引き出し線 出願人 日本電気株式会社
Claims (1)
- 互いに電気的に隔離されたトランジスタ、抵抗等から成
るセルをに行、を列（１＜ｋ、１くｔ）に配置し、その
間に金属化配線を施したＬＳＩ機能ブロックにおいて、
その一部又は全部の端子に、各々一本以上の引き出し線
を設けたことを特徴とするＬＳＩ機能ブロック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269983A JPS59149032A (ja) | 1983-02-16 | 1983-02-16 | Ｌｓｉ機能ブロツク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269983A JPS59149032A (ja) | 1983-02-16 | 1983-02-16 | Ｌｓｉ機能ブロツク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149032A true JPS59149032A (ja) | 1984-08-25 |
Family
ID=12090110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269983A Pending JPS59149032A (ja) | 1983-02-16 | 1983-02-16 | Ｌｓｉ機能ブロツク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149032A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153547A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体装置の配置方法 |
| US6360354B1 (en) | 1997-11-04 | 2002-03-19 | Nec Corporation | Automatic arrangement of wiring patterns in semiconductor device |
-
1983
- 1983-02-16 JP JP2269983A patent/JPS59149032A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153547A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体装置の配置方法 |
| US6360354B1 (en) | 1997-11-04 | 2002-03-19 | Nec Corporation | Automatic arrangement of wiring patterns in semiconductor device |
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