JPS6034036A - マスタスライス方式ｌｓｉ基板 - Google Patents

マスタスライス方式ｌｓｉ基板

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Publication number
JPS6034036A
JPS6034036A JP14297183A JP14297183A JPS6034036A JP S6034036 A JPS6034036 A JP S6034036A JP 14297183 A JP14297183 A JP 14297183A JP 14297183 A JP14297183 A JP 14297183A JP S6034036 A JPS6034036 A JP S6034036A
Authority
JP
Japan
Prior art keywords
cells
master slice
terminal
cell
lsi substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14297183A
Other languages
English (en)
Inventor
Nobuo Takano
高野　延雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP14297183A priority Critical patent/JPS6034036A/ja
Publication of JPS6034036A publication Critical patent/JPS6034036A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はマスタスライス方式ＬＳＩ基板の構造に関する
ものである。
背景技術 従来、この種のＬ８Ｉ基板において、第１図に示すよう
に、入出力用の端子セル（以下Ｉ１０端子セルと呼ぶ）
７は、ｍ行ｎ列の内部セル領域２の外側の周辺領域３に
配置していた。しかし最近のＬ８Ｉの集積度の増大、す
なわちセル行列数の飛躍的な増加に伴い、Ｉ１０端子セ
ルフも増加の傾向にある。
したがって、従来のようにＩ１０端子セルフを外側周辺
領域３のみに配置する方式では、チップの面積が大きく
なり、また内部セル６とＩ１０端子セルフとの配線が極
端に混雑し、セル行列数の増加に見合うＩ１０端子セル
フの用意が困難になるという欠点があり／ヒ。
発明の開示 本発明の目的は、上記の欠点を解決し、集積度に見合う
Ｉ１０端子セルを用意できる、マスタスライス方式ＬＳ
Ｉ基板を提供することにある。
本発明は上述の目的を達成するために、互いに電気的に
絶縁されているトランジスタ、抵抗等からなるセルを、
ｍ行ｎ列の行列状に配置したマスタスライス方式ＬＳＩ
基板において、Ｉ１０端子セルをこのセル行列の内部セ
ル領域と、外側周辺領域とに配置する構成を採用するも
のである。
木兄ＨＡはセル行列の内部領域にも、Ｉ１０端子セルを
配置する構成により、ＬＳＩ基板の集積度の増加に見合
ったＩ１０端子セルを、配線性を低下させたり、チップ
面積を急増させることなく用意できるという効果がある
。
発明を実施するための最良の形態 次に本発明の実施例について図面を参照して説明する。
第２図は本発明の実施例のＬＳＩ基板の平面図であり、
内部セル６をｍ行ｎ列の行列状に配置した内部セル領域
２と、この周囲にある外側周辺領の適当な位置に配置し
ている。
このように構成することにより、内部セル６の増加圧見
合う十分なＩ１０端子セルフおよび７′を用意すること
ができ、高密度化されたマスタスライス方式ＬＳＩ基板
を、チップ面積を急増させることなく、用意することが
できるという効果がある。
なお、Ｉ１０端子セルフ′と内部セル６との配線は、従
来のＩ１０端子セルフに対してと同様に行える０
【図面の簡単な説明】
第１図は従来のマスタスライス方式ＬＳＩ基板の一例の
平面図を示し、第２図は本発明の実施例のマスタスライ
ス方式ＬＳＩ基板の平面図を示す。 ｌ・・・・・・マスタスライス方式ＬＳＩ基板、２・・
・−・−内部セル領域、３・・・・・・外側周辺領域、
４・・・・・・Ｉ１０端子セル行、５・・・・・・内部
セル行、６・・・・・・内部セル、７・・・・・・外側
周辺領域内にあるＩ１０端子セル、７′・・・・・・内
部セル領域内にあるＩ１０端子セル。 第　Ｉ　閃 カ２閃

Claims (1)

    【特許請求の範囲】
  1. 内部セル領域内に、互いに電気的に絶縁されたトランジ
    スタ、抵抗等からなるセルをｍ行ｎ列の行列状に配置し
    、その外側の周辺領域内に、入出力用の端子セルを直線
    状に配置してなるマスタスライス方式ＬＳＩ基板におい
    て、前記入出力用の端子セルを前記内部セル領域内にあ
    るｍ行ｎ列のセル行列中にも混在させてなることを特徴
    とするマスタスライス方式ＬＳＩ基板。
JP14297183A 1983-08-04 1983-08-04 マスタスライス方式ｌｓｉ基板 Pending JPS6034036A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0533476A2 (en) * 1991-09-18 1993-03-24 Fujitsu Limited Semiconductor integrated circuit with scan patch
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