JPS5895855A - 半導体集積回路装置の設計方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体チップ上Ｃ二多数のセルを集積し、相互
配線して成る半導体集積回路装置の設計方法に関し、特
に半導体チップ上のレイアウト設計Ｃ二関する。

半導体集積回路装置は、半導体チップ上に多数のセルを
集積し相互配線したものである。こ＼でセルとは電子回
路の最小単位であ１ハ例えば論理用半導体集積回路装置
では、ＡＮＤ、ＮＡＤ、ＯＲ，ＮＯＲなどのゲートや、
それを組合せたフリップフロップなどである。

このような半導体集積回路装置の設計で重要なものに、
セルの配置と相互配線経路を決定する、いわゆるレイア
ウト設計の過程がある。このレイアウト設計はチップ全
体について直接的に行なうのは稀である。通常は、セル
を適当な個′数集めて′ブロックとし、各ブロック内で
セルの配置と相互配線経路を決定し、ついで、各ブロッ
クを半導体チップ上に配置し、また相互配線経路を決め
るという手順を１回または２回以上行なって、セル−ブ
ロック−チップの階層でレイアウト設計する。

このような一般的なレイアウト設計の方法について、図
面により説明する。

第１図はセルの一例を示す平面図である。この例は、Ｃ
ＭＯ８構造の周知の２人力ＮＡＮＤゲートである。２は
セルの外形、３，４は多結晶シリコンの入力配線、５は
多結晶シリコンの出力配線である。これ以上は、周知で
あるので説明を省く。

このようなセルの集合であるブロック内のレイアウトの
一例を第２図に示す。ブロック１４内において、上記の
ようなセルフをＸ方向に整列したセル列をＸ方向に何列
か配列し、各セル間の相互配線（８，９，１０など）の
経路を決める。これらの相互配線は、例えば下層、中層
、上層の３つの配線層を用いて行なう。例えば、Ｘ方向
の実線で示す配線は下層の配線層で多結晶シリコンにて
形成し、Ｘ方向の配線は中層の配線層でアルミニウムに
て形成する。また、破線で示すＸ方向の配線は、上層の
配線層でアルミニウムにて形成する。各配線層間の配線
の接続は、スルーホールを経由して行なわれる。１１．
１２はブロック１４の入出力点（他のブロック歪の接続
端点）である。

Ｘ方向に並んだセル群である一セル列の間には、配線に
必要なスペースをあける。ブロックのＸ方向のサイズは
、セル列の数（セル段数）を増減することで変える。

このようにレイアウト設計したブロックを、半導体チッ
プの内部エリア（チップ周辺の入出力ゲート部分を除い
たエリア））二装置するが、そのレイアウトの例を第３
図（二示す。１３は半導体チップの内部エリア、１４は
ブロック、１５．１６．１７はブロック間の配線、１８
は半導体チップ周辺の入出力ゲート部（図示せず）とブ
ロック１４との間の配線を示す。配線の各ブロックとの
接続点は、第２図の入出力点１１．１２である。例えば
Ｘ方向の配線は中層あ配線層で・アルミニウムによって
形成され、Ｘ方向の配線は上層の配線層でアルミニウム
にて形成される。

このようにして、半導体チップ上のレイアウト設計を階
層的に行なう。たソし必要に応じて、ブロック全体のレ
イアウト設計の結果を個々のブロック毎のレイアウト設
計の段階Ｃニフィードバックし、ブロック内のレイアウ
トを一部修正してから、チップ上でのブロックのレイア
ウトを設計し直すという繰り返しも行なわれる。

ところで、このような階層的なレイアウト設計方法にお
いて、従来は、ブロックの大きさと形状をほぼ均一にし
、第３図に示すよう：二、ブロックをｘ、Ｘ方向にほぼ
一定の間隔で配置していた。

つまり、Ｘ方向のチップ列の相互間隔を、半導体チップ
の中央部も周辺部も均一にしていた。ブロック相互間の
配線を前述したような方法で行なうとすると、Ｘ方向配
線はブロック列の間のスペース部分を走ることになる。

そして、とのＸ方向配線は半導体チップの中央部はど混
み合うのが普通であるから、従来は中央部の配線容量を
保証できるようにブロック列の間隔を決めていた。

しかしこれでは、配線が中央部はど混み合わない半導体
チップ周辺部においては、ブロック列間のスペースの大
部分が配線に利用されず、無駄に残ることになる。これ
は結果として、チップ面積の増大、換言すれば集積度の
低下を招いている。

また別の問題として、従来の設計方法ではブロックのサ
イズおよび形状をほぼ均一に揃えていたため、各ブロッ
クのレイアウト設計や論理設計の自由度が十分でなかっ
た。

本発明の目的は、上記の問題点について改善を図った半
導体集積回路装置の設計方法を提供することである。

しかして本発明の主たる特徴は、半導体チップ上におけ
るブロック列の相互間隔が概ね半導体チップの中央部は
ど広くなるように、各ブロックのブロック列と直交する
方向のサイズをブロック位置によって異ならせる点にあ
る。これ以外の特徴については、以下の実施例説明で明
らかにする。

第４図は本８発明を適用して設計した半導体集積回路装
置の一例を示すレイアウト図であり、第３図と同等部分
には同符号を付しである。

半導体チップの内部エリア１３内に、ブロック１４がＸ
方向に配列され、これらブロック列がＸ方向に所要列だ
け配列されることは、従来と同様である。ただし、各ブ
ロック１４のｙ方向サイズＹＢは、中央部に位置するも
のほどｌＪ−さくし、ブロック列の間隔ＬＸ　（Ｘ方向
のブロック間配線用スペース）をチップ中央部はど広く
し、周辺部はど狭くなるようにしている。ブロック１４
のサイズＹＢは、その位置における間隔ＬＸがその位置
でのＸ方向ブロック間配線の密度に見合うように決定さ
れる。この際、ブロック１４の上方をＸ方向に走るブロ
ック間配線のための余裕も考慮することは当然である。

このように、ブロック位置における配線密度を考慮して
各ブロックのＸ方向サイズを変化させるので、必要なブ
ロック間配線用スペースをブロック列間に確保しつ＼、
無駄なスペースを生じさせないようにできる。したがっ
て、従来よりも半導体チップの内部エリアを効率良く利
用でき、従来よりも小さな半導体チップ上に同等機能を
集積することができる。

ブロック１４のｙ方向サイズＹＢは、ブロック内のセル
段数を増減することによって変えることができる。

本実施例では、ブロック１４のＸ方向サイズＸＢ（セル
列長に相当する）も個々のブロック毎に決めている。つ
まり、各ブロック毎にそのサイズおよび形状を決めてい
る。これは、従来のように全てのブロックのサイズおよ
び形状をほぼ均一に揃えた場合に比べ、ブロックの論理
設計、レイアウト設計の自由度を増す効果がある。

−Ｌに述べた実施例では、半導体チップの中央から周辺
に向ってブロック列間の間隔を徐々に減少させたが、こ
れは原則であり、局所的には例外が認められることは勿
論である。

例えば、Ｘ方向のブロック間配線が局所的に密咬たは疎
になる場合、その部分に臨むブロックのＸ方向サイズを
周囲のブロックよりも小または犬に決めざるを、得ない
こともある。また、ブロックのＸ方向サイズをセル段数
で増減する関係上、必ｖしも上記の原則を守れないこと
もある。このような局所的例外を含んだレイアウトの例
を第５図ζ二本す。この例では５例えばブロック１４Ｂ
はそれよりもチップ周辺に近いブロック１４ＡよりもＸ
方向サイズが大きくなっている。ただし、チップ全体の
レイアウトとしては、前述の原則にしたがっていること
は明らかである。

さらに付言すれば、ＲＡＭやＲＯＭのような大きなセル
（一般のセルを組合せたブロックよりも大きいこともあ
る）が同一チップ上に存在する場合もある。この場合は
、ＲＡＭ＋ＲＯＭのブロックをチップ上の適当なエリア
に割り付け、残りのチップエリアにおいて、一般のブロ
ックのレイアウト設計を本発明にしたがって行なえばよ
い。この場合、ＲＩＭ、ＲＯＭの１セルを１ブロツクと
して吸ってもよいし、他のセルと組合せて１ブロツクと
してもよい。勿論、ＲＩＭ、ＲＯＭのセＩしが小さい場
合は、一般セルと同様の扱いでよい。

以上の説明では、ＭＯ８構造のセルを用い、入出力配線
を多結晶シリコンで形成し、セＩし問およびブロック間
の配線を多結晶シリコン１層、アルミニウム２層の計３
層で行なった半導体集積回路装置を例Ｃ１挙げた。しか
し、ノ（イボーラ構造のセルを用いた半導体集積回路装
置、セルの出力配線をアルミニウムなどの金属で形成し
て負荷駆動能力を上げたり、２層または４層以上の配線
層を用いて配線した半導体集積回路装置（二ついても、
本発明を同様に適用できることは明らかである。

以上に説明したことから明らかなように、本発明によれ
ば半導体チップ面積の利用効率を改善し、チップサイズ
の縮小、集積度の向上をはかることができ、また論理設
計およびレイアウト設計の自由度を増すことができるな
ど、その効果は顕著である。

【図面の簡単な説明】

第１図はセルの一例を略示する図、−第２図はブロック
内のセルのレイアウトの一例を示す図、第３図は半導体
チップ上における従来設計方法にしたがったブロックの
レイアウトの一例を示す図、第４図および第５図はそれ
ぞれ本発明の設計方法にしたがった半導体チップ上での
ブロックのレイアウトの別異の例を示す図である。 ７・・・セル、８，９．１０・・・ブロック内配線、１
３・・・半導体チップの内部エリア、１４・・・ブロッ
ク、１５゜１６．１７・・・ブロック間配線、ＸＢ・・
・ブロックのＸ方向サイズ、ＹＢ・・・ブロックのＸ方
向サイズ、ＬＸ・・・ブロックのｙ方向間隔。 シ占　１　＋ 第１図 第３図 ３ 第４図 ３

Claims (1)

1. 【特許請求の範囲】 １、　半導５体チップ上に電子回路の最小単位であるセ
   ルを多数集積し相互配線して成る半導体集積回路装置を
   設計する方法であって、複数のセルの集合であるブロッ
   ク毎に個々のセルのブロック内での配置および相互配線
   経路を決定する段階と、各ブロックの半導体チップ上で
   の配置および相互配線経路を決定する段階とを１回以上
   経て、半導体チップ上における各セルの配置と相互配線
   経路を決定する半導体集積回路装置の設計方法において
   、半導体チップの第１の方向に並ぶブロック群であるブ
   ロック列の相互間隔が概ね半導体チップの中央部はど広
   くなるように、各ブロックの該第１の方向と直交する第
   ２の方向のサイズをそのブロックの位置１ユよって異な
   らせることを特徴とする半導体集積回路装置の設計方法
   。 ２、隣接するブロック列間を第１の方向（１走る自己線
   が局所的に密になる部分に臨むブロックは、その周囲の
   ブロックよりも第２の方向のサイズを小さく決定するこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置の設計方法。 ３、　隣接するブロック列間を第１の方ＩＩＪＩ＝走る
   自己線が局所的に疎になる部分に臨むブロック＆ま、そ
   の周囲のブロックよりも第２の方１句のサイズを、大き
   く決定することを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置の設計方法。