CN101937916B - 半导体设备 - Google Patents

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坂本和夫
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Abstract

一种半导体设备，包括：半导体芯片；输出电路(11)，在半导体芯片中成行布置，输出电路中的每个包括彼此耦合的第一MISFET(27)和第二MISFET(21)；键合焊盘(4)；布线(M7)，其中的每个布线布置在键合焊盘中的每个之下；导电塞(PG)，其中的每个导电塞布置在键合焊盘中的每个以及布线中的每个之间；接地布线(7)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第一MISFET；以及电源布线(8)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第二MISFET，其中在平面视图中，布线中的每个以及导电塞中的每个位于输出电路中的每个的第一MISFET和第二MISFET之间，以及其中在平面视图中，布线中的每个以及导电塞中的每个位于接地布线和电源布线之间。

Description

半导体设备
本申请是申请号为200610162907.3、申请日为2006年11月29日、发明名称为“半导体器件”的中国专利申请的分案申请。 
相关申请的交叉引用
本申请要求于2005年11月30日提交的日本专利申请No.2005-345347的优先权，据此将其内容通过参考引入到本申请中。 
技术领域
本发明涉及一种半导体器件，且特别地涉及一种可应用于具有键合焊盘的半导体器件的有效技术。 
背景技术
在由例如单晶硅等制成的半导体晶片上形成各种半导体集成电路，且然后通过划片将半导体晶片分割成半导体芯片，从而制造出芯片形状的半导体器件。在半导体器件的主表面上，沿着半导体器件的外围提供了作为外部端子的多个键合焊盘。 
日本未审专利公开No.Hei 09(1997)-283632(专利文件1)阐述了这样的技术：在具有三个或多个布线层的半导体器件中，在所述布线层上沿着半导体芯片的外围交错了多行键合焊盘，其中将内行中的键合焊盘电连接到内部电路的第一引线布线由至少包括最上层的布线的一个或多个布线层形成，而将外行中的键合焊盘电连接到内部电路的第二引线布线由与第一引线布线不同的多个布线形成。 
日本未审专利公开No.2003-163267(专利文件2)公开了这样的技术：在设置有单元部分和形成为围绕该单元部分的缓冲电路的半 导体器件中，将多个键合焊盘形成在缓冲电路的外围上方和缓冲电路上方，并在缓冲电路的外围上方和缓冲电路上方交错。 
(专利文件1)日本未审专利公开No.Hei 09(1997)-283632 
(专利文件2)日本未审专利公开No.2003-163267 
发明内容
本发明人的研究公开如下。 
近年来，出现了对半导体器件小型化和增加其端子的需求。使键合焊盘交错缩短了键合焊盘的有效间距，这样能够针对同样大小的半导体器件形成更多的键合焊盘并增加其端子的数目。 
在每个键合焊盘上设置输入/输出电路，且沿着半导体器件的外围形成电源布线。该输入/输出电路包括在构成半导体器件的半导体衬底上形成的各种元件。该输入/输出电路根据需要连接到键合焊盘和电源布线。由于键合焊盘通过最上面的金属层形成，所以要连接到构成输入/输出电路的元件的布线需要被上引，以连接到用于键合焊盘的金属层。如果上引部分设置在输入/输出电路形成区域的端部，且键合焊盘比上引部分布置地更靠外，则由于该键合焊盘而需要增加半导体器件的平面尺寸。特别地，如果使键合焊盘交错，则可以将外围内侧上的键合焊盘布置得比上述上引部分更靠内，而外围外侧上的键合焊盘需要布置得比上引部分更靠外，从而由于外围外侧上的键合焊盘而需要增加半导体器件的平面尺寸。这对于使半导体器件小型化而言是不利的。 
当通过同一层的金属层来形成电源布线和键合焊盘时，如果通过绕输入/输出电路的迂回来布置电源布线，则电源布线的宽度减小，这降低了电流密度。如果增加电源布线的宽度以保持电流密度，则增加了平面尺寸。这对于使半导体器件小型化而言也是不利的。 
本发明的目的是提供一种能够减小半导体器件的尺寸或平面尺寸的技术。 
从说明书和附图的描述，本发明的以上和其他目的以及新颖特 征将变得更清楚。 
以下是对本申请中公开的发明的典型发明的概要的简要描述。 
根据本发明的一方面，提供一种半导体设备，包括：半导体芯片；输出电路，在所述半导体芯片中成行布置，所述输出电路中的每个包括彼此耦合的第一MISFET和第二MISFET；键合焊盘，布置在所述半导体芯片中，在平面视图中，所述键合焊盘中的每个与所述输出电路中的每个相重叠；布线，其中的每个布线布置在所述键合焊盘中的每个之下；在平面视图中，所述键合焊盘中的每个与所述布线中的每个相重叠；导电塞，其中的每个导电塞布置在所述键合焊盘中的每个以及所述布线中的每个之间，所述导电塞中的每个将所述键合焊盘中的每个以及所述布线中的每个进行耦合，所述键合焊盘中的每个以及所述布线中的每个耦合至所述输出电路中的每个的所述第一MISFET和所述第二MISFET；接地布线，布置在所述键合焊盘之下，并且耦合至所述输出电路中的每个的所述第一MISFET；以及电源布线，布置在所述键合焊盘之下，并且耦合至所述输出电路中的每个的所述第二MISFET，其中在平面视图中，所述布线中的每个以及所述导电塞中的每个位于所述输出电路中的每个的所述第一MISFET和所述第二MISFET之间，以及其中在平面视图中，所述布线中的每个以及所述导电塞中的每个位于所述接地布线和所述电源布线之间。 
根据本发明的一个实施例，其中所述输出电路中的每个包括第一保护二极管和第二保护二极管，其中所述输出电路中的每个中的所述第一保护二极管和所述第二保护二极管耦合至所述键合焊盘中的每个，以及其中在平面视图中，所述导电塞中的每个位于所述输出电路中的每个中的所述第一保护二极管和所述第二保护二极管之间。 
根据本发明的一个实施例，其中所述输出电路中的每个包括第一电阻元件和第二电阻元件，其中所述输出电路中的每个中的所述第一电阻元件和所述第二电阻元件耦合至所述键合焊盘中的每个，以 及其中在平面视图中，所述导电塞中的每个位于所述输出电路中的每个中的所述第一电阻元件和所述第二电阻元件之间。 
根据本发明的一个实施例，其中所述第一MISFET和所述第二MISFET分别是nMISFET和pMISFET。 
根据本发明的一个实施例，其中所述第一MISFET和所述第二MISFET中的每个具有源极和漏极，以及其中所述输出电路中的每个中的、所述第一MISFET的所述漏极和所述第二MISFET的所述漏极相耦合。 
根据本发明的一个实施例，其中所述接地布线耦合至所述输出电路中的每个中的所述第一MISFET的所述源极，以及其中所述电源布线耦合至所述输出电路中的每个中的所述第二MISFET的所述源极。 
根据本发明的一个实施例，其中所述键合焊盘中的每个耦合至所述输出电路中的每个中的所述第一MISFET的所述漏极以及所述第二MISFET的所述漏极。 
根据本发明的一个实施例，其中保护膜布置在所述键合焊盘之上，以及其中所述键合焊盘中的每个部分地从所述保护膜露出。 
根据本发明的一个实施例，其中在平面视图中，所述保护膜与所述导电塞相重叠。 
根据本发明的一个实施例，其中所述键合焊盘中的每个包括铝，以及其中所述接地布线、所述电源布线以及所述布线中的每个包括铜。 
在本发明中，第一和第二电源布线经过形成在半导体衬底上并电连接到键合焊盘的保护元件的上方，位于第一和第二电源布线下方并电连接到保护元件的第一布线在第一和第二电源布线之间的引出区域中的第一和第二电源布线上方引出，以电连接到用于第一和第二电源布线上方的键合焊盘的第一导电层。 
在本发明中，形成在半导体衬底上方并电连接到键合焊盘的保护元件包括MISFET元件。MISFET元件形成在第一和第二MISFET 形成区域中。位于电源布线下方并电连接到保护元件的第一布线在第一和第二MISFET形成区域之间的引出区域中的电源布线上方引出，以电连接到用于键合焊盘的第一导电层。 
以下是对从本申请中公开的发明的典型发明获得的有益效果的简要描述。 
可以减小半导体器件的尺寸(平面尺寸)。 
附图说明
图1是示出根据本发明一个实施例的半导体器件的顶视图； 
图2是示出根据本发明一个实施例的半导体器件的主要元件的顶视图； 
图3是示出根据本发明一个实施例的半导体器件的主要元件的顶视图； 
图4是示出根据本发明一个实施例的半导体器件的主要元件的顶视图； 
图5是示出根据本发明一个实施例的半导体器件的主要元件的顶视图； 
图6是示出根据本发明一个实施例的半导体器件的主要元件的横截面； 
图7是示出根据本发明一个实施例的半导体器件的主要元件的横截面； 
图8是示出根据本发明一个实施例的半导体器件的主要元件的横截面； 
图9是示出根据本发明一个实施例的半导体器件的主要元件的横截面； 
图10是示出根据本发明一个实施例的半导体器件的输入/输出电路的电路图； 
图11是示出根据本发明另一实施例的半导体器件的主要元件的顶视图； 
图12是示出根据本发明另一实施例的半导体器件的主要元件的顶视图； 
图13是示出根据本发明另一实施例的半导体器件的主要元件的顶视图； 
图14是示出根据本发明另一实施例的半导体器件的主要元件的横截面； 
图15是示出根据本发明另一实施例的半导体器件的主要元件的横截面； 
图16是示出根据本发明另一实施例的半导体器件的输入/输出电路的电路图； 
图17是示出根据本发明另一实施例的半导体器件的主要元件的顶视图； 
图18是示出根据本发明另一实施例的半导体器件的主要元件的顶视图； 
图19是示出根据本发明另一实施例的半导体器件的主要元件的顶视图； 
图20是示出根据本发明另一实施例的半导体器件的主要元件的顶视图； 
图21是示出根据本发明另一实施例的半导体器件的主要元件的横截面； 
图22是示出根据本发明另一实施例的半导体器件的主要元件的横截面； 
图23是示出根据本发明另一实施例的半导体器件的输入/输出电路的电路图；以及 
图24是示出根据本发明另一实施例的半导体器件的输入/输出电路的电路图。 
具体实施方式
在以下实施例中，为方便起见，根据需要将描述分成多个部分或 实施例。然而，除了在对其它一些效果进行了明确陈述的情况外，这些描述是彼此相关的，且以下的描述是其它一些描述的部分或全部的修改、进一步的细节或补充。当在以下实施例中涉及元件数目等(包括数目、数值、数量和范围)时，除非对效果进行了明确陈述并且在原理上该数目明显地限于特定数目，否则该数目不需要是所陈述的数目。该数目可以高于或低于所陈述的数目。此外，在以下实施例中，除非对此效果进行了明确陈述并且在原理上元件明显被认为是必需的，否则不用说这些构成元件(包括要素步骤)并非总是需要的。类似地，当在以下实施例中涉及构成元件的形状、位置关系等时，除非对此效果进行了明确陈述并且原理上并非明显如此，否则该形状等应包括与该形状等基本相同或相似的那些形状等。这对于数值和范围也适用。 
以下参考附图来详细描述本发明的实施例。在用于描述实施例的所有附图中，对具有相同功能的部件给出相同的参考标号和符号，并省略对其的重复描述。 
在实施例中使用的附图中，有时从横截面中省略阴影线以易于观察。另一方面，有时在顶视图或透视图中画出阴影线以易于观察。 
(第一实施例) 
图1是示出根据本发明一个实施例的半导体器件1的顶视图(整个顶视图)。图1是顶视图，然而在电源布线5、接地布线6、接地布线7和电源布线8中画出了阴影线以使它们易于观察。 
半导体器件(半导体芯片)1以下列的方式形成：将各种半导体集成电路和键合焊盘4形成在例如由单晶硅等制成的半导体衬底(半导体晶片)上，且然后通过划片将半导体衬底分割成芯片形状的每个半导体器件(半导体芯片)1。因此，半导体器件1是半导体芯片。 
核心区域(单元部分和内部电路形成区域)3布置在半导体器件1的主表面2的中心部分中。各种半导体集成电路(内部电路)形成在核心区域3中。通过布置大量基本单元来配置核心区域3，其中该基 本单元通过以矩阵形式对预定量的例如n沟道MISFET和p沟道MISFET进行组合而构成。基于逻辑设计将基础单元中的MISFET和基础单元彼此连接，实现期望的逻辑功能。 
沿着半导体器件1的主表面2上的外围，布置多个键合焊盘(焊盘电极、外部端子和外部连接端子)4。键合焊盘4能够用作半导体器件1的外部端子(外部连接端子和输入/输出电路端子)，以建立对外部器件的电连接。 
在半导体器件1的主表面2上的核心区域3外部，布置用于核心区域3的电源布线5和接地布线6。在其更外部，布置用于输入/输出(I/O)的接地布线7和电源布线8。电源布线5、接地布线6、接地布线7和电源布线8沿着半导体器件1的主表面2的外围延伸(也就是说，在后面描述的Y方向中)，并布置在核心区域3外部(在半导体器件1的主表面2的外围侧上，即，在端部2a侧上)。用于核心区域3的电源布线5和接地布线6布置在用于输入/输出的接地布线7和电源布线8的内部(在半导体器件1的主表面2的内侧上)。例如，将电源布线5、接地布线6、接地布线7和电源布线8以此次序从内到外地布置。 
用于核心区域3的电源布线5是用于将电源电位(固定电位和参考电位)供给到核心区域3的电路和元件的布线。用于核心区域3的接地布线6是用于将接地电位供给到核心区域3的电路和元件的布线。接地布线7是用于将接地电位供给到后面描述的输入/输出电路11的布线。电源布线8是用于将电源电位(固定电位和参考电位)供给到输入/输出电路11的布线。接通半导体器件1的电源，将恒定电压施加到电源布线5、接地布线6、接地布线7和电源布线8。例如，接通半导体器件1的电源，将接地电位施加到接地布线6和7，并将彼此不同的电源电位(固定电位和参考电位)施加到电源布线5和8。 
更优选地，将接地电位供给到接地布线6和7，但也可以供给非接地电位或电源电位(固定电位和参考电位)。在此处，至少将与要 施加到电源布线5的电位不同的电源电位施加到接地布线6，并将与要施加到电源布线8之间的电位不同的电源电位施加到接地布线7。因此，不仅电源布线5和8而且接地布线6和7也可以视作电源布线。例如，可以将接地布线7和电源布线8中的一个视作第一电源布线(在第一电位下的电源布线)而将另一个视作第二电源布线(在与第一电位不同的第二电位下的电源布线)。另外，可以将电源布线5和接地布线6中的一个视作第三电源布线(在第三电位下的电源布线)而将另一个视作第四电源布线(在与第三电位不同的第四电位下的电源布线)。 
在半导体器件1的主表面2上设置的多个键合焊盘4沿着半导体器件1的各侧布置成两行。键合焊盘4的位置在行之间偏移(displace)半间距，换句话说，键合焊盘4交错。例如，多个键合焊盘4沿着半导体器件1的各侧布置成两行，且键合焊盘4的位置在行之间偏移半间距。在半导体器件1的端部2a附近的第一键合焊盘4a和比第一键合焊盘4a更靠内地设置的第二键合焊盘4b交替布置。使键合焊盘4交错缩短了键合焊盘4的有效间距，允许在同样大小的半导体器件上形成更多的键合焊盘，这样能够增加半导体器件的端子数目。 
图2至图5是示出根据本实施例的半导体器件1的主要元件的顶视图，并图示了半导体器件1的外围。图6至图9是示出根据本实施例的半导体器件1的主要元件的横截面。图10是示出根据本实施例的半导体器件1的输入/输出电路11的电路图(等效电路图)。图2至图5示出了同一区域。图2示出了电路15和输入/输出电路11的平面布局。图3对应于向图2添加了电源布线5、接地布线6、接地布线7和电源布线8的图。图4对应于向图2添加了电源布线5、接地布线6、导电层51和键合焊盘4的图。图5示出了键合焊盘4、导电层51、电源布线8、接地布线7、接地布线6、电源布线5和输入/输出电路11的平面布局。沿着图2中的线A-A的横截面对应于图6。沿着图2中的线B-B的横截面对应于图7。沿着图2中的线C-C的横截面对应于 图8。沿着图2中的线D-D的横截面对应于图9。 
沿着半导体器件1的主表面2的外围布置多个输入/输出电路11(输入/输出电路部分、输入/输出缓冲电路、缓冲电路、I/O电路和I/O缓冲电路)。对应于输入/输出电路11的键合焊盘4布置在其附近并分别电连接到输入/输出电路11。多个键合焊盘4和多个输入/输出电路11布置成使得在核心区域3的周围围绕核心区域3。 
通过图10中的电路图可以看出，输入/输出电路11包括用于输出的n沟道MISFET Qn1(此后称为“nMISFET Qn1”)(用于输出控制和输入/输出控制)、用于输出的p沟道MISFET Qp1(此后称为“pMISFET Qp1”)(用于输出控制和输入/输出控制)、以及用于保护的电阻元件R1和R2和用于保护的二极管元件D1和D2。键合焊盘4通过输入/输出电路11电连接到接地布线7和电源布线8。 
键合焊盘4电连接到输入/输出电路11并通过输入/输出电路11电连接到接地布线7和电源布线8。具体地，键合焊盘4通过电阻元件R1电连接到nMISFET Qn1的源极或漏极中的一个(此例中为漏极)，并通过电阻元件R2电连接到pMISFET Qp1的源极或漏极中的一个(此例中为漏极)。nMISFET Qn1的源极或漏极中的另一个(此例中为源极)电连接到用于输入/输出的接地布线7，并且pMISFET Qp1的源极和漏极中的另一个(此例中为源极)电连接到用于输入/输出的电源布线8。nMISFET Qn1和pMISFET Qp1的栅电极电连接到电路15、或核心区域3中的电路或元件。键合焊盘4经由二极管D 1电连接到接地布线7，并经由二极管D2电连接到电源布线8。 
在构成输入/输出电路11的元件中的二极管D1和D2以及电阻元件R1和R2能够用作用于保护的元件(保护元件)。例如，当电涌(ESD电涌)输入到键合焊盘4中时，电阻元件R1和R2阻止将电涌输入到nMISFET Qn1和pMISFET Qp1中，以通过二极管D1或D2将其传递到接地布线7或电源布线8。换句话说，二极管D1和D2以及电阻元件R1和R2阻止将电涌(ESD电涌)输入到nMISFET Qn1和pMISFET  Qp 1中，这允许对nMISFET Qn1和pMISFET Qp1进行保护。因而将保护元件(二极管D1和D2以及电阻元件R1和R2)电连接到键合焊盘4。这些保护元件形成在后面讨论的半导体衬底30上。 
在构成输入/输出电路11的元件中的nMISFET Qn1和pMISFETQp1能够用作用于输出控制的元件(用于输入/输出控制)。例如，使nMISFET Qn1导通和截止以及/或者使pMISFET Qp1导通和截止允许对键合焊盘4的输出(输入/输出)进行控制。 
优选地，当输入/输出电路11用作输出电路且键合焊盘4用作用于输出信号的键合焊盘时，应用在图10中所示的nMISFET Qn1和pMISFET Qp1之间的连接关系。当输入/输出电路11用作输入电路且键合焊盘4用作用于输入信号的键合焊盘时，可以将nMISFET Qn1和pMISFET Qp1之间的连接关系从图10中的关系进行改变。例如，键合焊盘4可以通过电阻元件R1电连接到nMISFET Qn1的栅极，或通过电阻元件R2电连接到pMISFET Qp1的栅极。在这种情况下，nMISFET Qn1的源极或漏极中的一个可以电连接到接地布线7，pMISFET Qp1的源极或漏极中的一个可以电连接到电源布线8，nMISFET Qn1的源极或漏极中的另一个和p沟道MISFET Qp1的源极或漏极中的另一个可以电连接到电路15或核心区域3的电路或元件。因而，即使改变在nMISFET Qn1和pMISFET Qp1之间的连接关系，本实施例也是可以应用的。由此，优选地，在键合焊盘4用于输入/输出或用于输入/输出信号时，应用本实施例。 
如图2至图9所示，nMISFET形成区域21、电阻元件形成区域22、二极管元件形成区域23、引出区域24、二极管元件形成区域25、电阻元件形成区域26以及pMISFET形成区域27按照这一顺序在从内(半导体器件1的主表面2的内侧)到外(半导体器件1的主表面2的端部2a侧)的方向上即图2至图6中的X方向上，布置在半导体器件1的主表面2的外围上。图2至图6中的Y方向是沿着半导体器件1的主表面2的四侧(端部2a)的(平行)方向，且X方向是与Y 方向正交(相交)的方向。沿着X方向(平行)，依次布置nMISFET形成区域21、电阻元件形成区域22、二极管元件形成区域23、引出区域24、二极管元件形成区域25、电阻元件形成区域26以及pMISFET形成区域27。由于接地布线7和电源布线8延伸于Y方向，所以nMISFET形成区域21、电阻元件形成区域22、二极管元件形成区域23、引出区域24、二极管元件形成区域25、电阻元件形成区域26以及pMISFET形成区域27以此顺序在与接地布线7和电源布线8延伸的方向(Y方向)相交(优选为正交)的方向(X方向)上进行布置。 
nMISFET形成区域21是形成对应于nMISFET Qn1的金属绝缘体半导体场效应晶体管(MISFET)的区域。电阻元件形成区域22是形成对应于电阻元件R1的电阻元件的区域。二极管元件形成区域23是形成对应于二极管D1的二极管元件的区域。二极管元件形成区域25是形成对应于二极管D2的二极管元件的区域。电阻元件形成区域26是形成对应于电阻元件R2的电阻元件的区域。pMISFET形成区域27是形成对应于pMISFET Qp1的MISFET的区域。因而，输入/输出电路11由nMISFET形成区域21(nMISFET Qn1)、电阻元件形成区域22(电阻元件R1)、二极管元件形成区域23(二极管D1)、二极管元件形成区域25(二极管D2)、电阻元件形成区域26(电阻元件R2)以及pMISFET形成区域27(pMISFET Qp1)而形成。输入/输出电路11设置在每个键合焊盘4上。 
电路15是形成例如电平移位器、输入/输出(I/O)控制逻辑部分等的电路区域，并设置在半导体器件1的主表面2上的输入/输出电路11的更内侧。电源布线5和接地布线6在电路15上方延伸。 
参考图2至图9，对半导体器件1的外围配置进行进一步的详细描述。 
nMISFET形成区域21、电阻元件形成区域22、二极管元件形成区域23、二极管元件形成区域25、电阻元件形成区域26以及pMISFET形成区域27布置在主要由例如p型单晶硅构成的半导体衬底(半导体 晶片)30的主表面上方。这些区域通过形成在半导体衬底30的主表面上方的元件隔离区域31而彼此电隔离。元件隔离区域31包括诸如氧化硅等的绝缘材料(场绝缘膜或掩埋绝缘膜)，且可以通过浅沟槽隔离(STI)方法或硅的局部氧化(LOCOS)方法来形成。 
p型阱(p型半导体区域)32和n型阱(n型半导体区域)33形成在半导体衬底30的主表面上。p型阱32形成在二维地包括nMISFET形成区域21、电阻元件形成区域22和二极管元件形成区域23的区域中。n型阱33形成在二维地包括二极管元件形成区域25、电阻元件形成区域26以及pMISFET形成区域27的区域中。 
多个栅电极34通过栅绝缘膜(未示出)形成在p型阱32的上方，使得在nMISFET形成区域21中在X方向上延伸。作为源极和漏极的n型半导体区域(n型扩散层)35形成在栅电极34两侧上的区域中。在n型半导体区域35中，n型半导体区域35d用作源极或漏极之一(此例中为漏极区域)且n型半导体区域35s用作源极或漏极之一(此例中为源极区域)。多个栅电极34包括例如低电阻多晶硅(掺杂多晶硅)膜，并通过布线(未示出)而彼此电连接。构成nMISFET Qn1的n沟道MISFET通过栅电极34、在栅电极34下方的栅绝缘膜(未示出)以及作为源极和漏极的n型半导体区域35(35d和35s)而形成。 
pMISFET形成区域27在配置上与导电类型相反的nMISFET形成区域21几乎相同。也就是说，多个栅电极36通过栅绝缘膜(未示出)形成在n型阱33的上方，使得在pMISFET形成区域27中在X方向上延伸。作为源极和漏极的p型半导体区域(p型扩散层)37形成在栅电极36的两侧上的区域中。在p型半导体区域37中，p型半导体区域37d用作源极或漏极之一(此例中为漏极区域)，且p型半导体区域37s用作源极或漏极之一(此例中为源极区域)。多个栅电极36包括例如低电阻多晶硅(掺杂多晶硅)膜，并通过布线(未示出)而彼此电连接。构成pMISFET Qp1的p沟道MISFET通过栅电极36、在栅电极36下方的栅绝缘膜(未示出)以及作为源极和漏极的p型半 导体区域37(37d和37s)而形成。 
在整个电阻元件形成区域22上方形成元件隔离区域31，其上形成多个电阻元件38(构成电阻元件R1的电阻元件38)，该多个电阻元件38包括例如其中引入了杂质的多晶硅(掺杂多晶硅)膜。 
电阻元件形成区域26与电阻元件形成区域22在配置上基本相同。即，在整个电阻元件形成区域26上方形成元件隔离区域31，其上形成多个电阻元件39(构成电阻元件R2的电阻元件39)，该多个电阻元件39包括例如其中引入了杂质的多晶硅(掺杂多晶硅)膜。 
电阻元件38和39可以以下列方式形成：在半导体衬底30上方形成其中引入了杂质的多晶硅膜，并通过光刻方法和干法刻蚀方法进行构图。通过对引入到构成电阻元件38和39的多晶硅膜中的杂质的浓度、构成电阻元件38和39的多晶硅膜的尺寸以及在连接到电阻元件38和39的接触(塞PG)之间的距离进行调整，将电阻元件38和39的电阻值控制在期望值内。 
在二极管元件形成区域23中，n型半导体区域(n型扩散层)41和p型半导体区域(p型扩散层)42彼此相邻地二维形成在p型阱32上。例如，在Y方向上交替布置在X方向上延伸的n型半导体区域41和p型半导体区域42。通过在n型半导体区域41和p型半导体区域42之间的PN结形成二极管元件(构成二极管元件D1的二极管元件)。顺便提及，p型半导体区域42可以由p型阱32的一部分构成。 
二极管元件形成区域25与导电类型相反的二极管元件形成区域23在配置上基本相同。即，在二极管元件形成区域25中，p型半导体区域(p型扩散层)43和n型半导体区域(n型扩散层)44彼此相邻地二维形成在n型阱33上。通过在p型半导体区域43和n型半导体区域44之间的PN结形成二极管元件(构成二极管元件D2的二极管元件)。例如，在Y方向上交替布置在X方向上延伸的p型半导体区域43和n型半导体区域44。顺便提及，n型半导体区域44可以由p型阱33的一部分构成。 
在半导体衬底30的主表面2上，在nMISFET形成区域21和二极管元件形成区域23的周围形成作为保护环(guard ring)的p型半导体区域(p型扩散层)46。另外，在半导体衬底30的主表面2上，在pMISFET形成区域27和二极管元件形成区域25的周围形成作为保护环的n型半导体区域(n型扩散层)47。p型半导体区域46可以由p型阱32的一部分构成。另外，n型半导体区域47可以由n型阱33的一部分构成。 
图6和图8示出了经过nMISFET形成区域21中的n型半导体区域35d(漏极区域)、电阻元件形成区域22中的电阻元件38、二极管元件形成区域23中的n型半导体区域41、二极管元件形成区域25中的p型半导体区域43、电阻元件形成区域26中的电阻元件39和pMISFET形成区域27中的p型半导体区域37d(漏极区域)的横截面(在X方向上)。另外，图7和图9示出了经过nMISFET形成区域21中的n型半导体区域35s(源极区域)、在电阻元件形成区域22中没有形成电阻元件38的区域、二极管元件形成区域23中的p型半导体区域42、二极管元件形成区域25中的n型半导体区域44、在电阻元件形成区域26中没有形成电阻元件39的区域和pMISFET形成区域27中的p型半导体区域37s(源极区域)的横截面(在X方向上)。 
多个层间绝缘膜和多个布线层形成在半导体衬底30上方。半导体器件1在半导体衬底30上方具有多层布线结构。图6至图9中所示的横截面一体地图示了作为绝缘膜50的最上层保护膜(表面保护膜和绝缘膜)和多个层间绝缘膜，以使得它们易于观察。 
如图6至图9中所示，在半导体衬底30的主表面2上，依次从底部形成第一、第二、第三、第四、第五、第六和第七层布线M1、M2、M3、M3、M4、M5、M6和M7。第一层布线M1由例如构图的钨膜等形成。第二、第三、第四、第五、第六和第七层布线M2、M3、M4、M5、M6和M7由通过大马士革方法(单或双大马士革方法)形成的掩埋铜布线形成。作为另一实施例，布线M2至M7可以由在其上构 图了布线M2至M7的铝合金膜制成的铝形成。 
包括二氧化硅膜或低介电常数的绝缘膜(所谓低k膜)的层间绝缘膜(绝缘膜50)形成在半导体衬底30与布线M1至M7中的第一层布线M1之间。布线M1至M7根据需要通过形成在层间绝缘膜中的导电塞PG相互电连接。如果布线M2至M7通过双大马士革方法形成，则塞PG与布线M2至M7一体地形成。第一层布线M1根据需要通过在层间绝缘膜中形成的导电塞PG电连接到形成在半导体衬底30的主表面上的元件(半导体元件或无源元件)。 
用于键合焊盘4的导电层(导电膜、金属层)51形成在第七层布线M7的上方，作为最上面的金属层(布线层，第八层布线)。导电层51形成键合焊盘4。导电层51由例如构图的铝合金膜(金属层)形成。层间绝缘膜(未示出)形成在导电层51和第七层布线之间。在导电层51上，形成由绝缘材料制成的保护膜(绝缘膜50)，以作为半导体器件1的最上层的膜(表面膜)。键合焊盘4由从形成在保护膜上的开口52露出的导电膜51的一部分形成。由此，键合焊盘4与导电层51一体地形成，且导电层51的一部分是键合焊盘4。换句话说，键合焊盘4通过导电层51的一部分形成。 
接地布线7和电源布线8通过第四、第五、第六和第七层布线M4、M5、M6和M7以及在布线M4、M5、M6和M7之间连接的塞PG形成。接地布线7和电源布线8沿着半导体器件1的外围(四侧)即沿着Y方向延伸。 
大马士革方法是这样的技术：其中将导电膜形成在要掩埋到在层间绝缘膜中形成的布线开口中的层间绝缘膜上，并通过CMP方法等来去除在布线开口外的导电膜，以掩埋在布线开口中，从而形成掩埋布线。过宽的布线开口会导致CMP时的凹陷(dishing)。为此，在图6至图9中，在形成接地布线7的布线中同一层上的布线分成多个布线并合起来构成接地布线7。类似地，在形成接地布线8的布线中同一层上的布线分成多个布线并合起来构成接地布线8。这样在大马士革 方法中能在CMP时避免凹陷。顺便提及，在图3和图5中，将接地布线7和电源布线8图示为一体的图形，以使得它们易于观察。如果接地布线7和电源布线8由铝布线形成，而不使用大马士革方法，则可以将形成接地布线7的布线中同一层上的布线一体地形成，且类似地，可以将形成接地布线8的布线中同一层上的布线一体地形成。 
另外，接地布线7和电源布线8延伸，以在Y方向上经过用于形成输入/输出电路11的区域的上方。换句话说，接地布线7和电源布线8沿着半导体器件1的外围在Y方向上延伸，以经过构成输入/输出电路11的nMISFET形成区域21、电阻元件形成区域22、二极管元件形成区域23、二极管元件形成区域25、电阻元件形成区域26和pMISFET形成区域27的上方。在本实施例中，接地布线7和电源布线8都沿着半导体器件1的主表面2延伸，且电源布线8布置在接地布线7外部(在半导体器件1的主表面2的外围侧上)。为此，接地布线7经过nMISFET形成区域21、电阻元件形成区域22和二极管元件形成区域23的上方，并且电源布线8经过二极管元件形成区域25、电阻元件形成区域26和pMISFET形成区域27的上方。作为另一实施例，接地布线7在位置上可以与电源布线8互换(即，电源布线8在内而接地布线7在外)，在该情况下，更优选地，nMISFET形成区域21、电阻元件形成区域22、二极管元件形成区域23、二极管元件形成区域25、电阻元件形成区域26和pMISFET形成区域27以相反的顺序布置。 
用于形成键合焊盘4的导电层51和键合焊盘4位于接地布线7和电源布线8的上方。导电层51可以视为位于接地布线7和电源布线8上方并电连接到键合焊盘4的导电层。 
如图2至图9中所示，键合焊盘4、接地布线7、电源布线8、nMISFET形成区域21中的MISFET、电阻元件形成区域22和26中的电阻元件38(R1)和39(R2)、二极管元件形成区域23和25中的二极管元件(D1和D2)以及在pMISFET形成区域27中的MISFET 根据需要通过塞PG、布线M1至M7以及导电层51彼此电连接，形成具有图10中所示电路配置的输入/输出电路11。 
接地布线7和电源布线8沿着半导体器件1的外围在Y方向上延伸。在本实施例中，用于布线53的引出区域(布线引出区域、布线上引区域、布线取出区域以及焊盘取出部分)24设置在接地布线7和电源布线8之间。引出区域24是将布线53(第一布线)在接地布线7和电源布线8的上方引出(取出并上引)并连接到用于键合焊盘4的导电层51的区域(部分)，该布线53电连接到形成在半导体衬底30上并位于接地布线7和电源布线8下方的元件(其中，为保护元件的电阻元件R1和R2以及二极管元件D1和D2构成输入/输出电路11)。 
也就是说，布线53通过塞PG电连接到构成形成在半导体衬底30上的输入/输出电路11的保护元件(电阻元件形成区域22和26中的电阻元件38(R1)和39(R2)以及二极管元件形成区域23和25中的二极管元件D1和D2)。布线53位于键合焊盘4、导电层51、接地布线7和电源布线8下方，并由例如第一、第二和第三层布线M1、M2和M3以及连接布线M1、M2和M3的塞PG形成。 
布线53置于接地布线7和电源布线8下方，然而，在通过塞PG连接到布线53的半导体衬底30上方的保护元件(电阻元件R1和R2以及二极管元件D1和D2)需要电连接到键合焊盘4，从而布线53需要在接地布线7和电源布线8的上方引出(上引和取出)，以电连接到用于键合焊盘4的导电层51。由于以上理由，在本实施例中，将布线53从接地布线7和电源布线8之间的引出区域24中的接地布线7和电源布线8的上方引出，以电连接到导电层51。由此，引出区域24是在导电层51和布线53之间进行电连接的部分(导电部分)，且包括例如第二、第三、第四、第五、第六和第七层布线M2、M3、M4、M5、M6和M7，导电层51和在它们之间进行电连接的塞PG。 
另外，可以认为引出区域24设置在包括nMISFET形成区域21、电阻元件形成区域22和二极管元件形成区域23的组与包括pMISFET 形成区域27、电阻元件形成区域26和二极管元件形成区域25的组之间，并且布线53在接地布线7和电源布线8的上方引出，以电连接到导电层51。此外，可以认为引出区域24设置在输入/输出电路11的nMISFET形成区域21和pMISFET形成区域27之间。 
如上所述，在图6和图8中，通过引出区域24电连接到用于键合焊盘4的导电层51的布线53通过塞PG等电连接到电阻元件形成区域22中电阻元件38的一端、二极管元件形成区域23中n型半导体区域41、二极管元件形成区域25中的p型半导体区域43、电阻元件形成区域26中电阻元件39的一端。电阻元件形成区域22中的电阻元件38的另一端通过第一、第二和第三层布线M1、M2和M3以及塞PG电连接到nMISFET形成区域21中的n型半导体区域35d(漏极区域)。电阻元件形成区域26中的电阻元件39的另一端通过第一、第二和第三层布线M1、M2和M3以及塞PG电连接到pMISFET形成区域27中的p型半导体区域37d(漏极区域)。如图7和图9中所示，nMISFET形成区域21中的n型半导体区域35s(源极区域)通过布线55电连接到接地布线7。pMISFET形成区域27中的p型半导体区域37s(源极区域)通过布线56电连接到电源布线8。布线55和56是置于接地布线7和电源布线8下方的布线，并包括第一、第二和第三层布线M1、M2和M3以及塞PG。布线53、55和56置于同一层上，然而，它们彼此不同。由此实现了图10中所示的电路配置。 
此外，在本实施例中，交错了多个键合焊盘4。即，沿着半导体器件1的每侧将多个键合焊盘4设置成两行。键合焊盘4的位置在行之间偏移了半间距。在半导体器件1的端部附近的第一键合焊盘4a和比第一键合焊盘4a更靠内地设置的第二键合焊盘4b交替地设置。为此，如图4和图6中所示，将布线53在引出区域24中引出，以连接到导电层51并使其沿着朝向半导体器件1的端部2a的X方向延伸，并从保护膜的开口52露出，由此在半导体器件1的端部附近形成了第一键合焊盘4a。如图4和图8中所示，将布线53在引出区域24中引 出，以连接到导电层51并使其沿着与朝向半导体器件1端部2a的方向相反的X方向(即，在朝向半导体器件1的主表面2的内侧的方向上)延伸，由此形成了比半导体器件1中的第一键合焊盘4a更靠内地设置的第二键合焊盘4b。 
另外，接地布线8设置在第一键合焊盘4a下方。二极管元件形成区域25、电阻元件形成区域26以及pMISFET形成区域27设置在电源布线8下方。此外，接地布线7设置在第二键合焊盘4b下方。nMISFET形成区域21、电阻元件形成区域22和二极管元件形成区域23设置在接地布线7下方。为此，接地布线7和电源布线8经过构成输入/输出电路11的保护元件(电阻元件形成区域22和26中的电阻元件38(R1)和39(R2)以及二极管元件形成区域23和25中的二极管元件D1和D2)的上方。另外，键合焊盘4设置在(存在于)构成输入/输出电路11的保护元件(电阻元件形成区域22和26中的电阻元件38(R1)和39(R2)以及二极管元件形成区域23和25中的二极管元件D1和D2)的上方。 
与本实施例不同，当引出区域24设置在电源布线8以外(在半导体器件1的端部2a侧上)而不是在接地布线7和电源布线8之间，且布线53引出到接地布线7和电源布线8的上方并连接到导电层51时(此后称作“第一比较例子”)，键合焊盘比引出区域24设置地更靠内，从而由于该键合焊盘而需要增加半导体器件的平面尺寸。特别地，当交错键合焊盘时，在外围内侧上的键合焊盘可以比引出区域24更靠内地设置，然而，在外围外侧上的键合焊盘需要设置在引出区域24外，从而在第一比较例子中由于该键合焊盘而需要增加半导体器件的平面尺寸。这在半导体器件的小型化中带来了不利。 
与上述情况形成对比，在本实施例中，引出区域24设置在接地布线7和电源布线8之间，且布线53在接地布线7和电源布线8的上方引出以(电)连接到导电层51。为此，即使当键合焊盘4设置地比引出区域24更靠外时(在半导体器件1的端部2a的一侧上)，通过比 电源布线8更靠内地设置引出区域24的位置，键合焊盘4也可以设置地更靠内。也就是说，键合焊盘4可以设置在包括nMISFET形成区域21、电阻元件形成区域22、二极管元件形成区域23、二极管元件形成区域25、电阻元件形成区域26以及pMISFET形成区域27的输入/输出电路11(I/O单元)的上方。换句话说，键合焊盘4可以设置在保护元件(电阻元件形成区域22和26中的电阻元件38(R1)和39(R2)以及二极管元件形成区域23和25中的二极管D1和D2)的上方。这样允许减小半导体器件1的平面尺寸，能够使半导体器件1小型化。 
特别地，当交错键合焊盘4时，优选地在外围内侧上的第二键合焊盘4b设置地比引出区域24更靠内(在半导体器件1的主表面2的内侧上)，且外围外侧上的第一键合焊盘4a比引出区域24设置地更靠外(在半导体器件1的主表面2的端部2a的一侧上)。在本实施例中，由于引出区域24设置在接地布线7和电源布线8之间，所以不仅在外围内侧上的第二键合焊盘4b而且在外围外侧上的第一键合焊盘4a都可以设置在输入/输出电路11(I/O单元)的上方。为此，即使当交错键合焊盘4时，也不需要由于键合焊盘4的尺寸而增加半导体器件的平面尺寸。因而，这样允许键合焊盘4交错，而不增加平面尺寸，使得半导体器件1小型化与增加其端子(即，增加键合焊盘4的数目并将键合焊盘4之间的间距变窄)相兼容。从引出区域24(导电层51延伸的长度，即布线长度)到外围外侧上的第一键合焊盘4a和外围内侧上的第二键合焊盘4b的距离可以彼此相等，从而可以将第一和第二键合焊盘4a和4b的特性一致，这使得进一步提高了具有交错键合焊盘4的半导体器件的特性。 
由于在最上层上留下环绕布线，电源布线5和接地布线6不会损坏核心区域3的性能。 
在输入/输出电路11中使用的两个MISFET元件(即，nMISFET Qn1和pMISFET Qp1)分别形成在两个不同的区域(nMISFET形成区域21和pMISFET形成区域27)，且引出区域24设置在nMISFET 形成区域21和pMISFET形成区域27之间。为此，引出区域24可以设置在输入/输出电路11的中心周围，这使得能够将键合焊盘4设置在输入/输出电路11的中心附近的位置处。也就是说，即使键合焊盘4比引出区域24设置地更靠外(在半导体器件1的端部侧上)，通过比pMISFET形成区域27更靠内地(在半导体器件1的主表面2的内侧上)设置引出区域24的位置，也可以将键合焊盘4设置地更靠内。这允许减少半导体器件1的平面尺寸，使得能够将半导体器件小型化。 
另外，在本实施例中，接地布线7和电源布线8设置在保护元件(电阻元件形成区域22和26中的电阻元件38(R1)和39(R2)以及二极管元件形成区域23和25中的二极管D1和D2)以及nMISFET形成区域21和pMISFET形成区域27的上方，即在输入/输出电路11(I/O单元)的上方。此外，键合焊盘4(导电层51)设置在接地布线7和电源布线8的上方。将键合焊盘4设置在保护元件(电阻元件形成区域22和26中的电阻元件38(R1)和39(R2)以及二极管元件形成区域23和25中的二极管D1和D2)以及nMISFET形成区域21和pMISFET形成区域27的上方即在输入/输出电路11(I/O单元)的上方，消除了由于键合焊盘4而引起的对增加芯片尺寸的需求，这允许减小半导体器件1的平面尺寸。 
与本实施例不同，当接地布线7和电源布线8通过与键合焊盘4相同的层上的金属层形成时，在输入/输出电路11周围进行迂回并提供接地布线和电源布线使得电源布线的布线宽度变窄，以降低电流密度。可选择地，将电源布线的布线宽度加宽来保持电流密度，会导致半导体器件的平面尺寸的增加。 
另一方面，在本实施例中，接地布线7和电源布线8设置在键合焊盘4下方并且在保护元件以及nMISFET和pMISFET形成区域21和27的上方(即在输入/输出电路11(I/O单元)的上方)，这允许加宽布线衬底7和电源布线8的布线宽度，并使输入到键合焊盘4中的EDS电涌确实地经过接地布线7和电源布线8。此外，在接地布线 7和电源布线8之间设置引出区域24允许容易地实现宽度宽的接地布线7和电源布线8。 
(第二实施例) 
图11是示出根据本实施例的半导体器件的主要元件的顶视图，并对应于第一实施例中的图4。如第一实施例中图4的情况那样，图10示出半导体器件的外围以及输入/输出电路11、电路15、电源布线5、接地布线6和键合焊盘4的平面布局，但省略了接地布线7和电源布线8的图示。 
在以上的第一实施例中，将键合焊盘4交错。在本实施例中，将多个键合焊盘4笔直地设置成一行，而不是交错。即，本实施例对应于所有键合焊盘4都以与第一实施例中第一键合焊盘4a相同的方式配置。作为另一实施例，所有键合焊盘4可以以与第一实施例中的第二键合焊盘4b相同的方式来配置。本实施例中的半导体器件的其它配置基本与第一实施例中的半导体器件1相同，从而省略了对其的重复描述。 
除了与第一实施例中键合焊盘4的交错设置有关的那些效果之外，在本实施例中也可以获得类似的效果。例如，在接地布线7和电源布线8之间的引出区域24中将布线53引出到接地布线7和电源布线8的上方，以连接到导电层51，这允许将键合焊盘4设置在输入/输出电路11(I/O单元)的上方，由此，允许将半导体器件1小型化。 
(第三实施例) 
图12和图13是示出根据本实施例的半导体器件的主要元件的顶视图，并分别对应于以上第一实施例中的图2和图5。图12和图13示出了同一区域。如在第一实施例中图2的情况那样，图12示出半导体器件的外围以及输入/输出电路11a和电路15的平面布局。图13示出输入/输出电路11a、电源布线5、接地布线6、接地布线7、电源布线8、导电层51和键合焊盘4c的平面布局。图14和图15是示出根据本实施例的半导体器件的主要元件的横截面。沿着图12中的线E-E 的横截面基本对应于图14。沿着图12中的线F-F的横截面基本对应于图15。图16是示出输入/输出电路11a的电路图(等效电路)。 
键合焊盘4c和输入/输出电路11a如图12至图16中所示。在沿着图1中所示的半导体器件的主表面的外围设置的多个键合焊盘4中的键合焊盘4c，用于将电源电压(电源电位)供给到电源布线8。输入/输出电路11a是构成I/O电源单元的电路，且其电路配置如图16中所示。从图16中的电路图可见，输入/输出电路11a具有用于保护的n沟道MISFET Qn3和Qn4(此后，称作“nMISFET Qn3”和“nMISFETQn4”)和用于保护的二极管D3和D4。键合焊盘4c直接电连接到电源布线8且通过作为保护元件的n沟道MISFET Qn3和Qn4以及二极管D3和D4电连接到接地布线7。 
具体地，键合焊盘4c通过二极管D3电连接到接地布线7，并通过二极管D4电连接到接地布线7。即，键合焊盘4c电连接到二极管D3的阳极或阴极中的一个，且二极管D3的阳极或阴极中的另一个电连接到接地布线7。另外，键合焊盘4c电连接到二极管D4的阳极或阴极中的一个，且二极管D4的阳极或阴极中的另一个电连接到接地布线7。此外，键合焊盘4c电连接到nMISFET Qn3的源极或漏极中的一个，而nMISFET Qn3的源极或漏极中的另一个及其栅电极电连接到接地布线7。另外，键合焊盘4c电连接到nMISFET Qn4的源极或漏极中的一个，而nMISFET Qn4的源极或漏极中的另一个及其栅电极电连接到接地布线7。 
构成输入/输出电路11a的nMISFET Qn3和Qn4以及二极管D3和D4用作保护元件。例如，当电涌(ESD电涌)输入到键合焊盘4c中时，可以通过nMISFET Qn3和Qn4以及二极管D3和D4将其传递到接地布线7。因而，输入/输出电路11a用作保护电路(用于I/O电源单元)。 
如图12至图15中所示，nMISFET形成区域21a、二极管元件形成区域23a、引出区域24、二极管元件形成区域25a和nMISFET形成 区域27a以此顺序在从内(半导体器件1的主表面2的内侧)向外(半导体器件1的主表面2的端部2a侧)的方向上，即X方向上，设置在半导体器件1的主表面2的外围。nMISFET形成区域21是其中形成对应于nMISFET Qn3的MISFET的区域，而二极管元件形成区域23a是形成对应于二极管元件D3的二极管元件的区域。二极管元件形成区域25a是形成对应于二极管元件D4的二极管元件的区域。nMISFET形成区域27a是其中形成对应于nMISFET Qn4的MISFET的区域。因此，通过nMISFET形成区域21a(nMISFET Qn3)、二极管元件形成区域23a(二极管元件D3)、二极管元件形成区域25a(二极管元件D4)以及nMISFET形成区域27a(nMISFET Qn4)形成了输入/输出电路11a。输入/输出电路11a设置在键合焊盘4c的附近。 
参考图12至图15进一步地详细描述根据本实施例的半导体器件的外围(在键合焊盘4c周围)的配置。 
在本实施例中，如图14和图15中所示，p型阱32和n型阱33形成在半导体衬底30的主表面上。p型阱32形成在二维地包括nMISFET形成区域21a和27a的区域中。n型阱33形成在二维地包括二极管元件形成区域23a和25a的区域中。 
nMISFET形成区域21a和27a在配置上基本相同。nMISFET形成区域21a和27a在配置上基本类似于第一实施例中的nMISFET形成区域21。即，在nMISFET形成区域21a和27a中，形成多个栅电极，使得它们在p型阱32的上方通过栅绝缘膜(未示出)在X方向上延伸，且作为源极和漏极的n型半导体区域(n型扩散层)62形成在栅电极61的两侧上。顺便提及，在n型半导体区域62中，n型半导体区域62a用作源极或漏极中的一个，而n型半导体区域62b用作源极或漏极中的另一个。栅电极61、栅绝缘膜(未示出)和在栅电极61下方作为源极和漏极的n型半导体区域62(62a和62b)形成了在nMISFET形成区域21a和27a中构成nMISFET Qn3和Qn4的n型MISFET。 
二极管元件形成区域23a和25a在配置上基本相同。二极管元件形成区域23a和25a在配置上与第一实施例中的二极管元件形成区域23和25相似。即，在二极管元件形成区域23a和25a中，n型半导体区域(n型扩散层)63和p型半导体区域(p型扩散层)64在n型阱33上彼此相邻地二维形成。例如，在Y方向上交替地设置在X方向上延伸的n型半导体区域63和p型半导体区域64。在二极管元件形成区域23a和25a中通过n型半导体区域63和p型半导体区域64之间的PN结形成了二极管元件(构成二极管元件D3和D4的二极管元件)。顺便提及，p型半导体区域64可以由n型阱33的一部分构成。 
作为保护环的p型半导体区域(p型扩散层)65形成在nMISFET形成区域21a和27a中，作为保护环的n型半导体区域(n型扩散层)66形成在二极管元件形成区域23a和25a中。p型半导体区域65可以由p型阱32的一部分构成，而n型半导体区域66可以由n型阱33的一部分构成。 
图14示出经过nMISFET形成区域21a和27a中的n型半导体区域62a以及二极管元件形成区域23a和25a中的n型半导体区域63的横截面(在X方向上)。另外，图15示出经过nMISFET形成区域21a和27a中的n型半导体区域62b以及二极管元件形成区域23a和25a中的n型半导体区域64的横截面(在X方向上)。 
如第一实施例中的情况那样，由多个层间绝缘膜(一体地图示为绝缘膜50)和多个布线层(布线M1至M7)形成的多层布线结构位于半导体衬底30的上方。同样，如第一实施例中的情况那样，通过第四、第五、第六和第七层布线M4、M5、M6和M7以及在布线M4、M5、M6和M7之间连接的塞PG形成了接地布线7和电源布线8。此外，接地布线7和电源布线8沿着半导体器件的外围在Y方向上延伸，以经过构成输入/输出电路11a的保护元件(nMISFET形成区域21a和27a以及二极管元件形成区域23a和25a)的上方。在这种情况下，接地布线7经过nMISFET形成区域21a和二极管元件形成区域23a的上 方。电源布线8经过nMISFET形成区域27a和二极管元件形成区域25a的上方。 
与第一实施例中的键合焊盘4的情况一样，从保护膜(示出为绝缘膜50)的开口露出作为最上面金属层的导电层51，以形成键合焊盘4c。键合焊盘4c一体地形成有导电层51，且导电层51的一部分是键合焊盘4c。导电层51可以视作置于接地布线7和电源布线8上方并电连接到键合焊盘4c的导电层。 
键合焊盘4c设置在构成输入/输出电路11a的保护元件(nMISFET形成区域21a和27a以及二极管元件形成区域23a和25a)的上方。在图14和图15中，键合焊盘4c设置在二极管元件形成区域25a和nMISFET形成区域27a的上方，然而，作为另一实施例，通过形成与第一实施例中第二键合焊盘4b情况中一样的导电层51的图形，可以将键合焊盘4c设置在二极管元件形成区域23a和nMISFET形成区域21a的上方。 
用于键合焊盘4c的导电层51通过引出区域24电连接到在接地布线7和电源布线8下方的布线53a。如图14中所示，布线53a通过塞PG连接打电源布线8，并通过塞PG电连接到二极管元件形成区域23a和25a中的n型半导体区域63以及nMISFET形成区域21a和27a中的n型半导体区域62a。布线53a对应于上述第一实施例中的布线53。如图15中所示，二极管元件形成区域23a和25a中的p型半导体区域64以及nMISFET形成区域21a和27a中的n型半导体区域62b通过塞PG电连接到布线56a。布线56a通过塞PG电连接到在布线56a上方的接地布线7。布线56a对应于第一实施例中的布线55和56。布线53a和56a是置于导电层51、接地布线7和电源布线8下方的布线，且包括第一、第二和第三层布线M1、M2和M3以及塞PG。布线53a和56a在同一层上，但彼此不同。由此实现了图16中所示的电路配置。 
布线53a通过塞PG电连接到在半导体衬底30上方形成的保护元件(nMISFET形成区域21a和27a中的MISFET Qn3和Qn4以及二极 管元件形成区域23a和25a中的二极管元件D3和D4)。置于接地布线7和电源布线8下方的布线53a需要电连接到键合焊盘4c。与第一实施例中的情况相同，在本实施例中也将引出区域24设置在接地布线7和电源布线8之间，并在引出区域24中将布线53a引出到接地布线7和电源布线8的上方，以连接到导电层51。 
在本实施例中，对构成作为保护电路的输入/输出电路11a的保护元件的nMISFET进行划分并形成在nMISFET形成区域21a和27a中，并对构成输入/输出电路11a的保护元件的二极管元件进行划分并形成在两个二极管元件形成区域23a和25a中。将引出区域24设置在包括nMISFET形成区域21a和二极管元件形成区域23a的组与包括二极管元件形成区域25a和nMISFET形成区域27a的组之间。将布线53a引出到接地布线7和电源布线8的上方以电连接到导电层51。此外，可以将引出区域24视作设置在nMISFET形成区域21a和nMISFET形成区域27a之间。 
在本实施例中，这种配置使得能够提供与第一实施例基本相同的效果。 
例如，与第一实施例中的情况一样，在本实施例中，也将引出区域24设置在接地布线7和电源布线8之间，并将布线53a引出到接地布线7和电源布线8的上方，以连接到导电层51，从而键合焊盘4c可以设置地更靠内，使得减小半导体器件(半导体芯片)的平面尺寸，这允许将半导体器件小型化。 
另外，将构成输入/输出电路11a的保护元件(nMISFET和二极管元件)分成两个相应的区域，以将引出区域24设置在nMISFET形成区域21a和27a之间以及二极管元件形成区域23a和25a之间。将布线53a引出到接地布线7和电源布线8的上方，以连接到导电层51。特别地，将比二极管元件形成区域23a和25a占据更大面积的nMISFET形成区域分成两个区域(即，nMISFET形成区域21a和27a)，并将引出区域24设置在nMISFET形成区域21a和27a之间。这使得能够 将引出区域24设置在用于形成输入/输出电路11a的区域的中心周围，这允许将键合焊盘4c设置在输入/输出电路11a的中心附近的位置处。也就是说，即使当键合焊盘4c设置在引出区域24外时(在半导体器件1的端部2a的一侧上)，通过比nMISFET形成区域27a更靠内地设置引出区域24的位置，也可以将键合焊盘4设置地更靠内。这允许减小半导体器件的平面尺寸，以将半导体器件小型化。 
(第四实施例) 
图17至图20是示出根据本发明的半导体器件的主要元件的顶视图。图17至图20分别对应于第一实施例中的图2至图4。图17和图20示出同一区域。类似于第一实施例中的图2，图17示出了半导体器件的外围以及输入/输出电路11b和11c以及电路15的平面布局。图18对应于向图17添加了电源布线5、接地布线6、接地布线7和电源布线8的图。图19对应于向图17添加了电源布线5、接地布线6、导电层51和键合焊盘4的图。图20对应于向图17添加了电源布线5、接地布线6和布线71和72的图。图21和22是示出根据本实施例的半导体器件的主要元件的横截面。沿着图17中线G-G的横截面基本对应于图21。沿着图17中线H-H的横截面基本对应于图22。图23是示出输入/输出电路11b的电路图(等效电路)。图24是示出输入/输出电路11c的电路图(等效电路)。 
在图17至图24中示出了键合焊盘4d和4e以及输入/输出电路11b和11c。在沿着图1中所示的半导体器件的主表面的外围所设置的多个键合焊盘4中的键合焊盘4d是用于将电源电压(电源电位)供给到电源布线5。在沿着图1中所示的半导体器件的主表面的外围所设置的多个键合焊盘4中的键合焊盘4e是用于将接地电压(接地电位)供给到接地布线6。输入/输出电路11b是用于构成核心电源供给单元且如图23中所示地进行配置。输入/输出电路11c是用于构成核心接地供给单元且如图24中所示地进行配置。 
也就是说，如从图23可见的那样，输入/输出电路11b具有保护n 沟道MISFET Qn5和Qn6(此后，称作“nMISFET Qn5”和“nMISFETQn6”)以及保护二极管D5和D6。键合焊盘4d直接电连接到电源布线5并通过用作保护元件的nMISFET Qn5和Qn6以及二极管D5和D6电连接到接地布线6。 
具体地，键合焊盘4d通过二极管元件D5电连接到接地布线6并通过二极管元件D6电连接到接地布线6。换句话说，键合焊盘4d电连接到二极管D5的阳极或阴极中的一个，而二极管D5的阳极或阴极中的另一个电连接到接地布线6。另外，键合焊盘4d电连接到二极管D6的阳极或阴极中的一个，而二极管D6的阳极或阴极中的另一个电连接到接地布线6。此外，键合焊盘4d电连接到nMISFET Qn5的源极或漏极中的一个，而nMISFET Qn5的源极或漏极中的另一个电连接到接地布线6。键合焊盘4d电连接到nMISFET Qn6的源极或漏极中的一个，而nMISFET Qn6的源极或漏极中的另一个电连接到接地布线6。 
如从图24中可见的那样，输入/输出电路11c具有保护nMISFETQn7和Qn8(此后，称作“nMISFET Qn7”和“nMISFET Qn8”)以及保护二极管D7和D8。键合焊盘4e直接电连接到接地布线6并通过用作保护元件的nMISFET Qn7和Qn8以及二极管D5和D6电连接到接地布线5。 
具体地，键合焊盘4e通过二极管元件D7电连接到电源布线5并通过二极管元件D8电连接到电源布线5。换句话说，键合焊盘4e电连接到二极管D7的阳极或阴极中的一个，而二极管D7的阳极或阴极中的另一个电连接到接地布线5。另外，键合焊盘4e电连接到二极管D8的阳极或阴极中的一个，而二极管D8的阳极或阴极中的另一个电连接到电源布线5。此外，键合焊盘4e电连接到nMISFET Qn7的源极或漏极中的一个，而nMISFET Qn7的源极或漏极中的另一个电连接到接地布线5。键合焊盘4e电连接到nMISFET Qn8的源极或漏极中的一个，而nMISFET Qn8的源极或漏极中的另一个电连接到电源布线 5。 
构成输入/输出电路11b和11c的nMISFET Qn5、Qn6、Qn7和Qn8以及二极管D5、D6、D7和D8能够用作用于保护的元件(保护元件)。例如，当电涌(ESD电涌)等输入到键合焊盘4d中时，可以通过nMISFET Qn5和Qp6以及二极管D5和D6将其传递到接地布线6。例如，当电涌(ESD电涌)等输入到键合焊盘4e中时，也可以通过nMISFET Qn7和Qn8以及二极管D7和D8将其传递到电源布线5。因而，输入/输出电路11b和11c能够用作用于核心电源供给单元和核心GND供给单元的保护电路。 
如图17至图22中所示，在输入/输出电路11b中，nMISFET形成区域21b、二极管元件形成区域23b、引出区域24、二极管元件形成区域25b和nMISFET形成区域27b以此顺序在从内(半导体器件1的主表面2的内侧)向外(半导体器件1的主表面2的端部2a侧)的方向上，即X方向上，设置在半导体器件1的主表面2的外围处。用于形成输入/输出电路11c的区域也和用于形成输入/输出电路11b的配置相同。也就是说，在输入/输出电路11c中，nMISFET形成区域21c、二极管元件形成区域23c、引出区域24、二极管元件形成区域25c和nMISFET形成区域27c以此顺序在从内(半导体器件1的主表面2的内侧)向外(半导体器件1的主表面2的端部2a侧)的方向上，即X方向上，设置在半导体器件1的主表面2的外围处。 
nMISFET形成区域21b是其中形成对应于nMISFET Qn5的MISFET的区域，而二极管元件形成区域23b是其中形成对应于二极管元件D5的二极管元件的区域。二极管元件形成区域25b是其中形成对应于二极管元件D6的二极管元件的区域。nMISFET形成区域27b是其中形成对应于nMISFET Qn6的MISFET的区域。因此，通过nMISFET形成区域21b(nMISFET Qn5)、二极管元件形成区域23b(二极管元件D5)、二极管元件形成区域25b(二极管元件D6)以及nMISFET形成区域27b(nMISFET Qn6)形成了输入/输出电路11b。 输入/输出电路11b设置在键合焊盘4d的附近。 
nMISFET形成区域21c是其中形成对应于nMISFET Qn7的MISFET的区域，而二极管元件形成区域23c是其中形成对应于二极管元件D7的二极管元件的区域。二极管元件形成区域25c是其中形成对应于二极管元件D8的二极管元件的区域。nMISFET形成区域27c是其中形成对应于nMISFET Qn8的MISFET的区域。因此，通过nMISFET形成区域21c(nMISFET Qn7)、二极管元件形成区域23c(二极管元件D7)、二极管元件形成区域25c(二极管元件D8)以及nMISFET形成区域27c(nMISFET Qn8)形成了输入/输出电路11c。输入/输出电路11b设置在键合焊盘4e的附近。 
参考图17至图22更为详细地描述根据本实施例的半导体器件的外围(在键合焊盘4e和4d的周围)配置。 
在本实施例中，用于形成输入/输出电路27b和27c的区域在Y方向上彼此相邻地设置。键合焊盘4d和4e也彼此相邻地设置。 
除了布线以外，用于形成输入/输出电路27b和27c的每个区域在配置上基本与第三实施例中用于形成输入/输出电路11a的区域相同。也就是说，除了布线以外，nMISFET形成区域21b和21c中的每个在配置上与以上的nMISFET形成区域21a基本相同。除了布线以外，二极管元件形成区域23b和23c中的每个在配置上与以上的二极管元件形成区域23a基本相同。除了布线以外，二极管元件形成区域25b和25c中的每个在配置上与以上的二极管元件形成区域25a基本相同。除了布线以外，pMISFET形成区域27b和27c中的每个在配置上与以上的nMISFET形成区域27a基本相同。由于这些理由，这里省略了对nMISFET形成区域21b、21c、27b、27c以及二极管元件形成区域23b、23c、25b、25c的配置的描述。 
图21示出经过nMISFET形成区域21b和27b中的n型半导体区域62a以及二极管元件形成区域23b和25b中的n型半导体区域63的横截面(在X方向)。另外，图22示出经过nMISFET形成区域21c 和27c中的n型半导体区域62a以及二极管元件形成区域23c和25c中的p型半导体区域64的横截面(在X方向)。 
同样，在本实施例中，与第一至第三实施例的情形一样，使由多个层间绝缘膜(一体地示出为绝缘膜50)和多个布线层(布线M1至M7)形成的多层布线结构位于半导体衬底30的上方。 
在本实施例中，接地布线7和电源布线8通过第六和第七层布线M6和M7以及在布线M6和M7之间连接的塞PG形成。此外，接地布线7和电源布线8沿着半导体器件的外围在Y方向上延伸，以经过构成输入/输出电路11b和11c的保护元件(nMISFET形成区域21b、21c、27b和27c以及二极管元件形成区域23b、23c、25b和25c)的上方。其中接地布线7经过nMISFET形成区域21a和21c以及二极管元件形成区域23b和23c的上方。电源布线8经过nMISFET形成区域27b和27c以及二极管元件形成区域25b和25c的上方。 
此外，在本实施例中，包括第四和第五层布线M4和M5的布线71设置在接地布线7下方。包括第四和第五层布线M4和M5的布线72设置在电源布线8下方。布线71在Y方向上、在从输入/输出电路11b中的nMISFET形成区域21b和二极管元件形成区域23b到输入/输出电路11c中的nMISFET形成区域21c和二极管元件形成区域23c的上方延伸。布线72在Y方向上、在从输入/输出电路11b中的nMISFET形成区域27b和二极管元件形成区域25b到输入/输出电路11c中的nMISFET形成区域27c和二极管元件形成区域25c的上方延伸。 
电源布线5和接地布线6通过第四、第五、第六和第七层布线M4、M5、M6和M7以及在布线M4、M5、M6和M7之间进行连接的塞PG形成。电源布线5和接地布线6在Y方向上比接地布线7和电源布线8更靠内地延伸，即比输入/输出电路11b和11c更靠内。 
与第一实施例中的键合焊盘4的情况一样，作为最上面金属层的导电层51从保护膜(图示为绝缘膜50)的开口52露出，以形成键合 焊盘4c和4e。键合焊盘4d一体地形成有导电层51，且导电层51的一部分是键合焊盘4d。另外，键合焊盘4e一体地形成有导电层51，且导电层51的一部分是键合焊盘4e。用于键合焊盘4d的导电层51和用于键合焊盘4e的导电层51在同一层上，然而，它们是彼此分离的、进行了不同构图的导电层。可以将导电层51视作置于接地布线7和电源布线8上方并电连接到键合焊盘4d和4e的导电层。另外，导电层51的图形也可以用于八层布线(最上层布线)，以通过布线M4、M5、M6和M7以及导电层51来形成电源布线5和接地布线6。 
键合焊盘4d设置在构成输入/输出电路11b的保护元件(nMISFET形成区域21b和27b以及二极管元件形成区域23b和25b)的上方。键合焊盘4e设置在构成输入/输出电路11c的保护元件(nMISFET形成区域21c和27c以及二极管元件形成区域23c和25c)的上方。 
可以将包括键合焊盘4d和4e的多个键合焊盘4进行交错。由此，键合焊盘4d和4e在Y方向上的位置移动。如第一键合焊盘4a的情形那样，键合焊盘4d和4e中的一个(这里为键合焊盘4e)设置在半导体器件的端部附近的一侧上，并且如第一键合焊盘4b的情形那样，键合焊盘4d和4e中的另一个(这里为键合焊盘4d)设置地比键合焊盘4e更靠内。 
由此，如图所示，键合焊盘4d设置在nMISFET形成区域21b和二极管元件形成区域23b的上方，而键合焊盘4e设置在二极管元件形成区域25c和nMISFET形成区域27c的上方。作为另一实施例，键合焊盘4d可以设置在nMISFET形成区域27b和二极管元件形成区域25b的上方，而键合焊盘4e可以设置在二极管元件形成区域23c和nMISFET形成区域21c的上方。 
用于键合焊盘4d的导电层51从引出区域24的上方延伸到电源布线5的上方，同时经过二极管元件形成区域23b和nMISFET形成区域21b的上方，并通过塞PG电连接到导电层51下方的电源布线5。用于键合焊盘4d的导电层51通过引出区域24电连接到置于导电层51 下方的布线53b。布线53b是置于电源布线5、接地布线6、接地布线7、电源布线8、导电层51和布线71与72下方的布线，并例如包括第一、第二和第三层布线M1、M2和M3以及塞PG。如图21中所示，布线53b从用于形成输入/输出电路11b的区域延伸到电源布线5下方，并通过塞PG电连接到置于布线53b上方的电源布线5，以及通过塞PG电连接到置于布线53b上方的布线72。布线53b还通过塞PG电连接到布线53b下方的nMISFET形成区域21b和27b中的n型半导体区域62a和二极管元件形成区域23b和25b中的n型半导体区域63。 
用于键合焊盘4e的导电层51从nMISFET形成区域27c的上方延伸到接地布线6的上方，同时经过二极管元件形成区域25c、引出区域24、二极管元件形成区域23c和nMISFET形成区域21c的上方，并通过塞PG电连接到导电层51下方的电源布线6。用于键合焊盘4e的导电层51通过引出区域24电连接到置于导电层51下方的布线53c。布线53c是置于电源布线5、接地布线6、接地布线7、电源布线8、导电层51和布线71与72下方的布线，并例如包括第一、第二和第三层布线M1、M2和M3以及塞PG。如图22中所示，布线53c从用于形成输入/输出电路11c的区域延伸到接地布线6下方，并通过塞PG电连接到置于布线53c上方的电源布线6，以及通过塞PG电连接到置于布线53c上方的布线71。布线53c还通过塞PG电连接到布线53c下方的nMISFET形成区域21c与27c中的n型半导体区域62a和二极管元件形成区域23c与25c中的p型半导体区域64。 
布线53b和53c对应于第一至第三实施例中的布线53和53a。尽管这里没有提供说明，但如第三实施例的情况那样，nMISFET形成区域21b与27b中的n型半导体区域62b和二极管元件形成区域23b与25b中的p型半导体区域64通过塞PG等电连接到布线，且布线进一步通过塞PG电连接到进一步置于布线上方的布线71。此外，尽管这里也没有提供说明，但nMISFET形成区域21c和27c中的n型半导体区域62b和二极管元件形成区域23c和25c中的n型半导体区域63通 过塞PG电连接到布线，且布线进一步通过塞PG电连接到进一步置于布线上方的布线72。因而实现了图23和图24中所示的电路配置。 
布线53b通过塞PG电连接到在半导体衬底30上形成的保护元件(nMISFET形成区域21b和27b中的MISFET Qn5和Qn6以及二极管元件形成区域23b和25b中的二极管元件D5和D6)。另外，布线53c通过塞PG电连接到在半导体衬底30上形成的保护元件(nMISFET形成区域21c和27c中的MISFET Qn7和Qn8以及二极管元件形成区域23c和25c中的二极管元件D7和D8)。布线53b和53c置于接地布线7、电源布线8以及布线71和72下方，并需要分别电连接到键合焊盘4d和4e。与第一实施例中的情形一样，在本实施例中，也将引出区域24设置在接地布线7和电源布线8之间，且在引出区域24中将布线53b和53c引出到接地布线7和电源布线8的上方，以连接到导电层51。 
在本实施例中，对作为构成作为保护电路的输入/输出电路11a的保护元件的nMISFET进行划分并形成在两个nMISFET形成区域21b和27b中，并对作为构成输入/输出电路11a的保护元件的二极管元件进行划分并形成在两个二极管元件形成区域23b和25b中。将引出区域24设置在包括nMISFET形成区域21b和二极管元件形成区域23b的组与包括二极管元件形成区域25b和nMISFET形成区域27b的组之间，并将布线53b引出到布线71和72、接地布线7和电源布线8的上方，以电连接到导电层51。另外，对作为构成作为保护电路的输入/输出电路11c的保护元件的nMISFET进行划分并形成在两个nMISFET形成区域21c和27c中，并对作为构成输入/输出电路11c的保护元件的二极管元件进行划分并形成在两个二极管元件形成区域23c和25c中。将引出区域24设置在包括nMISFET形成区域21c和二极管元件形成区域23c的组与包括二极管元件形成区域25c和nMISFET形成区域27c的组之间，并将布线53c引出到布线71和72、电源布线5、接地布线6、接地布线7和电源布线8的上方，以电连接 到导电层51。可以认为引出区域24设置在nMISFET形成区域21b和27b之间以及引出区域24设置在nMISFET形成区域21c和27c之间。 
本实施例中的这种配置使得能够提供与第三实施例基本相同的效果。 
同样在本实施例中，与第一实施例中的情况一样，例如，引出区域24设置在接地布线7和电源布线8之间，并将布线53b和53c引出到布线71和72、接地布线7和电源布线8的上方，以连接到导电层51，使得键合焊盘4d和4c可以设置地更靠内，允许减小半导体器件(半导体芯片)的平面尺寸以将半导体器件小型化。 
另外，将构成输入/输出电路11b和11c的每个保护元件(nMISFET和二极管元件)分成两个区域，以将引出区域24设置在：nMISFET形成区域21b与27b之间以及二极管元件形成区域23b和25b之间；nMISFET形成区域21c与27c之间以及二极管元件形成区域23c和25c之间。将布线53b和53c引出，以连接到导电层51。特别地，将比二极管元件形成区域23b、23c、25b和25c占据更大面积的nMISFET形成区域分成两个区域，在这两个区域之间设置引出区域24。即，在输入/输出电路11b中，将用于形成作为保护元件的nMISFET的区域分成nMISFET形成区域21b和27b，在它们之间设置引出区域24。在输入/输出电路11c中，将用于形成作为保护元件的nMISFET的区域分成nMISFET形成区域21c和27c，在它们之间设置引出区域24。这使得能够将引出区域24设置在用于形成输入/输出电路11b和11c的区域的中心周围，这允许将键合焊盘4d和4c设置在用于形成输入/输出电路11b和11c的区域的中心附近的位置处。例如，即使当键合焊盘4e设置在引出区域24外时(在半导体器件1的端部的一侧上)，通过比pMISFET形成区域27c更靠内地设置引出区域24的位置，也可以将键合焊盘4e设置地更靠内，由此允许减小半导体器件的平面尺寸，以将半导体器件小型化。 
此外，本实施例提供以下效果。 
由于键合焊盘4d电连接到电源布线5，所以键合焊盘4d能够将电源电位(电源电压)供给到电源布线5。由于布线72通过布线53b和引出区域24也连接到用于键合焊盘4d的导电层51，所以布线72也电连接到键合焊盘4d和电源布线5，以向其供给电源电位。另外，由于键合焊盘4e电连接到接地布线6，所以键合焊盘4e能够将接地电位(接地电压)供给到接地布线6。由于布线71也通过布线53c和引出区域24连接到用于键合焊盘4e的导电层51，所以布线71也电连接到键合焊盘4e和接地布线6，以向其供给接地电位。 
由于布线71从nMISFET形成区域21b和二极管元件形成区域23b的上方延伸到nMISFET形成区域21c和二极管元件形成区域23c的上方，所以在二极管元件形成区域23b和25b中的p型半导体区域64以及在nMISFET形成区域21b和27b中的n型半导体区域62b可以连接到在其上方延伸的布线71(电连接到接地布线6的布线71)。另外，由于布线72从二极管元件形成区域25b和nMISFET形成区域27b的上方延伸到nMISFET形成区域27c和二极管元件形成区域25c的上方，所以在二极管元件形成区域23c和25c中的n型半导体区域63以及在nMISFET形成区域21c和27c中的n型半导体区域62b可以连接到在其上方延伸的布线72(电连接到电源布线5的布线72)。 
这样设置布线71和72能够简化用于将二极管D5和D6以及nMISFET Qn5和Qn6连接到接地布线6、以及用于将二极管D7和D8以及nMISFET Qn7和Qn8连接到电源布线5的布线。另外，用于将二极管D5和D6以及nMISFET Qn5和Qn6连接到接地布线6的布线在长度上基本与用于将二极管D7和D8以及nMISFET Qn7和Qn8连接到电源布线5的布线相同，这允许进一步地提高半导体器件的性能。 
尽管已经参考实施例详细地描述了由本发明人做出的本发明，但本发明并非仅限于前述实施例，而是可以在不脱离本发明的主旨的范围内进行变化。 
本发明适于应用到具有键合焊盘的半导体器件。 

Claims (10)

1.一种半导体设备，包括：
半导体芯片；
输出电路，在所述半导体芯片中成行布置，
所述输出电路中的每个包括彼此耦合的第一MISFET和第二MISFET；
键合焊盘，布置在所述半导体芯片中，
在平面视图中，所述键合焊盘中的每个与所述输出电路中的所述第一MISFET和所述第二MISFET之一相重叠；
引出区域中的布线，其中的每个布线布置在所述键合焊盘中的每个之下；
在平面视图中，所述键合焊盘中的每个与所述引出区域中的布线中的每个相重叠；
导电塞，其中的每个导电塞布置在所述键合焊盘中的每个以及所述引出区域中的布线中的每个之间，
所述导电塞中的每个将所述键合焊盘中的每个以及所述引出区域中的布线中的每个进行耦合，
所述键合焊盘中的每个以及所述引出区域中的布线中的每个耦合至所述输出电路中的每个的所述第一MISFET和所述第二MISFET；
接地布线，布置在所述键合焊盘之下，并且耦合至所述输出电路中的每个的所述第一MISFET；以及
电源布线，布置在所述键合焊盘之下，并且耦合至所述输出电路中的每个的所述第二MISFET，
其中在平面视图中，所述引出区域中的布线中的每个以及所述导电塞中的每个位于所述输出电路中的每个的所述第一MISFET和所述第二MISFET之间，以及其中在平面视图中，所述引出区域中的布线中的每个以及所述导电塞中的每个位于所述接地布线和所述电源布线之间。
2.根据权利要求1所述的半导体设备，
其中所述输出电路中的每个包括第一保护二极管和第二保护二极管，
其中所述输出电路中的每个中的所述第一保护二极管和所述第二保护二极管耦合至所述键合焊盘中的每个，以及
其中在平面视图中，所述导电塞中的每个位于所述输出电路中的每个中的所述第一保护二极管和所述第二保护二极管之间。
3.根据权利要求1所述的半导体设备，
其中所述输出电路中的每个包括第一电阻元件和第二电阻元件，
其中所述输出电路中的每个中的所述第一电阻元件和所述第二电阻元件耦合至所述键合焊盘中的每个，以及
其中在平面视图中，所述导电塞中的每个位于所述输出电路中的每个中的所述第一电阻元件和所述第二电阻元件之间。
4.根据权利要求1所述的半导体设备，
其中所述第一MISFET和所述第二MISFET分别是nMISFET和pMISFET。
5.根据权利要求4所述的半导体设备，
其中所述第一MISFET和所述第二MISFET中的每个具有源极和漏极，以及
其中所述输出电路中的每个中的、所述第一MISFET的所述漏极和所述第二MISFET的所述漏极相耦合。
6.根据权利要求5所述的半导体设备，
其中所述接地布线耦合至所述输出电路中的每个中的所述第一MISFET的所述源极，以及
其中所述电源布线耦合至所述输出电路中的每个中的所述第二MISFET的所述源极。
7.根据权利要求5所述的半导体设备，
其中所述键合焊盘中的每个耦合至所述输出电路中的每个中的所述第一MISFET的所述漏极以及所述第二MISFET的所述漏极。
8.根据权利要求1所述的半导体设备，
其中保护膜布置在所述键合焊盘之上，以及
其中所述键合焊盘中的每个部分地从所述保护膜露出。
9.根据权利要求8所述的导体设备，
其中在平面视图中，所述保护膜与所述导电塞相重叠。
10.根据权利要求1所述的半导体设备，
其中所述键合焊盘中的每个包括铝，以及
其中所述接地布线、所述电源布线以及所述引出区域中的布线中的每个包括铜。
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