JP6849927B2 - 半導体集積回路装置 - Google Patents
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Description
図1は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図1に示す半導体集積回路装置1は、内部コア回路が形成されたコア領域2と、コア領域2の周囲に設けられ、インターフェイス回路(I/O回路)が形成されたI/O領域3とを備えている。I/O領域3には、半導体集積回路装置1の周辺部を環状に囲むように、2列のI/Oセル列10A,10Bが設けられている。図1では図示を簡略化しているが、I/Oセル列10A,10Bにはそれぞれ、インターフェイス回路を構成する複数のI/Oセル10が並んでいる。また図1では図示を省略しているが、半導体集積回路装置1には、複数の外部接続パッドが配置されている。
図2〜図4の構成によると、VDDIOに関して、I/Oセル列10Aに設けられた列内電源配線21a,21bおよびI/Oセル列10Bに設けられた列内電源配線21c,21dは、I/Oセル列10A,10B間に設けられた電源配線23と、電源配線25a〜25dを介して接続されている。このため、列内電源配線21a〜21dのみの場合に比べて、電源配線23の存在により、電源供給能力やESD保護能力が強化される。また、VSSに関して、I/Oセル列10Aに設けられた列内電源配線22a,22bおよびI/Oセル列10Bに設けられた列内電源配線22c,22dは、I/Oセル列10A,10B間に設けられた電源配線24と、電源配線26a〜26dを介して接続されている。このため、列内電源配線22a〜22dのみの場合に比べて、電源配線24の存在により、電源供給能力やESD保護能力が強化される。
図2の構成では、I/Oセル列10A,10Bの両方の列内電源配線を、I/Oセル列10A,10B間の電源配線に接続するものとしたが、I/Oセル列10A,10Bのうちいずれか一方の列内電源配線を、I/Oセル列10A,10B間の電源配線に接続するようにしてもよい。
図6は第2実施形態に係る半導体集積回路装置のI/O領域3の構成例を示す図であり、図1の部分Wの拡大図に相当する。図6の構成例では、3種類の電源電位VDD,VDDIO18,VDDIO33が供給される。例えば、VDDは0.9V、VDDIO18は1.8V、VDDIO33は3.3Vである。なお、図6では、I/Oセルの内部構成や信号配線等については図示を省略している。
図6の構成によると、VDDIO18に関して、I/Oセル列10A,10Bに設けられた列内電源配線72a,72bは、パッド列30A,30B間に設けられた電源配線76aおよびパッド列30C,30D間に設けられた電源配線76bと、電源配線82a〜82cを介して接続されている。このため、列内電源配線72a,72bのみの場合に比べて、電源配線76a,76bの存在により、電源供給能力やESD保護能力が強化される。また、VDDIO33に関して、I/Oセル列10A,10Bに設けられた列内電源配線73a,73bは、パッド列30A,30B間に設けられた電源配線77aおよびパッド列30C,30D間に設けられた電源配線77bと、電源配線83a〜83cを介して接続されている。このため、列内電源配線73a,73bのみの場合に比べて、電源配線77a,77bの存在により、電源供給能力やESD保護能力が強化される。また、VSSに関して、I/Oセル列10A,10Bに設けられた列内電源配線74a〜74fは、パッド列30B,30C間に設けられた電源配線78a,78bと、電源配線84a〜84eを介して接続されている。このため、列内電源配線74a〜74fのみの場合に比べて、電源配線78a,78bの存在により、電源供給能力やESD保護能力が強化される。しかも、電源配線76a,76b,77a,77b,78a,78bは列内電源配線72a,72b,73a,73b,74a〜74fよりも厚さが大きいので、電源供給能力やESD保護能力の強化効果はより大きい。
図6の構成は一例であり、パッドの配置形態、列内電源配線の配置形態、パッド列間の電源配線の配置形態等については、図6の構成に限られるものではない。例えば、図6の構成では、パッド列30A〜30DのY方向における両側にVDDを供給する電源配線75a,75bをそれぞれ配置するものとしたが、他の電位例えばVSSを供給する電源配線を配置してもよい。あるいは、パッド列のY方向における両側のいずれか一方にのみ電源配線を配置してもよいし、パッド列のY方向における両側に、互いに異なる電位を供給する電源配線をそれぞれ配置してもよい。
10 I/Oセル
10A I/Oセル列
10B I/Oセル列
21a,21b,22a,22b 第1列内電源配線
21c,21d,22c,22d 第2列内電源配線
23,24 第1電源配線
25a〜25d,26a〜26d 第2電源配線
30 外部接続パッド
30A〜30D パッド列
31a,31b,32a,32b 第1パッド
31c,31d,32c,32d 第2パッド
33a,34a,35a,36a,36b 第1パッド
33b,34b,35b,36c,36d 第2パッド
61a,61b,62a,62b,63a,63b,64a,64b 第1電源配線
65a〜65c,66a〜66c,67a〜67c,68a〜68d 第2電源配線
71a,71b,72a,72b,73a,73b,74a〜74d 列内電源配線
75a,75b,76a,76b,77a,77b,78a,78b 第1電源配線
81,82a〜82c,83a〜83d,84a〜84e 第2電源配線
Claims (18)
- 第1方向に並ぶ複数のI/Oセルをそれぞれ備え、前記第1方向と垂直をなす第2方向において隣り合う第1および第2I/Oセル列と、
前記第1および第2I/Oセル列のそれぞれの領域内において、少なくとも1層の第1配線層において前記第1方向に延びるように設けられた、所定電源電位用の第1および第2列内電源配線と、
前記第1I/Oセル列と前記第2I/Oセル列との間の領域に、前記第1配線層の上層にありかつ前記第1配線層の各層よりも厚さが大きい第2配線層において、前記第1方向に延びるように設けられた、前記所定電源電位用の第1電源配線と、
前記第1電源配線と、前記第1および第2列内電源配線のうち少なくともいずれか一方とを接続する第2電源配線とを備えた
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2電源配線は、前記第2方向に直線状に延びるように配置されており、かつ、前記第1電源配線と、前記第1および第2列内電源配線の両方とを接続する配線を含む
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2電源配線は、屈曲部を有する配線を含む
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2電源配線は、前記第1配線層の上層でかつ前記第2配線層の下層にあり、かつ前記第1配線層の各層よりも厚さが大きい第3配線層に設けられている
ことを特徴とする半導体集積回路装置。 - 請求項4記載の半導体集積回路装置において、
前記第2電源配線は、配線経路の少なくとも一部において、前記第3配線層に加えて前記第2配線層に設けられている
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1および第2I/Oセル列のそれぞれの領域内に設けられており、前記所定電源電位を供給するための外部接続パッドである第1および第2パッドを備え、
前記第1および第2パッドは、前記第2方向において対向する位置に配置されており、かつ、前記第2電源配線とそれぞれ接続されている
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1および第2I/Oセル列におけるI/Oセルは、前記第2方向において分かれた高電源電圧領域と低電源電圧領域とを含み、かつ、前記高電源電圧領域が前記第1電源配線の側にあるように配置されている
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2方向に延びる信号配線が、前記I/Oセル間を通っている
ことを特徴とする半導体集積回路装置。 - 第1方向に並ぶ複数のI/Oセルを備えた、少なくとも1つのI/Oセル列と、
前記少なくとも1つのI/Oセル列の領域内において、少なくとも1層の第1配線層において前記第1方向に延びるように設けられた、所定電源電位用の列内電源配線と、
前記少なくとも1つのI/Oセル列の領域内において、前記第1方向に並ぶように配置された複数の外部接続パッドをそれぞれ備え、前記第1方向と垂直をなす第2方向において並ぶ複数のパッド列と、
前記少なくとも1つのI/Oセル列の領域内における前記複数のパッド列のいずれかの間において、前記第1配線層の上層にありかつ前記第1配線層の各層よりも厚さが大きい第2配線層において、前記第1方向に延びるように設けられた、前記所定電源電位用の第1電源配線と、
前記第1電源配線と、前記列内電源配線とを接続する第2電源配線とを備えた
ことを特徴とする半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
前記第2電源配線は、前記第2方向に直線状に延びるように配置された配線を含む
ことを特徴とする半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
前記第2電源配線は、屈曲部を有する配線を含む
ことを特徴とする半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
前記第2電源配線は、前記第1配線層の上層でかつ前記第2配線層の下層にあり、かつ前記第1配線層の各層よりも厚さが大きい第3配線層に設けられている
ことを特徴とする半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
前記第2方向に延びる信号配線が、前記I/Oセル間を通っている
ことを特徴とする半導体集積回路装置。 - 第1方向に並ぶ複数のI/Oセルを備えた、少なくとも1つのI/Oセル列と、
前記少なくとも1つのI/Oセル列の領域内において、少なくとも1層の第1配線層において前記第1方向に延びるように設けられた、所定電源電位用の列内電源配線と、
前記少なくとも1つのI/Oセル列の領域内において、前記第1方向に並ぶように配置された複数の外部接続パッドをそれぞれ備え、前記第1方向と垂直をなす第2方向において並ぶ複数のパッド列と、
前記少なくとも1つのI/Oセル列の領域内における、前記複数のパッド列の前記第2方向における両側のうち少なくともいずれか一方において、前記第1配線層の上層にありかつ前記第1配線層の各層よりも厚さが大きい第2配線層において、前記第1方向に延びるように設けられた、前記所定電源電位用の第1電源配線と、
前記第1電源配線と、前記列内電源配線とを接続する第2電源配線とを備えた
ことを特徴とする半導体集積回路装置。 - 請求項14記載の半導体集積回路装置において、
前記第2電源配線は、前記第2方向に直線状に延びるように配置された配線を含む
ことを特徴とする半導体集積回路装置。 - 請求項14記載の半導体集積回路装置において、
前記第2電源配線は、屈曲部を有する配線を含む
ことを特徴とする半導体集積回路装置。 - 請求項14記載の半導体集積回路装置において、
前記第2電源配線は、前記第1配線層の上層でかつ前記第2配線層の下層にあり、かつ前記第1配線層の各層よりも厚さが大きい第3配線層に設けられている
ことを特徴とする半導体集積回路装置。 - 請求項14記載の半導体集積回路装置において、
前記第2方向に延びる信号配線が、前記I/Oセル間を通っている
ことを特徴とする半導体集積回路装置。
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