JP2012114137A - 半導体集積回路 - Google Patents

Abstract

【課題】例えばクラック発生などに起因する大量生産段階での低歩留りという問題を防止できる半導体集積回路を提供する。
【解決手段】パッドメタルの下に回路を有する半導体集積回路において、パッド開口部分のパッドメタルの少なくとも下全面に、互いに同一の電位を有する配線メタルを形成し、当該配線メタルの電位を上記パッドメタルと異なる電位に設定した。また、上記配線メタル、及び上記配線メタル以外の電位を有する別の配線メタルは、上記パッドメタルよりも下層に形成される。さらに、上記半導体集積回路の複数のパッドにおいて、バッド開口部分のパッドメタルの少なくとも下全面に形成された複数の配線メタルは互いに同一の電位に設定される。
【選択図】図６

Description

本発明は、例えば外部信号を入出力するメタルバッドを有する半導体集積回路に関する。

近年、高集積化が要求される半導体装置においては外部信号をインターフェースするパッドの下部領域にトランジスタ等の能動素子を配置している。例えば特許文献１では、パッドの下部領域にＥＳＤ（静電気放電）保護ダイオードを配置することで高集積化を実現している。しかしながら、このような構成ではウェハテストによるパッドへのプローブ、アセンブリによるパッドへのボンディングによる衝撃により層間絶縁膜のクラックが発生し、パッドを構成するメタルとパッドの下部領域に存在する回路の配線メタルのショートが発生するという問題があった。

また、例えば特許文献２では、このクラックに対して、層間絶縁膜強度を均一にしてクラックを防止することが提案されている。これらの従来技術では複数回のプローブによる衝撃、パッド座標やパッドサイズによって異なるボンディングによる衝撃に対してクラックを完全に防止するものでない。

図１は従来例１に係るＥＳＤ（静電気放電）保護ダイオード１０，２０を用いた半導体集積回路を示す回路図であり、図２は図１の半導体集積回路の平面図であり、図３は図２のＡ−Ａ’線についての縦断面図である。なお、半導体集積回路上のパッド開口５０部分以外に存在する絶縁保護膜５１は図２に図示していない。また、本願図面の縦断面図において、断面はハッチングすべきであるが、図示の見やすさのために、ハッチングを省略している。

図１において、パッドメタル４３は配線メタル６１，６２を介してダイオード１０，２０に接続され、さらに、ダイオード１０，２０を介して電源メタル４１及び接地メタル４２に接続されている。また、図２及び図３において、パッドメタル４３は絶縁層４０内の最上層に形成されており、電源メタル４１及び接地メタル４２はパッドメタル４３より下層に形成される。さらに、接地メタル４２をスルーホール導体７２、配線メタル６１及びスルーホール導体７１を介して半導体基板３０内のＰ−ウェル２１上のＰ＋フィールド２２に接続する一方、パッドメタル４３を、スルーホール導体７３、配線メタル６２、スルーホール導体７２、配線メタル６１、及びスルーホール導体７１を介してＮ＋フィールド２３に接続することで図１の接地に対するダイオード２０を構成している。さらに、電源メタル４１をスルーホール導体７２、配線メタル６１及びスルーホール導体７１を介してＮ−ウェル１１上のＮ＋フィールド１３に接続する一方、パッドメタル４３を、スルーホール導体７３、配線メタル６２、スルーホール導体７２、配線メタル６１、及びスルーホール導体７１を介してＰ＋フィールド１２に接続することで、図１の電源に対するダイオード１０を構成している。

図４は従来例２に係る半導体集積回路においてクラック４４が発生する状態を示す縦断面図であり、図５は図４の半導体集積回路においてクラック４４によるショートが発生する状態を示す縦断面図である。

図４及び図５の絶縁層４０において、パッドメタル４３、電源メタル４１及び接地メタル４２のみを図示している。パッド開口５０部分のパッドメタル４３に対するプローブ、ボンディングの衝撃は常に同じ箇所に加わるものではなく、従って、常に同じ箇所にクラック４４が発生するものではない。図４のように、パッドメタル４３下部の電源メタル４１及び接地メタル４２の存在しない場所にクラック４４が発生した場合、ショートは発生しないが、図５のように接地メタル４２上でクラック４４が発生した場合、ショートが発生する。

すなわち、クラック４４の発生はパッドメタル４３への衝撃に対して弱いパッド構造で発生するが、半導体集積回路の評価段階もしくは生産初期段階では発生していなかったショートが大量生産段階で発生する可能性がある。つまり、評価段階もしくは生産初期段階で衝撃に弱いパッド構造の問題が顕著に現れない場合があり、大量生産段階で集積回路の歩留り低下という問題を引き起こすことになる。

本発明の目的は以上の問題点を解決し、このような原因に起因する大量生産段階での低歩留りという問題を防止できる半導体集積回路を提供することにある。

本発明に係る半導体集積回路は、パッドメタルの下に回路を有する半導体集積回路において、
パッド開口部分のパッドメタルの少なくとも下全面に、互いに同一の電位を有する配線メタルを形成し、当該配線メタルの電位を上記パッドメタルと異なる電位に設定したことを特徴とする。

上記半導体集積回路において、上記配線メタル、及び上記配線メタル以外の電位を有する別の配線メタルは、上記パッドメタルよりも下層に形成されたことを特徴とする。

また、上記半導体集積回路において、上記半導体集積回路の複数のパッドにおいて、バッド開口部分のパッドメタルの少なくとも下全面に形成された複数の配線メタルは互いに同一の電位に設定されたことを特徴とする。

さらに、上記半導体集積回路において、上記各配線メタルは、メタルの無い領域にてなるホールを有し、上記ホールの対角線の大きさは２μｍ未満であることを特徴とする。

従って、本発明によれば、パッド開口部分のパッドメタル下全面に同じ電位の配線メタルが存在することにより、パッドのどの位置でクラックの発生があってもショートの検出が可能となり、大量生産時の低歩留りを防止できる。

また、パッドメタル下全面に同じ電位の配線メタルを存在させ、それ以外の電位を持つ配線メタルは、パッド下にあり、パッドメタル下全面の配線メタルより下層のメタルで構成することにより、当該半導体集積回路の集積度を維持できる。

さらに、半導体集積回路上複数のパッドにおいて、バッド開口部分のパッドメタル下全面に存在する配線メタルが同じ電位であることで、より大量生産時の低歩留りを防止できる。

またさらに、パッドメタル下の配線メタルは複数個のメタルの無い領域にてなるホールを有し、このホールの対角線の大きさは２μｍ未満であることで、各メタル層を平坦化する必要のある多層配線構造プロセスであっても、パッドのどの位置でクラックの発生があってもショートの検出が可能となり、大量生産時の低歩留りを防止できる。

従来例１に係るＥＳＤ（静電気放電）保護ダイオード１０，２０を用いた半導体集積回路を示す回路図である。 図１の半導体集積回路の平面図である。 図２のＡ−Ａ’線についての縦断面図である。 従来例２に係る半導体集積回路においてクラック４４が発生する状態を示す縦断面図である。 図４の半導体集積回路においてクラック４４によるショートが発生する状態を示す縦断面図である。 本発明の実施例１に係る半導体集積回路においてクラック４４によるショートが発生する状態を示す縦断面図である。 図６の半導体集積回路の平面図である。 本発明の実施例２に係る半導体集積回路の縦断面図である。 本発明の実施例３に係る半導体集積回路の縦断面図である。 実施例４のための比較例に係る半導体集積回路の平面図である。 本発明の実施例４に係る半導体集積回路の平面図である。 本発明の実施例５に係る半導体集積回路の平面図である。 （ａ）は本発明の実施例６に係る半導体集積回路で用いる配線メタル４６を示す平面図であり、（ｂ）はその変形例を示す平面図であり、（ｃ）は（ａ）及び（ｂ）の矩形ホール４７の大きさを示す平面図である。 （ａ）は本発明の実施例７に係る半導体集積回路で用いる配線メタル４６を示す平面図であり、（ｂ）は（ａ）の矩形ホール４８の大きさを示す平面図である。

以下、本発明に係る実施例について図面を参照して説明する。なお、以下の各実施例及び従来例において、同様の構成要素については同一の符号を付している。また、本願図面の縦断面図において、断面はハッチングすべきであるが、図示の見やすさのために、ハッチングを省略している。

図６は本発明の実施例１に係る半導体集積回路においてクラック４４によるショートが発生する状態を示す縦断面図であり、図７は図６の半導体集積回路の平面図である。

図６において、半導体基板３０上の絶縁層４０において、パッドメタル４３及び電源メタル４１又は接地メタル４２が形成され、パッドメタル４３の下に所定の電子回路が形成されている。ここで、図６のように、衝撃の加わるパッド開口５０部分のパッドメタル４３の下の少なくとも全面に、互いに同一の電位である配線メタルである電源メタル４１又は接地メタル４２を形成する。なお、当該配線メタルは、従来例における配線メタル６２などであってもよい。この構造によりパッドメタル４３の下面のどの位置においても、クラック４４又はショートＳＳの発生があっても、その発生を検出することができる。なお、検出回路は、各メタル間に流れる電流が所定のしきい値電流以上流れたときにショートＳＳなどが発生したと検出することができ、以下の各実施例においても同様である。

また、図７に示すように、配線メタルである電源メタル４１又は接地メタル４２や、その他の配線メタル６２はパッドメタル４３と同一の形状である必要はなく、少なくとも、衝撃の加わるパッド開口５０部分のパッドメタル４３の下の少なくとも全面に形成されていればよい。

図８は本発明の実施例２に係る半導体集積回路の縦断面図である。図８において、図３の従来例１と同様に、半導体基板３０内にダイオード１０，２０が形成され、半導体基板３０上の絶縁層４０内に、電源メタル４１と、接地メタル４２と、パッドメタル４３と、配線メタル６１，６２と、スルーホール導体７１，７２，７３が形成されている。ここで、パッドメタル４３の下の実質的に全面（全面の例えば９０％以上であればよい。）に接地メタル４２を形成し、電源メタル４１を接地メタル４２と同層で形成したことを特徴としている。この場合、電源メタル４１及びダイオード１０がパッド開口５０領域の外部に形成され、集積度が悪くなる。

図９は本発明の実施例３に係る半導体集積回路の縦断面図である。図９において、図８の実施例２と比較して、電源メタル４１を接地メタル４２の下層に形成したことを特徴としている。ここで、パッド開口５０領域内に電源メタル４１及びダイオード１０を形成できる。つまり、パッドメタル４３の下の実質的に全面（全面の例えば９０％以上であればよい。）に互いに同じ電位の配線メタル（例えば接地メタル４２）を形成し、それ以外の電位を持つ配線メタル（例えば電源メタル４１など）は、パッドメタル４３の下全面の配線メタルより下層に形成することで集積度を維持できる。

図１０は実施例４のための比較例に係る半導体集積回路の平面図である。図１０において、半導体基板３０上に複数配置されたパッドであり、接地メタル４２上には接地に接続される接地パッドＧＰ、第１の信号を入出力する信号パッドＳ１、第２の信号を入出力する信号パッド信号Ｓ２、及び接地に接続される接地パッドＧＰが配置され、電源メタル４１上には、第３の信号を入出力する信号パッドＳ３、第４の信号を入出力する信号Ｓ４、及び電源電圧源に接続される電源パッドＰＰが配置されている。半導体チップ上のパッドはその配置位置によりすべて同じプローブ、ボンディングの衝撃を受けるものでないためパッド位置によるばらつきも生じる。図１０において、例えばショートＳＳ１、ＳＳ２、及びＳＳ３が発生した場合、ショートＳＳ２の検出は異なる電位でのショートなので可能であるが、ショートＳＳ１及びショートＳＳ３はパッド電位と各パッドメタル下のメタルの電位が同一であるため検出できない。以上の問題点を解決するために以下の実施例を提案する。

図１１は本発明の実施例４に係る半導体集積回路の平面図である。図１１において、上記の問題点を考慮し、図１１のように半導体集積回路上すべてのパッドメタル下の配線メタルを、接地電位を有する接地メタル４２とした。本実施例４では、ショートＳＳ１は同電位であるので検出できないが、ショートＳＳ２及びショートＳＳ３は異なる電位なので検出が可能である。

図１２は本発明の実施例５に係る半導体集積回路の平面図である。図１２において、すべてのパッドＳ１〜Ｓ４，ＧＰ，ＰＰ下の配線メタルを、接地電位及び電源電位とは異なる他の電位を有するショート検出用メタル４５とした。この場合、ショートＳＳ１、ショートＳＳ２、及びショートＳＳ３の検出が可能である。また、高集積化が要求される半導体集積回路装置においては、より多層配線構造となり、各メタル層の平坦化のため全面にメタル配線を配置できない場合もある。

図１３（ａ）は本発明の実施例６に係る半導体集積回路で用いる配線メタル４６を示す平面図であり、図１３（ｂ）はその変形例を示す平面図であり、図１３（ｃ）は図１３（ａ）及び図１３（ｂ）の矩形ホール４７の大きさを示す平面図である。

図１３（ａ）に示すように、配線メタル４６にメタルの無い領域にてなる複数の矩形ホール４７を形成することが好ましい。当該矩形ホール４７は好ましくは正方形状のホールであり、当該配線メタル４６の長手方向に平行な格子の各位置で所定の一定間隔で形成されている。また、図１３（ｂ）においては、複数の矩形ホール４７は、当該配線メタル４６の長手方向に対して例えば６０度方向に平行な菱形格子の各位置で所定の一定間隔で形成されている。

ここで、矩形ホール４７の大きさは以下の通りである。本発明者らの調査によればクラック４４の水平面での大きさは２〜３μｍ程度から数１０μｍであるため、当該矩形ホール４７の最大の大きさ、すなわち対角線の最大長さは、図１３（ｃ）に示すように、２μｍ未満であればショート発生の有無を検出することができ、これにより、評価段階もしくは生産初期段階で衝撃に弱いパッド構造の問題が顕著に現れないことによる、大量生産段階での低歩留りという問題を防止できる。

図１４（ａ）は本発明の実施例７に係る半導体集積回路で用いる配線メタル４６を示す平面図であり、図１４（ｂ）は図１４（ａ）の矩形ホール４８の大きさを示す平面図である。

また、図１４（ａ）に示すように、配線メタル４６にメタルの無い領域にてなる複数の矩形ホール４８を形成し、当該矩形ホール４８は好ましくは正方形状のホールであり、当該配線メタル４６の長手方向に対して例えば４５度方向に平行な正方形格子の各位置で所定の一定間隔で形成されている。なお、当該矩形ホール４７の最大の大きさ、すなわち対角線の最大長さは、好ましくは、図１４（ｂ）に示すように、上述と同様に２μｍ未満である。

以上詳述したように、本発明によれば、パッド開口部分のパッドメタル下全面に同じ電位の配線メタルが存在することにより、パッドのどの位置でクラックの発生があってもショートの検出が可能となり、大量生産時の低歩留りを防止できる。

また、パッドメタル下全面に同じ電位の配線メタルを存在させ、それ以外の電位を持つ配線メタルは、パッド下にあり、パッドメタル下全面の配線メタルより下層のメタルで構成することにより、当該半導体集積回路の集積度を維持できる。

さらに、半導体集積回路上複数のパッドにおいて、バッド開口部分のパッドメタル下全面に存在する配線メタルが同じ電位であることで、より大量生産時の低歩留りを防止できる。

またさらに、パッドメタル下の配線メタルは複数個のメタルの無い領域にてなるホールを有し、このホールの対角線の大きさは２μｍ未満であることで、各メタル層を平坦化する必要のある多層配線構造プロセスであっても、パッドのどの位置でクラックの発生があってもショートの検出が可能となり、大量生産時の低歩留りを防止できる。

１０，２０…ダイオード、
１１…Ｎ−ウェル、
１２…Ｐ＋フィールド、
１３…Ｎ＋フィールド、
２１…Ｐ−ウェル、
２２…Ｐ＋フィールド、
２３…Ｎ＋フィールド、
３０…半導体基板、
４０…絶縁層、
４１…電源メタル、
４２…接地メタル、
４３…パッドメタル、
４４…クラック、
４５…検出用メタル、
４６…配線メタル、
４７，４８…矩形ホール、
５０…パッド開口、
５１…絶縁保護膜、
６１，６２…配線メタル、
７１，７２，７３…スルーホール導体、
ＧＰ…接地パッド、
ＰＰ…電源パッド、
Ｓ１，Ｓ２，Ｓ３，Ｓ４…信号パッド、
ＳＳ１，ＳＳ２，ＳＳ３…ショート。

特開２００７−２３５１５６号公報。 特開２００８−２９４４６４号公報。 特開２００９−２６０２２３号公報。

Claims (4)

1. パッドメタルの下に回路を有する半導体集積回路において、
   パッド開口部分のパッドメタルの少なくとも下全面に、互いに同一の電位を有する配線メタルを形成し、当該配線メタルの電位を上記パッドメタルと異なる電位に設定したことを特徴とする半導体集積回路。
2. 上記配線メタル、及び上記配線メタル以外の電位を有する別の配線メタルは、上記パッドメタルよりも下層に形成されたことを特徴とする請求項１記載の半導体集積回路。
3. 上記半導体集積回路の複数のパッドにおいて、バッド開口部分のパッドメタルの少なくとも下全面に形成された複数の配線メタルは互いに同一の電位に設定されたことを特徴とする請求項１又は２記載の半導体集積回路。
4. 上記各配線メタルは、メタルの無い領域にてなるホールを有し、上記ホールの対角線の大きさは２μｍ未満であることを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体集積回路。

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