JP2000307063A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
でき、半導体集積回路の集積度を上げることができる半
導体集積回路装置を提供する。 【解決手段】 マクロコア11の周りに、リング状のV
DD用及びGND用の電源周回リング16a、16bが
3層配線構造の最上層及び最下層の第3配線層14及び
第1配線層12により構成されている。この電源周回リ
ング16a、16bは平面視で重なる位置に配置され、
外部端子から供給された正電源VDD1及び負電源GN
D1は中間の第2配線層13により電源周回リングまで
導かれている。そして、スルーホールコンタクト18に
より正電源VDD1用配線層13は電源周回リング16
aに接続され、スルーホールコンタクト17により負電
源GND1用配線層13は電源周回リング16bに接続
されている。
Description
り囲むように電源配線領域が設けられた半導体集積回路
装置に関する。
る半導体集積回路の集積度向上のために、電源配線領域
を小さくすることが求められている。
の論理機能の回路が構成され、このマクロセルには、マ
クロセル領域外に設けられた配線領域に形成された電源
配線によって給電が行われ、また、前記配線領域に設け
られた信号配線によってマクロセル領域間の信号の伝送
が行われる。この場合、電源配線幅は、電源容量及びノ
イズ耐性の確保等により、信号配線に比較して50乃至
100倍の太い幅に形成される。このため、半導体集積
回路の集積度を向上させるためには、チップ上に占める
電源配線の面積が問題となる。
ウト図である。マクロコア(マクロセルの内部)41の
外周に、マクロコア41を中心としてリング状に延びる
正電源(VDD)配線44と、更にその外側にリング状
に延びる負電源(GND)配線45とが配置されてい
る。これらの配線44、45は、図示の横方向に延びる
第1配線層42と、この第1配線層42の上層に層間絶
縁膜を介して形成され図示の縦方向に延びる第2配線層
43とを、スルーホールコンタクト46により接続する
ことにより、リング状の配線44、45に構成されてい
る。
44及び負電源配線45の各電源周回リングに夫々正電
源VDD及び負電源GNDが接続される。マクロコア4
1には電源周回リングから正電源VDD及び負電源GN
Dが供給される。
電源周回リングからマクロコア41に正電源VDDを供
給する配線47と、外部から電源周回リングに、また電
源周回リングからマクロコア41に負電源GNDを供給
する配線48として、図示の横方向に延びる配線はいず
れも第1配線層42と同層の配線層により構成され、縦
方向に延びる配線はいずれも第2配線層43と同層の配
線層により構成されている。これらの配線のうち、外部
と外側リングの負電源配線45とを接続する配線48及
びマクロコア41と内側リングの正電源配線44とを接
続する配線47は、接続に問題がなく、また、外側リン
グとマクロコア41、又は外部と内側リングとを接続す
る際に、その途中に存在する内側リング又は外側リング
が、2層配線構造において接続用配線47、48と異な
る層である場合にも問題がない。
は、図3のA部及びB部に示すように、電源周回リング
とマクロコア(マクロセル内部)41に接続されるGN
D配線48と、外部と電源周回リングに接続されるVD
D配線47とが近接している場合は、両者がショートし
ないように配線47を折り曲げて接続しなければならな
い。マクロセル外部の電源配線47に対して、マクロセ
ルがどのような位置関係で配置されるのかは、各チップ
ごとの問題であるため、配線の折り曲げが必要になる可
能性は常にあり、電源周回リングの外側に配線折り曲げ
用の領域を確保する必要がある。また、電源周回リング
の配線幅は、信号配線の幅の数10倍必要な場合もあ
り、配線領域の確保が困難になるという問題点があっ
た。
Dを重ね合わせて配置することによってマクロセル面積
を確保する方法が提案されている(例えば、特開平8−
64768号公報)。
をAl配線により形成し、第2種の電源配線をポリシリ
コン等の下地配線層により形成すると共に、両者を重ね
合わせているので、半導体集積回路装置の配線領域にお
ける電源配線の面積占有率を減少させることが可能とな
り、それによって電源配線以外の配線の配線性を向上さ
せることができ、半導体集積回路装置の集積度を向上さ
せることができる。
た従来の半導体集積回路装置においては、電源配線層か
らマクロセルの内部に電源供給する際に常に電源周回リ
ングを介して電源供給をする必要があり、その場合にマ
クロセルの電源供給端子が電源配線層と同一の層の位置
に存在して、かつ、同じ電位であれば問題はないが、マ
クロセルの電源供給端子が別の電源配線層に設定されて
いる場合は、配線層を変更する領域を確保しなければな
らず、領域確保による集積度の低下、配線領域の面積確
保が困難になるという問題点がある。また、マクロセル
の電源供給端子が電源配線層と同一の層の位置に存在し
ていて、かつ、異なる電位(例えば、正電源と負電源)
で、互いに近接している場合は、ショートによる破壊が
起こるという問題点もある。
のであって、チップ上で電源配線領域を小さくすること
ができ、半導体集積回路の集積度を上げることができる
半導体集積回路装置を提供すること目的とする。
回路装置は、回路素子が配置された回路素子領域と、こ
の回路素子領域を取り囲むように配置されたリング状の
電源周回リングと、を有し、この電源周回リングは、多
層配線構造の少なくとも3層の配線層のうち、2層の配
線層を使用して一層の配線層によりリング状の正電源用
電源周回リングを構成し、他層の配線層によりリング状
の負電源用電源周回リングを構成して両電源周回リング
を平面視で重なるように配置し、それ以外の配線層によ
り外部端子から前記電源周回リングまで接続し、更にこ
の配線層と前記正電源用電源周回リング及び負電源用電
源周回リングとをスルーホールコンタクトにより接続し
たことを特徴とする。
を使用して前記電源周回リングを通過して外部端子と前
記回路素子領域とを接続する配線を配置してもよく、前
記正電源用周回リングと同層の配線層により外部とこの
電源用電源周回リングとを接続する配線を配置してもよ
い。また、前記正電源用電源周回リングと同層の外部に
接続された配線層と、前記負電源用電源周回リングと同
層でそれに接続された配線層と、両配線層を接続するス
ルーホールコンタクトとを有することができる。
子領域とは、各電源周回リングと同層の配線層により接
続されていてもよい。
正電源用電源周回リングを構成する一層の配線層と、前
記負電源用電源周回リングを構成する他層の配線層との
中間に配置された配線層であり、前記それ以外の配線層
と前記一層の配線層及び前記他層の配線層とは夫々前記
それ以外の配線層と前記一層の配線層との間のスルーホ
ールコンタクト及び前記それ以外の配線層と前記他層の
配線層との間のスルーホールコンタクトにより接続され
るように構成することができる。
体集積回路装置について、添付の図面を参照して具体的
に説明する。図1は本発明の実施例に係る半導体集積回
路装置のレイアウトを示す図、図2(a)及び(b)
は、夫々図1のA−A´線及びB−B´線の位置の断面
図である。
回リング16a、16bが両者間に層間絶縁膜を介して
多層配線構造で形成されている。即ち、基板上に層間絶
縁膜を介して第1配線層12が形成されており、更に第
1配線層12上に層間絶縁膜を介して第2配線層13が
形成されており、更に第2配線層13上に層間絶縁膜を
介して第3配線層14が形成されている。
重なるように多層配線構造で形成されており、図2
(a)、(b)に示すように、正電源配線VDD用の電
源周回リング16aは最上層の第3配線層14によりリ
ング状に構成されており、負電源配線GND用の電源周
回リング16bは最下層の第1配線層12によりリング
状に構成されている。
に配置された正電源端子VDD1は最上層の第3配線層
14と同層に設けられており、負電源端子GND1は最
下層の第1配線層12と同層に設けられている。
は、正電源端子VDD2及び負電源端子GND2が中層
の第2配線層13と同層に設けられている。
bに対し、配線層12、13、14を介して正電源VD
D1及び負電源GND1が供給され、外部端子からマク
ロコア11に対し正電源VDD2及び負電源GND2が
直接配線層13により供給される。
3により負電源GND1及び正電源VDD1が夫々電源
周回リング16b、16aに供給される。図2(a)に
示すように、GND1に接続された第2配線層13が、
電源周回リング16a、16bの第3配線層14と第1
配線層12との間にまで延びており、スルーホールコン
タクト17を介して下層の第1配線層12に接続されて
いる。これにより、下層の電源周回リング16bにGN
D1が供給される。また、図2(b)に示すように、V
DD1に接続された第2配線層13も同様に電源周回リ
ング16a、16bの第3配線層14と第1配線層12
との間にまで延びており、スルーホールコンタクト18
を介して上層の第3配線層14に接続されている。これ
により、上層の電源周回リング16aにVDD1が供給
される。
12によっても正電源VDD1及び負電源GND1が電
源周回リング16a、16bに供給される。図示例にお
いては、正電源VDD1が2本の第3配線層14により
これと同層の第3配線層14により構成される電源周回
リング16aに直接接続されている。また、負電源GN
D1が外部端子から2本の第3配線層14により電源周
回リング16bの近傍まで供給され、スルーホールコン
タクト19を介して第1配線層12に供給される。そし
て、負電源GND1はこの第1配線層12を介して同層
の第1配線層12により構成される電源周回リング16
bに供給される。
の如くして電源周回リング16a、16bに一旦供給さ
れ、この電源周回リング16a、16bから電源周回リ
ング16a、16bとマクロコア11との間に配置され
た第3配線層14により正電源VDD1がマクロコア1
1に供給され、第1配線層12により負電源GND1が
マクロコア11に供給される。
は図1の横方向に延びる第2配線層13により外部から
電源周回リング16a、16bの間を通過してマクロコ
ア11まで直接接続される。電源周回リング16a、1
6bは夫々第3配線層14及び第1配線層12により構
成されているので、第2配線層13はこの電源周回リン
グ16a、16bに接触することなくこれを通過する。
そして、マクロコア11の内部には、第2配線層13と
同層に電源VDD2端子及びGND2端子が設けられて
おり、これらのVDD2端子及びGND2端子に、夫々
外部のVDD2に接続された第2配線層13及び外部の
GND2に接続された第2配線層13が直接接続されて
いる。
においては、電源周回リング16a、16bを3層構造
の最上層及び最下層の配線層14、12により構成し、
正電源VDD用の電源周回リング16aと負電源GND
用の電源周回リング16bとを平面視で重ねて配置する
ので、その電源周回リング16a、16bを配置するた
めの領域を削減することができる。また、外部端子と電
源周回リング16a、16bとの間は配線領域の面積を
削減できる。第2配線層13と、スルーホールコンタク
ト17、18により接続されるので、GNDとVDDと
の間の配線ショートを回避するための配線折り曲げの必
要性がない。このため、このような配線折り曲げのため
の領域を設ける必要がないので、また、電源周回リング
16a、16bとマクロコア11との間は異なる配線層
12、14により接続するので、両者のショートを考慮
する必要がない。
うちの2層の配線層12,14を使用しているので、他
の1層の配線層13を使用して、外部から電源周回リン
グを通過してマクロコア11まで到達する配線を設ける
ことができ、外部から電源VDD2及びGND2を直接
マクロコア11に給電することができる。
種々の変形が可能である。例えば、正電源VDD及び負
電源GND用の電源周回リングは、上記実施例のように
夫々第3配線層及び第1配線層により構成せずに、例え
ば上下に隣接する2配線層により構成してもよい。
4層以上として、外部と電源周回リングとを接続する配
線層を増やしてもよい。
子及びGND2端子を、一方は第2配線層13で、他方
は第3配線層14で形成して重ねて配置するというよう
に、多層構造の電源端子にして外部と接続することもで
きる。但し、電源リングを通過する配線が第2配線層1
3の一層である場合には、VDD2又はGND2のいず
れか一方の配線を電源リングとマクロコアとの間の領域
でスルーホールコンタクトにより他の層の配線層に接続
し、この配線層を介してマクロコア11の多層構造の電
源端子と接続する必要がある。
配線構造の配線層のうちの2層を使用し、正電源及び負
電源用の電源周回リングが平面視で重なるように配置し
たので、電源周回リングの配置面積を削減することがで
きると共に、正電源電圧用の電源周回リングと負電源電
圧用の電源周回リングとの各配線層の他に配線層を少な
くとも1層確保しているので、スルーホールコンタクト
の選択のみで正電源VDDの接続及び負電源GNDの接
続をとることができ、更に電源周回リングに接続せずに
直接マクロコアに接続することもできる。
不要であり、また、外部配線と電源周回リングの配線層
が合わない場合に、配線層を変更する必要がなくなり、
配線変更のために電源周回リングの周囲に領域を確保す
る必要もないという利点がある。
イアウトを示す図である。
(b)は図1のB−B’線による断面図である。
図である。
Claims (6)
- 【請求項1】 回路素子が配置された回路素子領域と、
この回路素子領域を取り囲むように配置されたリング状
の電源周回リングと、を有し、この電源周回リングは、
多層配線構造の少なくとも3層の配線層のうち、2層の
配線層を使用して一層の配線層によりリング状の正電源
用電源周回リングを構成し、他層の配線層によりリング
状の負電源用電源周回リングを構成して両電源周回リン
グを平面視で重なるように配置し、それ以外の配線層に
より外部端子から前記電源周回リングまで接続し、更に
この配線層と前記正電源用電源周回リング及び負電源用
電源周回リングとをスルーホールコンタクトにより接続
したことを特徴とする半導体集積回路装置。 - 【請求項2】 前記それ以外の配線層を使用して前記電
源周回リングを通過して外部端子と前記回路素子領域と
を接続する配線を配置することを特徴とする請求項1に
記載の半導体集積回路装置。 - 【請求項3】 更に、前記正電源用電源周回リングと同
層の配線層により外部とこの正電源用電源周回リングと
を接続する配線を配置することを特徴とする請求項1又
は2に記載の半導体集積回路装置。 - 【請求項4】 更に、前記正電源用電源周回リングと同
層の外部に接続された配線層と、前記負電源用電源周回
リングと同層でそれに接続された配線層と、両配線層を
接続するスルーホールコンタクトとを有することを特徴
とする請求項1乃至3のいずれか1項に記載の半導体集
積回路装置。 - 【請求項5】 前記各電源周回リングと前記回路素子領
域とは、各電源周回リングと同層の配線層により接続さ
れていることを特徴とする請求項1乃至4のいずれか1
項に記載の半導体集積回路装置。 - 【請求項6】 前記それ以外の配線層は、前記正電源用
電源周回リングを構成する一層の配線層と、前記負電源
用電源周回リングを構成する他層の配線層との中間に配
置された配線層であり、前記それ以外の配線層と前記一
層の配線層及び前記他層の配線層とは夫々前記それ以外
の配線層と前記一層の配線層との間のスルーホールコン
タクト及び前記それ以外の配線層と前記他層の配線層と
の間のスルーホールコンタクトにより接続されているこ
とを特徴とする請求項1乃至5のいずれか1項に記載の
半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11273299A JP3376953B2 (ja) | 1999-04-20 | 1999-04-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP11273299A JP3376953B2 (ja) | 1999-04-20 | 1999-04-20 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
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JP2000307063A true JP2000307063A (ja) | 2000-11-02 |
JP3376953B2 JP3376953B2 (ja) | 2003-02-17 |
Family
ID=14594167
Family Applications (1)
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---|---|---|---|
JP11273299A Expired - Fee Related JP3376953B2 (ja) | 1999-04-20 | 1999-04-20 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3376953B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1227517A2 (en) | 2001-01-29 | 2002-07-31 | Sony Corporation | Semiconductor device |
JP2003037178A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体集積回路装置 |
KR100785838B1 (ko) * | 2005-02-04 | 2007-12-13 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
-
1999
- 1999-04-20 JP JP11273299A patent/JP3376953B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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EP1227517A2 (en) | 2001-01-29 | 2002-07-31 | Sony Corporation | Semiconductor device |
EP1227517A3 (en) * | 2001-01-29 | 2005-07-20 | Sony Corporation | Semiconductor device |
JP2003037178A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体集積回路装置 |
US6693334B2 (en) | 2001-07-25 | 2004-02-17 | Nec Electronics Corporation | Semiconductor integrated circuit device |
KR100785838B1 (ko) * | 2005-02-04 | 2007-12-13 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
US7375423B2 (en) | 2005-02-04 | 2008-05-20 | Fujitsu Limited | Semiconductor device |
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