JPH04109624A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04109624A JPH04109624A JP2227712A JP22771290A JPH04109624A JP H04109624 A JPH04109624 A JP H04109624A JP 2227712 A JP2227712 A JP 2227712A JP 22771290 A JP22771290 A JP 22771290A JP H04109624 A JPH04109624 A JP H04109624A
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- semiconductor integrated
- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 8
- 238000010168 coupling process Methods 0.000 abstract description 8
- 238000005859 coupling reaction Methods 0.000 abstract description 8
- 230000007257 malfunction Effects 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract 5
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に３層以上の多層配
線で形成されたダイナミックラッチ回路を有する半導体
集積回路に関する。
線で形成されたダイナミックラッチ回路を有する半導体
集積回路に関する。
第４図（Ａ）、第４図（Ｂ）は従来のダイナミックラッ
チ回路のレイアウトパターンの上面図、及びこのパター
ンにより形成された半導体集積回路のＹ−Ｙ’線の断面
図である。また第６図は第４図（Ａ）の等価回路図であ
る。従来、半導体集積回路のダイナミックラッチ回路は
、クロックドインバータとインバータ、あるいはトラン
スファーゲートとインバータによって構成され、前者の
場合そのレイアウトパターンは第４図（Ａ）の様に設計
されていた。クロックドインバータの出力Ａを、第２配
線層で配線し、それを次段のインバータのゲート人力Ｂ
となる第１配線層に接続し、このインバータの出力は第
２配線層及び第３配線層で配線されていた。ここで、第
４図（Ａ）の出力Ａで示される第２配線層及びそれと接
続する第１配線層Ｂがダイナミックラッチ回路の保持ラ
インとなる。
チ回路のレイアウトパターンの上面図、及びこのパター
ンにより形成された半導体集積回路のＹ−Ｙ’線の断面
図である。また第６図は第４図（Ａ）の等価回路図であ
る。従来、半導体集積回路のダイナミックラッチ回路は
、クロックドインバータとインバータ、あるいはトラン
スファーゲートとインバータによって構成され、前者の
場合そのレイアウトパターンは第４図（Ａ）の様に設計
されていた。クロックドインバータの出力Ａを、第２配
線層で配線し、それを次段のインバータのゲート人力Ｂ
となる第１配線層に接続し、このインバータの出力は第
２配線層及び第３配線層で配線されていた。ここで、第
４図（Ａ）の出力Ａで示される第２配線層及びそれと接
続する第１配線層Ｂがダイナミックラッチ回路の保持ラ
インとなる。
タイナミックラッチ回路のレイアウトパターンでは、前
記保持ラインの第２配線層の圧力Ａと、それと隣接する
他の配線層とのカップリング容量、あるいは絶縁層を挟
んでその上を通過する配線層とのカップリンク容量をな
るべく少なくするため、保持ラインの第２配線層（出力
Ａ）は極力短くなる様に設計されていた。しかし、第５
図（Ａ）、第５図（Ｂ）の様に、前記保持ラインの第２
配線層（出力Ａ）の上をそれと関係のないタイミングで
変化する他の信号線Ｔ２が通過できる形状となっていた
。
記保持ラインの第２配線層の圧力Ａと、それと隣接する
他の配線層とのカップリング容量、あるいは絶縁層を挟
んでその上を通過する配線層とのカップリンク容量をな
るべく少なくするため、保持ラインの第２配線層（出力
Ａ）は極力短くなる様に設計されていた。しかし、第５
図（Ａ）、第５図（Ｂ）の様に、前記保持ラインの第２
配線層（出力Ａ）の上をそれと関係のないタイミングで
変化する他の信号線Ｔ２が通過できる形状となっていた
。
第５図（Ａ）、第５図（Ｂ）は前述した第４図（Ａ）。
第４図（Ｂ）の保持ラインの第２配線層の上を保持とは
関係のないタイミングで変化する第３配線層Ｔ２が通過
した場合のレイアウトパターン上面図、このパターンに
より形成された半導体集積回路のＹ−Ｙ’線の断面図で
、第７図はその等価回路図である。また、第８図は第７
図の誤動作を説明するための動作波形図である。第４図
（Ａ）のクロックドインバータの入力ＩＮに、第８図に
示した波形が入力されると、クロックφの値がａ点にお
いてＬ゛から゛′Ｈパに変化すると、保持ライン（出力
Ａ２人力Ｂ）の値は入力信号ＩＮの′″Ｈ“レベルを受
けて、“Ｈ″”からＩＩ Ｌ ＩＩに変化する。
関係のないタイミングで変化する第３配線層Ｔ２が通過
した場合のレイアウトパターン上面図、このパターンに
より形成された半導体集積回路のＹ−Ｙ’線の断面図で
、第７図はその等価回路図である。また、第８図は第７
図の誤動作を説明するための動作波形図である。第４図
（Ａ）のクロックドインバータの入力ＩＮに、第８図に
示した波形が入力されると、クロックφの値がａ点にお
いてＬ゛から゛′Ｈパに変化すると、保持ライン（出力
Ａ２人力Ｂ）の値は入力信号ＩＮの′″Ｈ“レベルを受
けて、“Ｈ″”からＩＩ Ｌ ＩＩに変化する。
次にｂ点において、クロックφが“Ｈ″から″Ｌ″に変
化し、前記保持ラインが保持状態になった後、通過配線
Ｔ２が“Ｌ ｎから″Ｈｕに変化すると、第２配線層（
出力Ａ）と通過配線Ｔ２との容量（第７図のカップリン
グ容ＪＩＣ２）によって保持ラインの値は“′Ｌパから
“Ｈ“に引き上げられ、これがトランジスタＮ３のしき
い値レベル以上になると、ＯＵＴの値は破線の様にＩＩ
Ｌ ＩＩ レベルとなり、実線の正常な値と異なる誤
った値を出力してしまう。
化し、前記保持ラインが保持状態になった後、通過配線
Ｔ２が“Ｌ ｎから″Ｈｕに変化すると、第２配線層（
出力Ａ）と通過配線Ｔ２との容量（第７図のカップリン
グ容ＪＩＣ２）によって保持ラインの値は“′Ｌパから
“Ｈ“に引き上げられ、これがトランジスタＮ３のしき
い値レベル以上になると、ＯＵＴの値は破線の様にＩＩ
Ｌ ＩＩ レベルとなり、実線の正常な値と異なる誤
った値を出力してしまう。
尚、第４図（Ａ）、第５図（Ａ）において、左上から右
下に至る斜線は拡散層、右上から左下に至る斜線は第２
配線層、横線は第１配線層、横線と点々との組合せは第
３配線層をそれぞれ示す。
下に至る斜線は拡散層、右上から左下に至る斜線は第２
配線層、横線は第１配線層、横線と点々との組合せは第
３配線層をそれぞれ示す。
前述した従来の半導体集積回路においては、ダイナミッ
ク保持ラインの上にそれと異なるタイミングで変化する
通過配線がある場合、ダイナミック保持ラインに保持さ
れている電位はそのカップリング容量Ｃ２によって、第
８図に示す様に通過配線の電位の変化に伴い変動し、誤
動作を起こしてしまうという欠点がある。
ク保持ラインの上にそれと異なるタイミングで変化する
通過配線がある場合、ダイナミック保持ラインに保持さ
れている電位はそのカップリング容量Ｃ２によって、第
８図に示す様に通過配線の電位の変化に伴い変動し、誤
動作を起こしてしまうという欠点がある。
本発明の目的は、前述した欠点を解決し、誤動作の起こ
らないようにした半導体集積回路を提供することにある
。
らないようにした半導体集積回路を提供することにある
。
本発明の構成は、ダイナミックラッチ回路を形成した半
導体基板上に、層間絶縁膜によって絶縁された少なくと
も三層の第１．第２．第３の配線層を備えた半導体集積
回路において、前記ダイナミックラッチ回路の保持ライ
ンを前記第２配線層によって形成し、前記ダイナミック
ラッチ回路の出力ラインを前記第３配線層によって形成
し、前記保持ラインの第２配線層の上を前記出力ライン
の第３配線層が通過する形状としたことを特徴とする。
導体基板上に、層間絶縁膜によって絶縁された少なくと
も三層の第１．第２．第３の配線層を備えた半導体集積
回路において、前記ダイナミックラッチ回路の保持ライ
ンを前記第２配線層によって形成し、前記ダイナミック
ラッチ回路の出力ラインを前記第３配線層によって形成
し、前記保持ラインの第２配線層の上を前記出力ライン
の第３配線層が通過する形状としたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図（Ａ）、第１図（Ｂ）は本発明の一実箆例の半導
体集積回路のダイナミックラッチ回路のレイアウトパタ
ーン上面図、このパターンにより形成された半導体集積
回路のＹ−Ｙ’断面図である。
体集積回路のダイナミックラッチ回路のレイアウトパタ
ーン上面図、このパターンにより形成された半導体集積
回路のＹ−Ｙ’断面図である。
第２図は第１図（Ａ）の等価回路図であり、また第３図
は第１図（Ａ）の動作を示すタイミング図である。
は第１図（Ａ）の動作を示すタイミング図である。
第１図（Ａ）、第１図（Ｂ）において、本実施例では、
半導体基板に拡散層Ｋを形成し、絶縁層を介して、第１
配線層Ｂを形成し、これと同じ層上にダイナミックラッ
チ回路の入カラインＩＮ、クロック・ラインφ、？が形
成され、その上に絶縁層を介して、第２配線層Ａ′が形
成され、さらに絶縁層重Ｓを介して、出カラインＯＵＴ
、通過配線Ｔ１が形成され、その表面に絶縁層が形成さ
れる。第２図において、Ｐチャネル・トランジスタＰ１
．Ｐ２とＮチャネル・トランジスタＮｌ、Ｎ２との第１
の直列体と、Ｐ、Ｎチャネル・トランジスタＰ３．Ｎ３
の第２の直列体が設けられ、トランシスタＰＩ、Ｐ２の
ゲートには入力ラインＩＮが接続され、トランジスタＰ
２．Ｎｌのゲートには、それぞれクロック・ラインφ、
■が接続され、トランジスタＰ３．Ｎ３のゲートは共通
接続され、さらに第１の直列体の出力に接続される。第
２の直列体の共通接続点が出力ラインＯＵＴに接続され
る。トランジスタＰ３．Ｎ３のゲート配線は、第１．第
２配線層Ａ、Ｂとなっている。第２図の各部は、第１図
（Ａ）、（Ｂ）の同符号に対応している。第３図におい
て、横軸を時間、縦軸を電圧として、クロック・ライン
φ、入力ラインＩＮ、通過配線Ｔ１、第２．第１配線層
Ａ’ 、Ｂ、出力ライン○ＵＴの各電圧波形が示され、
図中の矢印は主従的流れを示している。
半導体基板に拡散層Ｋを形成し、絶縁層を介して、第１
配線層Ｂを形成し、これと同じ層上にダイナミックラッ
チ回路の入カラインＩＮ、クロック・ラインφ、？が形
成され、その上に絶縁層を介して、第２配線層Ａ′が形
成され、さらに絶縁層重Ｓを介して、出カラインＯＵＴ
、通過配線Ｔ１が形成され、その表面に絶縁層が形成さ
れる。第２図において、Ｐチャネル・トランジスタＰ１
．Ｐ２とＮチャネル・トランジスタＮｌ、Ｎ２との第１
の直列体と、Ｐ、Ｎチャネル・トランジスタＰ３．Ｎ３
の第２の直列体が設けられ、トランシスタＰＩ、Ｐ２の
ゲートには入力ラインＩＮが接続され、トランジスタＰ
２．Ｎｌのゲートには、それぞれクロック・ラインφ、
■が接続され、トランジスタＰ３．Ｎ３のゲートは共通
接続され、さらに第１の直列体の出力に接続される。第
２の直列体の共通接続点が出力ラインＯＵＴに接続され
る。トランジスタＰ３．Ｎ３のゲート配線は、第１．第
２配線層Ａ、Ｂとなっている。第２図の各部は、第１図
（Ａ）、（Ｂ）の同符号に対応している。第３図におい
て、横軸を時間、縦軸を電圧として、クロック・ライン
φ、入力ラインＩＮ、通過配線Ｔ１、第２．第１配線層
Ａ’ 、Ｂ、出力ライン○ＵＴの各電圧波形が示され、
図中の矢印は主従的流れを示している。
尚、第１図（Ａ）において、右上から左下への斜線は、
第２配線層Ａ′、左上から右下への斜線は拡散層Ｋ、横
線は第１配線層Ｂ、横線と点々の組み合せは第３配線層
、黒い四角はコンタクトの部分をそれぞれ示す。
第２配線層Ａ′、左上から右下への斜線は拡散層Ｋ、横
線は第１配線層Ｂ、横線と点々の組み合せは第３配線層
、黒い四角はコンタクトの部分をそれぞれ示す。
本実施例は、第１図（Ａ）、第１図（Ｂ）に示す様に、
保持ラインとなる第２配線層Ａ′の上に絶縁層ＩＳを挟
んで、出力ラインＯＵＴの第３配線層を通す。第２配線
層Ａ′と出力ラインＯＵＴの値は、第２図かられかる様
に必す同じタイミングで変化する。つまり第２配線層Ａ
が保持状態の時、出力ラインＯＵＴは変化する事はない
ので、これら双方のカップリング容量で、ダイナミック
ラッチ回路が誤動作する事はない。また、この様にする
事によって、第２配線層Ａ′と関係の無いタイミングで
変化する通過配線が、この上を通過する事ができなくな
る。
保持ラインとなる第２配線層Ａ′の上に絶縁層ＩＳを挟
んで、出力ラインＯＵＴの第３配線層を通す。第２配線
層Ａ′と出力ラインＯＵＴの値は、第２図かられかる様
に必す同じタイミングで変化する。つまり第２配線層Ａ
が保持状態の時、出力ラインＯＵＴは変化する事はない
ので、これら双方のカップリング容量で、ダイナミック
ラッチ回路が誤動作する事はない。また、この様にする
事によって、第２配線層Ａ′と関係の無いタイミングで
変化する通過配線が、この上を通過する事ができなくな
る。
ここで、第２配線層Ａ′に接続する第１配線層Ｂは、第
２配線層Ａ′と等電位であるが、この第１配線層Ｂの上
を、これと関係の無いタイミングで変化する通過配線Ｔ
１が通っても、第１配線層Ｂと第３配線層の間には、第
１配線層Ｂと第２配線層Ａ′の間の絶縁層Ｉｓ及び第２
配線層Ａ′と第３配線層の間の絶縁層の２つの絶縁層が
あるため、第１配線層Ｂと通過配線とのカップリング容
量Ｃ１は、従来の第２配線層Ａ′の上を通過した場合の
カップリング容量Ｃ２に比べて大幅に小さくなり、誤動
作への影響は少ない。
２配線層Ａ′と等電位であるが、この第１配線層Ｂの上
を、これと関係の無いタイミングで変化する通過配線Ｔ
１が通っても、第１配線層Ｂと第３配線層の間には、第
１配線層Ｂと第２配線層Ａ′の間の絶縁層Ｉｓ及び第２
配線層Ａ′と第３配線層の間の絶縁層の２つの絶縁層が
あるため、第１配線層Ｂと通過配線とのカップリング容
量Ｃ１は、従来の第２配線層Ａ′の上を通過した場合の
カップリング容量Ｃ２に比べて大幅に小さくなり、誤動
作への影響は少ない。
以上説明した様に、本発明は、ダイナミックラッチ回路
の上を通過する配線のための面積を少なくする事なく、
通過配線による保持ラインへのクロストークによる誤動
作をなくすことができるという効果がある。
の上を通過する配線のための面積を少なくする事なく、
通過配線による保持ラインへのクロストークによる誤動
作をなくすことができるという効果がある。
第１図（Ａ）、第１図（Ｂ）は本発明の一実施例の半導
体集積回路におけるダイナミックラッチ回路のそれぞれ
レイアウトパターン上面図、このパターンにより形成さ
れた半導体集積回路のＹ−Ｙ’の断面図、第２図は第１
図（Ａ）の等価回路図でありまた第３図は第１図（Ａ）
の動作を示すタイミング図、第４図（Ａ）、第４図（Ｂ
）は従来の半導体集積回路におけるダイナミックラッチ
回路で上に通過配線がない場合のそれぞれレイアウトパ
ターン上面図、このパターンにより形成された半導体集
積回路のＹ−Ｙ′の断面図、第５図（Ａ）、第５図（Ｂ
）グは第４図（Ａ）、第４図（Ｂ）に通過配線が通った
時のレイアウトパターン上面図、このパターンにより形
成された半導体集積回路のＹ−Ｙ’の断面図、また第６
図は第４図（Ａ）の等価回路図、第７図は第５図（Ａ）
の等価回路図、第８図は第５図（Ａ）の動作を示すタイ
ミング図である。 ＩＮ・・・・・・タイナミックラッチ回路の入力ライン
、ＯＵＴ・・・・・・ダイナミックラッチ回路の出力ラ
イン、φ、Ｔ・・・・・・クロック・ライン、Ａ・・・
・・・第２配線層によって形成されるダイナミックラッ
チ回路の保持ライン圧力、Ａ′・・・・・第２配線層、
Ｂ・・・・・・ダイナミックラッチ回路の保持ラインと
なる第１配線層、ＴＩ、Ｔ２・・・・・通過配線、Ｐ１
〜Ｐ３・・・・・・Ｐチャネル・トランジスタ、Ｎ１〜
Ｎ３・・・・・・Ｎチャネル・トランジスタ、ａ、ｂ・
・・・・・信号の変化点、Ｃ１，Ｃ２・・・・・カップ
リング容量。 代理人 弁理士 内 原 晋 鰐を閉（１） 箭３図 ｔ 剤を図（Ｂ）
体集積回路におけるダイナミックラッチ回路のそれぞれ
レイアウトパターン上面図、このパターンにより形成さ
れた半導体集積回路のＹ−Ｙ’の断面図、第２図は第１
図（Ａ）の等価回路図でありまた第３図は第１図（Ａ）
の動作を示すタイミング図、第４図（Ａ）、第４図（Ｂ
）は従来の半導体集積回路におけるダイナミックラッチ
回路で上に通過配線がない場合のそれぞれレイアウトパ
ターン上面図、このパターンにより形成された半導体集
積回路のＹ−Ｙ′の断面図、第５図（Ａ）、第５図（Ｂ
）グは第４図（Ａ）、第４図（Ｂ）に通過配線が通った
時のレイアウトパターン上面図、このパターンにより形
成された半導体集積回路のＹ−Ｙ’の断面図、また第６
図は第４図（Ａ）の等価回路図、第７図は第５図（Ａ）
の等価回路図、第８図は第５図（Ａ）の動作を示すタイ
ミング図である。 ＩＮ・・・・・・タイナミックラッチ回路の入力ライン
、ＯＵＴ・・・・・・ダイナミックラッチ回路の出力ラ
イン、φ、Ｔ・・・・・・クロック・ライン、Ａ・・・
・・・第２配線層によって形成されるダイナミックラッ
チ回路の保持ライン圧力、Ａ′・・・・・第２配線層、
Ｂ・・・・・・ダイナミックラッチ回路の保持ラインと
なる第１配線層、ＴＩ、Ｔ２・・・・・通過配線、Ｐ１
〜Ｐ３・・・・・・Ｐチャネル・トランジスタ、Ｎ１〜
Ｎ３・・・・・・Ｎチャネル・トランジスタ、ａ、ｂ・
・・・・・信号の変化点、Ｃ１，Ｃ２・・・・・カップ
リング容量。 代理人 弁理士 内 原 晋 鰐を閉（１） 箭３図 ｔ 剤を図（Ｂ）
Claims (1)
- ダイナミックラッチ回路を形成した半導体基板上に、層
間絶縁膜によって絶縁された少なくとも三層の第１、第
２、第３の配線層を備えた半導体集積回路において、前
記ダイナミックラッチ回路の保持ラインを前記第２配線
層によって形成し、前記ダイナミックラッチ回路の出力
ラインを前記第３配線層によって形成し、前記保持ライ
ンの第２配線層の上を前記出力ラインの第３配線層が通
過する形状としたことを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227712A JP2788783B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
| US07/751,331 US5208480A (en) | 1990-08-29 | 1991-08-28 | Dynamic latch circuit |
| EP91307895A EP0475637B1 (en) | 1990-08-29 | 1991-08-29 | Dynamic latch circuit |
| DE69110999T DE69110999T2 (de) | 1990-08-29 | 1991-08-29 | Dynamische Pufferschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227712A JP2788783B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109624A true JPH04109624A (ja) | 1992-04-10 |
| JP2788783B2 JP2788783B2 (ja) | 1998-08-20 |
Family
ID=16865172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227712A Expired - Lifetime JP2788783B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5208480A (ja) |
| EP (1) | EP0475637B1 (ja) |
| JP (1) | JP2788783B2 (ja) |
| DE (1) | DE69110999T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|
| DE69110999T2 (de) | 1995-12-07 |
| EP0475637A2 (en) | 1992-03-18 |
| US5208480A (en) | 1993-05-04 |
| JP2788783B2 (ja) | 1998-08-20 |
| EP0475637B1 (en) | 1995-07-05 |
| DE69110999D1 (de) | 1995-08-10 |
| EP0475637A3 (en) | 1992-05-27 |
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