KR0151444B1 - 대칭적인 논리동작방식을 가진 회로를 위한 레이아웃구조 - Google Patents

대칭적인 논리동작방식을 가진 회로를 위한 레이아웃구조 Download PDF

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Abstract

본 발명은, 서로 상보적으로 동작하는 한쌍의 신호라인에 연결되어 서로 대칭적인 논리동작을 행하는 적어도 한쌍의 트랜지스터를 가지는 회로의 레이아웃구조에 관한 것으로서, 상기 트랜지스터들의 각각에 대하여 대칭으로 형성되고 상기 트랜지스터의 각각과 확산영역을 공통으로 하는 한쌍의 더미트랜지스터와, 상기 확산영역을 상기 한쌍의 신호라인에 연결하는 금속선을 구비하여, 상기 트랜지스터의 게이트폴리실리콘과 상기 더미트랜지스터의 게이트폴리실리콘의 패턴이 하나의 마스크상에 형성되며, 상기 트랜지스터의 게이트폴리실리콘과 상기 더미트랜지스터의 게이트폴리실리콘이 상기 금속선을 사이에 두고 형성되어 있다.

Description

대칭적인 논리동작방식을 가진 회로를 위한 레이아웃구조
제1도는 대칭적인 논리동작방식을 가진 회로의 일례로서, 종래의 입출력라인센스앰프의 레이아웃을 보여주는 도면.
제2도는 제1도의 입출력라인센스앰프의 등가회로도.
제3도는 대칭적인 논리동작구조를 가진 회로의 일례로서, 본 발명의 일실시예에 따른 입출력라인센스앰프의 레이아웃을 보여주는 도면.
제4도는 제3도의 입출력라인센스앰프의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
GP : 피모오스트랜지스터의 게이트폴리실리콘층
GN : 엔모오스트랜지스터의 게이트폴리실리콘층
GDP : 피모오스형의 더미(dummy)트랜지스터의 게이트폴리실리콘층
GDN : 엔모오스형의 더미트랜지스터의 게이트폴리실리콘층
본 발명은 대칭적인 논리동작구조를 가진 회로(이하 대칭논리회로(symetrical logic circuit)이라 칭함)의 레이아웃구조에 관한 것으로써, 특히 공정변화에 대하여 안정된 동작특성을 가지는 대칭논리회로의 레이아읏구조에 관한 것이다.
반도체소자에 사용되는 회로요소들 중에는 대칭적인(또는 상보적인)논리동작을 수행하는 회로들이 있다. 예를 들어, 상보적인 논리레벨을 가지는 입출력라인쌍상의 신호의 차를 증폭시키는 역할을 하는 입출력라인센스앰프에서는, 한쌍의 풀엎트랜지스터와 한쌍의 풀다운트랜지스터가 서로 대칭으로 형성되기 때문에, 확산영역 및 게이트폴리실리콘등에서의 라인부하성분, 캐패시턴스 및 저항등이 제조공정중에 변하게 되면 동작상의 균형이 맞지 않게 된다. 제1도는 그러한 입출력라인센스앰프의 레이아웃구조를 보여주며, 제2도는 제1도에 따른 등가회로를 보여준다. 제2도의 레이아웃은 기준선(Y)을 중심으로 좌우대칭이다. 소오스 및 드레인확산영역들과 게이트폴리실리콘층들(GP1, GP2, GN1∼GN4) 및 입출력라인들(IO, IOB)간의 접속점들(1∼22)이 제1도와 제2도에 동시에 표시되어 있다. 제2도에 보인 바와 같이, 전원전압(Vcc)과 입출력라인(IO)사이에 연결된 풀엎용의 피모오스트랜지스터(P1)의 게이트폴리실리콘층(GP1)과, 전원전압(Vcc)과 입출력라인(IOB)사이에 연결된 풀엎용의 피모오스트랜지스터(P2)의 게이트폴리실리콘층(GP2)은 제조공정상의 오차(마스크정렬오차 등)로 인하여 좌측으로 변위(d)만큼 치우치게 된다.
그리하여, 게이트폴리실리콘층(GP1)은 피모오스트랜지스터(P1)의 드레인접속점(2)으로부터 변위(d)만큼 멀어지고 게이트폴리실리콘층(GP2)은 상대적으로 피모오스트랜지스터(P2)의 드레인접속점(3)에 변위(d)만큼 가까워진다. 즉, 게이트폴리실리콘층들을 형성하기 위한 마스크패턴이 한장으로 되어 있기 때문에, 어느 한쪽에 정렬오차가 발생되면 그에 대칭되는 다른 부분도 동일한 방향으로 동일한 변위만큼의 오차가 발생되는 것이다. 그 결과, 피모오스트랜지스터(P1)의 드레인과 엔모오스트랜지스터(N1)의 드레인 입출력라인(IO)에 연결하는 폴리실리콘층(23)에 접속된 피모오스트랜지스터(P1)의 드레인확산영역(A)의 면적은 넓어지고, 피모오스트랜지스터(P2)의 드레인과 엔모오스트랜지스터(N2)의 드레인을 입출력라인(IOB)에 연결하는 폴리실리콘층(24)에 접속된 피모오스트랜지스터(P2)의 드레인확산영역(B)의 면적은 상대적으로 줄어든다. 이는, 게이트폴리실리콘층과 접속점 사이의 저항차이는 물론, 접합캐패시턴스 및 부하성분의 차이를 유발시킨다. 따라서, 이와같은 레이아웃결과에 인해 트랜지스터의 특성을 결정하는 인자(parameter)들이 변동함에 따라, 최초에 동일한 크기와 동작특성으로 설계된 풀엎용의 엔모오스트랜지스터들(P1, P2)의 전류구동능력이 달라지고, 그 결과 제2도의 입출력라인센스앰프는 원하는 동작특성을 만족시키지 못하게 된다.
따라서 본 발명의 목적은 제조공정상의 오차와는 무관하게 원하는 동작특성을 실현할 수 있는 대칭논리회로의 레이아웃구조를 제공함에 있다.
본 발명의 다른 목적은 제조공정의 오차와는 무관하게 원하는 동작특성을 실현할 수 있는 대칭논리회로를 제공함에 있다.
이와같은 본 발명의 목적을 달성하기 위하여, 본 발명은, 서로 상보적으로 동작하는 한쌍의 신호라인에 연결되어 서로 대칭적인 논리동작을 행하는 적어도 한쌍의 트랜지스터를 가지는 회로의 레이아웃구조에 있어서, 상기 트랜지스터들의 각각에 대하여 대칭으로 형성되고 상기 트랜지스터의 각각과 확산영역을 공통으로 하는 한쌍의 더미트랜지스터와, 상기 확산영역을 상기 한쌍의 신호라인에 연결하는 금속선을 구비하여, 상기 트랜지스터의 게이트폴리실리콘과 상기 더미트랜지스터의 게이트폴리실리콘의 패턴이 하나의 마스크상에 형성되며, 상기 트랜지스터의 게이트폴리실리콘과 상기 더미트랜지스터의 게이트폴리실리콘이 상기 급속선을 사이에 두고 형성되어 있음을 특징으로 한다.
그러면, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 발명에 참조된 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에는 동일한 부호를 사용할 것이다. 그리고, 다른 종류의 대칭논리회로의 경우도 마찬가지이지만, 이상적인 입출력라인센스앰프에서는, 풀엎용의 피모오스트랜지스터(P1) 및 (P2)와, 풀다운용의 엔모오스트랜지스터(N1) 및 (N2)와, 제어신호입력용의 엔모오스트랜지스터(N3) 및 (N4)는 서로 동일한 크기와 동작특성을 가짐을 전제로 함에 유의하여야 한다.
제3도는 본 발명에 따른 입출력라인센스앰프의 레이아웃구조를 보여주며, 제4도는 제3도에 따른 등가회로를 보여준다. 제3도에 나타난 접속점들(31∼64)은 제4도에서 대응하여 표시되어 있다. 제3도 및 제4도를 참조하면, 입출력라인센스앰프를 구성하는 트랜지스터들(P1, P2, N1, N2, N3, N4)의 각각에는 X축방향으로 서로 대칭으로 배열된 더미트랜지스터들(DP1, DP2, DN1, DN2, DN3, DN4)의 각각이 제공된다. 이 더미트랜지스터들은 실제회로의 동작에는 전혀 영향을 주지 못하도록 구성하고 전술한 마스크정렬오차로 인한 확산영역의 면적의 변화를 보상하여 주기 위하여 형성된 것이다.
즉, 풀엎용의 피모오스트랜지스터(P1)와 X축방향으로 대칭된 더미피모오스트랜지스터(DP1)의 소오스확산영역 및 게이트폴리실리콘층(GDP1)은 접속점(33) 및 (38)을 각각 통하여 금속으로 된 전원전압라인(Vcc)에 연결되고, 더미피모오스트랜지스터(DP1)의 드레인확산영역은 피모오스트랜지스터(P1)의 드레인확산영역과 공통으로 되어 접속점(32)을 통하여 금속선(66)에 연결되고 금속선(66)을 통하여 접속점(43)에서 입출력라인(IO)에 연결된다. 피모오스트랜지스터(P1)의 소오스확산영역은 접속점(31)을 통하여 전원전압라인(Vcc)에 연결된다.
금속선(66)은, 또한, 서로 공통으로 된 풀다운용의 엔모오스트랜지스터(N1)와 더미엔모오스트랜지스터(DN1)의 공통드레인확산영역에 접속점(50)을 통하여 연결되고, 접속점(43)을 통하여 입출력라인(IO)에 연결한다. 더미엔모오스트랜지스터(DN1)의 게이트폴리실리콘(GDN1)은 접속점(46)을 통하여 금속으로 된 접지전압라인(Vss)에 연결되고, 소오스확산영역은 접속점(51)을 통하여 접지전압라인(Vss)에 연결된다. 엔모오스트랜지스터(N1)의 소오스확산영역은 접속점(49)에서 금속선(69)에 연결된다.
금속선(69)은, 또한, 접속점(56)을 통하여 엔모오스트랜지스터(N3)와 더미엔모오스트랜지스터(DN3)의 공통드레인확산영역에 연결된다. 엔모오스트랜지스터(N3)의 소오스확산영역은 접속점(57)을 통하여 접지전압라인(Vss)에 연결되고 게이트폴리실리콘(GN3)은 접속점(62)을 통하여 제어신호라인에 연결된다. 더미엔모오스트랜지스터(DN3)의 소오스확산영역은 접속점(55)을 통하여, 게이트폴리실리콘(GDN3)은 접속점(61)을 통하여 각각 접지전압라인(Vss)에 연결된다.
피모오스트랜지스터(P1)의 게이트폴리실리콘(GP1)과 엔모오스트랜지스터(N1)의 게이트폴리실리콘(GN1)은 각각의 접속점(37) 및 (45)를 통하여 금속선(65)에 연결된다. 금속선(65)은, 또한, 접속점(41)에서 입출력라인(IOB)에 연결된다. 접속점(44)을 통하여 입출력라인(IO)에 연결된 금속선(67)은 피모오스트랜지스터(P2)의 게이트폴리실리콘(GP2)과 엔모오스트랜지스터(N2)의 게이트폴리실리콘(GN2)에 각각의 접속점(39) 및 (47)을 통하여 연결된다.
풀엎용의 피모오스트랜지스터(P2)와 X축방향으로 대칭된 더미피모오스트랜지스터(DP2)의 소오스확산영역 및 게이트폴리실리콘(GDP2)은 접속점(36) 및 (40)을 통하여 전원전압라인(Vcc)에 연결되고, 더미피모오스트랜지스터(DP2)의 드레인확산영역은 피모오스트랜지스터(P2)의 드레인확산영역과 공통으로 되어 접속점(35)을 통하여 금속선(68)에 연결되고 폴리실리콘층(68)을 통하여 접속점(42)에서 입출력라인(IOB)에 연결된다. 피모오스트랜지스터(P2)의 소오스확산영역은 접속점(34)을 통하여 전원전압라인(Vcc)에 연결된다.
금속선은(68)은, 또한, 서로 공통으로 된 풀다운용의 엔모오스트랜지스터(N2)와 더미엔모오스트랜지스터(DN2)의 공통드레인확산영역에 접속점(53)을 통하여 연결되고 접속점(42)을 통하여 입출력라인(IOB)에 연결한다.
더미엔모오스트랜지스터(DN2)의 게이트폴리실리콘(GDN2)은 접속점(48)을 통하여 접지전압라인(Vss)에 연결되고, 소오스확산영역은 접속점(54)을 통하여 접지전압라인(Vss)에 연결된다. 엔모오스트랜지스터(N2)의 소오스확산영역은 접속점(52)에서 금속선(70)에 연결된다.
금속선(70)은, 또한, 접속점(59)을 통하여 엔모오스트랜지스터(N4)와 더미엔모오스트랜지스터(DN4)의 공통드레인확산영역에 연결된다. 엔모오스트랜지스터(N4)의 소오스확산영역은 접속점(60)을 통하여 접지전압라인(Vss)에 연결되고 게이트폴리실리콘(GN4)은 접속점(64)을 통하여 제어신호라인에 연결된다. 더미엔모오스트랜지스터(DN4)의 소오스확산영역은 접속점(58)을 통하여, 게이트폴리실리콘(GDN4)은 접속점(63)을 통하여 각각 접지전압라인(Vss)에 연결된다.
이와같이, 각각의 피모오스트랜지스터 및 엔모오스트랜지스터에는 대응하는 더미트랜지스터가 각각 X축방향으로 금속선을 사이에 두고 대칭되어 있다. 그리하여, 제3도에 보인 바와 같이, 예를 들어 접속점(32)으로부터 피모오스트랜지스터(P1)의 게이트폴리실리콘(GP1)의 거리가 0.5㎛로 설계된 상태에서 공정상의 마스크정렬오차에 의해 왼쪽으로 임의의 거리 여기서는 0.3㎛만큼 어긋나게 되더라도 더미피모오스트랜지스터(DP1)의 게이트폴리실리콘층(GDP1)이 그만큼(0.3㎛) 왼쪽으로 이동하고, 이는 피모오스트랜지스터(P2) 및 더미피모오스트랜지스터(DP2)에 대하여도 동일하게 발생되기 때문에, 피모오스트랜지스터(P1) 및 (P2)의 드레인확산영역(C) 및 (D)의 면적은 동일하게 된다. 이들의 소오스확산영역에 대하여도 동일한 상보효과가 제공되며, 결과적으로 피모오스트랜지스터(P1) 및 (P2)의 동작특성은 동일하게 된다. 엔모오스트랜지스터들(N1, N2, N3, N4)에 대한 더미엔모오스트랜지스터(DN1, DN2, DN3, DN4)의 상보적인 역할도 이와 동일하게 이루어짐을 알 수 있다.
전술한 바와 같이, 본 발명은 대칭논리회로에서 공정중에 발생될 수 있는 마스크정렬오차등에 의해 트랜지스터확산영역의 비조화가 형성되지 않도록 함으로써, 회로제조공정에 대한 신뢰성을 확보하고 안정된 회로동작특성을 제공하는 효과가 있다.
전술한 실시예에서는 대칭논리회로의 예로서 입출력라인센스앰프에 본 발명을 적용하였으나, 그 외의 여러 가지 대칭논리회로에도 본 발명을 적용할 수 있음을 알아야 한다. 또한 제3도에서는, X축방향으로 대칭인 트랜지스터와 더미트랜지스터의 레이아웃구성을 보여주고 있으나, Y방향으로 대칭이 되는 경우에도 본 발명을 적용할 수 있을 것이다.

Claims (1)

  1. 서로 상보적으로 동작하는 한쌍의 신호라인에 연결되어 서로 대칭적인 논리동작을 행하는 적어도 한쌍의 트랜지스터를 가지는 회로의 레이아웃구조에 있어서, 상기 트랜지스터들의 각각에 대하여 대칭으로 형성되고 상기 트랜지스터의 각각과 확산영역을 공통으로 하는 한쌍의 더미트랜지스터와, 상기 확산영역을 상기 한쌍의 신호라인에 연결하는 금속선을 구비하여, 상기 트랜지스터의 게이트폴리실리콘과 상기 더미트랜지스터의 게이트폴리실리콘의 패턴이 하나의 마스크상에 형성되며, 상기 트랜지스터의 게이트폴리실리콘과 상기 더미트랜지스터의 게이트폴리실리콘이 상기 금속선을 사이에 두고 형성되어 있음을 특징으로 하는 레이아웃구조.
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