WO2021059580A1 - 半導体装置 - Google Patents

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WO2021059580A1
WO2021059580A1 PCT/JP2020/019307 JP2020019307W WO2021059580A1 WO 2021059580 A1 WO2021059580 A1 WO 2021059580A1 JP 2020019307 W JP2020019307 W JP 2020019307W WO 2021059580 A1 WO2021059580 A1 WO 2021059580A1
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wiring
semiconductor device
redundant
layer
circuit
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PCT/JP2020/019307
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中西　和幸
平田　昭夫
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
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Publication date
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Definitions

  • the present disclosure relates to a semiconductor device including a latch circuit.
  • a soft error refers to a temporary error in which a particle beam such as a cosmic ray collides with a latch circuit, causing noise to enter and invert the state of the latch.
  • the latch circuit shown in FIG. 2 of Patent Document 1 includes four inverter circuits and has a redundant circuit configuration that is duplicated. The same data is input to the gates of the NMOS transistors and the NMOS transistors of each inverter circuit, but they are connected to different nodes. Even if noise that can cause a soft error enters any one of the four nodes, it can be restored by the other node.
  • Patent Document 2 describes a U-shaped first one having a pair of parallel comb-shaped conductors with respect to an inspection method for detecting an electrical defect in a large-scale integrated circuit (LSI) with high sensitivity and a short inspection time.
  • LSI large-scale integrated circuit
  • a semiconductor device comprising a wiring and a basic wiring pattern having a U-shaped second wiring having a pair of comb-shaped conductors nested and parallel to the first wiring. There is.
  • the present disclosure provides a semiconductor device that reduces the deterioration of soft error immunity caused by a short circuit of a redundant wiring pair.
  • the semiconductor device is provided so as to transmit a plurality of wiring layers, a first wiring, and the same signal level as the first wiring without being connected to the first wiring.
  • the first wiring and the second wiring belong to different wiring layers, and the distance between the first wiring and the second wiring is larger than the interlayer distance between adjacent wiring layers.
  • the semiconductor device of the present disclosure it is possible to reduce the deterioration of soft error resistance caused by a short circuit of redundant wiring pairs.
  • FIG. 1 is a diagram showing an example of a circuit formed in the semiconductor device according to the first embodiment.
  • FIG. 2 is a diagram showing a first example of a wiring layout between wiring layers.
  • FIG. 3A is a diagram showing a second example of the wiring layout between the wiring layers.
  • FIG. 3B is a diagram showing a modified example of the second example of the wiring layout between the wiring layers.
  • FIG. 4 is a diagram showing a first example of a wiring layout in the wiring layer.
  • FIG. 5 is a diagram showing a second example of the wiring layout in the wiring layer.
  • FIG. 6 is a diagram showing a third example of the wiring layout in the wiring layer.
  • FIG. 7 is a diagram showing a fourth example of the wiring layout in the wiring layer.
  • FIG. 1 is a diagram showing an example of a circuit formed in the semiconductor device according to the first embodiment.
  • FIG. 2 is a diagram showing a first example of a wiring layout between wiring layers.
  • FIG. 3A is a diagram showing
  • FIG. 8 is a diagram showing a fifth example of the wiring layout in the wiring layer.
  • FIG. 9 is a diagram showing a sixth example of the wiring layout in the wiring layer.
  • FIG. 10 is a diagram showing a seventh example of the wiring layout in the wiring layer.
  • FIG. 11 is a diagram showing an eighth example of a wiring layout in the wiring layer.
  • FIG. 12 is a diagram showing another example of a circuit formed in the semiconductor device according to the first embodiment.
  • FIG. 13 is a circuit diagram showing an example of the C element in FIG.
  • FIG. 14 is an explanatory diagram showing an example of a short circuit of the latch circuit in the comparative example.
  • FIG. 14 is an explanatory diagram showing an example of a short circuit of the latch circuit in the comparative example.
  • the latch circuit shown in FIG. 14 (a) includes four MOSFET transistors and four NMOS transistors. A pair of a MOSFET transistor and an NMOS transistor connected in series constitutes an inverter circuit.
  • FIG. 14 While a normal latch circuit includes two inverter circuits, (a) in FIG. 14 includes four inverter circuits.
  • the latch circuit (a) of FIG. 14 has improved soft error immunity due to a redundant redundant configuration.
  • the four inverter circuits are connected by four wirings w1 to w4.
  • the wiring w1 and the wiring w3 are redundant wiring pairs, and have the same signal level but are independent wirings.
  • the wiring w2 and the wiring w4 are redundant wiring pairs, and are independent wirings having the same signal level.
  • wiring w1 and wiring w3 of a redundant wiring pair are drawn with thin lines to show an example of low level. Further, the wiring w2 and the wiring w4 of another redundant wiring pair are drawn with thick lines to show an example of high level.
  • the same signal level is input to the gates of the MOSFET transistor and the NMOS transistor of each inverter circuit, but they are connected to different wiring. That is, one of the redundant wiring pairs is connected to the gate of the NMOS transistor. The other of the redundant wiring pairs is connected to the gate of the NMOS transistor. In this way, since the loop is composed of four inverter circuits, even if the output of one inverter circuit is inverted, the correct value is maintained by the other three inverter circuits. In this way, the latch circuit shown in the figure enhances soft error immunity.
  • FIG. 14B shows that the wiring w1 and the wiring w3 are short-circuited as shown in the broken line frame sh1.
  • FIG. 14C shows that the wiring w2 and the wiring w4 are short-circuited as shown in the broken line frame sh2.
  • Such a short circuit can occur in the manufacturing process of a semiconductor device including a latch circuit, for example, due to the mixing of conductive foreign matter such as metal particles.
  • the short circuit of the broken line frame sh1 and the broken line frame sh2 cannot be detected at the inspection stage in the manufacturing process of the semiconductor device. That is, there is a problem that it is not possible to detect that the resistance to soft errors due to the short circuit between the broken line frame sh1 and the broken line frame sh2 has deteriorated.
  • the present disclosure provides a semiconductor device that reduces the deterioration of soft error immunity caused by a short circuit of a redundant wiring pair.
  • the semiconductor device is not connected to a plurality of wiring layers, the first wiring, and the first wiring, and has the same signal as the first wiring.
  • the second wiring provided redundantly for transmitting the level is provided, and the first wiring and the second wiring belong to different wiring layers, and the distance between the first wiring and the second wiring is set. It is larger than the interlayer distance between adjacent wiring layers.
  • the short-circuit can be detected at the inspection stage before shipment from the factory.
  • FIG. 1 is a diagram showing an example of a circuit formed in the semiconductor device according to the first embodiment.
  • the circuit example in the figure includes a latch circuit L1 having first to fourth inverting circuits i1 to i4.
  • the first to fourth inverting circuits i1 to i4 include four first-type MOS transistors pt1 to pt4 and four second-type MOS transistors nt1 to nt4.
  • This latch circuit L1 shows a so-called DICE (Dual Interlocked storage CEll) latch circuit as an example of a circuit having a redundant wiring pair.
  • the first inverting circuit i1 connects the first type MOS transistor pt1, the second type MOS transistor nt1, the drain of the first type MOS transistor pt1 and the output node o1 connected to the drain of the second type MOS transistor nt1.
  • the second inverting circuit i2 connects the first-type MOS transistor pt2, the second-type MOS transistor nt2, the drain of the first-type MOS transistor pt2, and the output node o2 connected to the drain of the second-type MOS transistor nt2.
  • the third inverting circuit i3 connects the first-type MOS transistor pt3, the second-type MOS transistor nt3, the drain of the first-type MOS transistor pt3, and the output node o3 connected to the drain of the second-type MOS transistor nt3.
  • the fourth inverting circuit i4 connects the first-type MOS transistor pt4, the second-type MOS transistor nt4, the drain of the first-type MOS transistor pt4, and the output node o4 connected to the drain of the second-type MOS transistor nt4.
  • Each source of the first type MOS transistor of the first to fourth inversion circuits i1 to i4 is connected to the power supply line of the potential VDD, and each source of the second type MOS transistor is connected to the GND line of the potential VSS. Will be done.
  • the first type means one of the conductive type, P type and N type.
  • the second type means the other conductive type of P type and N type.
  • the first type is P type and the second type is N type.
  • the first type may be referred to as P and the second type may be referred to as N.
  • the first type MOS transistor may be referred to as a MOSFET transistor, and the second type MOS transistor may be referred to as an NMOS transistor.
  • the first to fourth inverting circuits are connected by four wires w11, w12, w21, and w22.
  • the wiring w11 and the wiring w12 are redundant wiring pairs, and are independent wirings having the same signal level but not connected to each other.
  • the wiring w21 and the wiring w22 are redundant wiring pairs and are independent wirings having the same signal level but not connected to each other.
  • each wiring constituting the redundant wiring pair includes not only the metal wiring portion in the wiring layer, but also the via contact between the wiring layers, the gate, source and drain electrodes of the transistor, and the terminal electrodes of the circuit element. Means a series of conductors including. In the following, via contacts may be referred to simply as vias.
  • the wiring w11 connects the output node o1 of the first inverting circuit i1 with the gate g2 of the first type MOS transistor pt2 of the second inverting circuit i2 and the gate of the second type MOS transistor nt4 of the fourth inverting circuit i4. Connecting.
  • the wiring w21 connects the output node o2 of the second inverting circuit i2, the gate g3 of the first type MOS transistor pt3 of the third inverting circuit i3, and the gate of the second type MOS transistor nt1 of the first inverting circuit i1. Connecting.
  • the wiring w12 connects the output node o3 of the third inverting circuit i3, the gate g4 of the first type MOS transistor pt4 of the fourth inverting circuit i4, and the gate of the second type MOS transistor nt2 of the second inverting circuit i2. Connecting.
  • the wiring w22 connects the output node o4 of the fourth inverting circuit i4, the gate g1 of the first type MOS transistor pt1 of the first inverting circuit i1, and the gate of the second type MOS transistor nt3 of the third inverting circuit i3. Connecting.
  • a loop is composed of four inverter circuits. Therefore, even if the output of one inverter circuit is inverted due to a soft error, the structure is such that the correct value is maintained by the other three inverter circuits. In this way, the latch circuit L1 in the figure enhances soft error resistance.
  • the latch circuit L1 shown in FIG. 1 constitutes a part of the semiconductor circuit formed on the semiconductor substrate in the semiconductor device.
  • the semiconductor circuit formed on the semiconductor substrate includes a plurality of p-type impurity regions, a plurality of n-type impurity regions, a plurality of wiring layers, a plurality of contacts connecting wiring layers, and the like.
  • the redundant wiring pair that is a component of the latch circuit L1 of FIG. 1 is formed in one or more wiring layers.
  • the redundant wiring pair in the manufacturing process of the semiconductor device, is arranged so that a short circuit is unlikely to occur in the redundant wiring pair due to the mixing of foreign matter or the like.
  • FIG. 2 is a diagram showing a first example of a wiring layout between wiring layers.
  • FIG. 3A in the figure shows a wiring layout in which the semiconductor substrate on which the latch circuit L1 is formed is viewed in a plan view.
  • (B) of the figure shows the cross section of the line AA of (a), and includes three wiring layers M1 to M3.
  • FIG. 2 shows wiring 11 and wiring 12 of a redundant wiring pair.
  • the wiring 11 and the wiring 12 of the redundant wiring pair belong to different wiring layers. That is, the wiring 11 belongs to the wiring layer M3, and the wiring 12 belongs to the wiring layers M2 and M1 and includes via contacts.
  • Redundant wiring pairs in different wiring layers are arranged so as to satisfy the following relationships. That is, when the wiring layers of the wiring 11 and the wiring 12 are different, the distance a between the wiring 11 and the wiring 12 is larger than the interlayer distance c between the adjacent wiring layers. In the figure, three distances a1, a2, and a3 are shown as the distances between the wiring 11 and the wiring 12, but the distance a between the wiring 11 and the wiring 12 is a1 or a3 which is the minimum. The wiring 11 and the wiring 12 are arranged so as to satisfy a> c.
  • the wiring 11 and the wiring 12 have overlapping portions and intersect with each other.
  • the wiring 12 includes a first partial wiring 12b corresponding to the overlapping portion, a second partial wiring 12a connected to one end of the first partial wiring 12b, and a third partial wiring connected to the other end of the first partial wiring 12b. It has 12c and.
  • the first partial wiring 12b belongs to the wiring layer M1.
  • the second partial wiring 12a and the third partial wiring 12c belong to a wiring layer M2 different from the wiring layer M1 and are connected to the first partial wiring 12b via via contacts v1 and v2.
  • the wiring 11 belongs to the wiring layer M3 which is separated from the wiring layer M1 from the wiring layer M2. With this arrangement layout, the above relationship (that is, a> c) can be easily satisfied.
  • the distance a2 between the wiring 11 and the wiring 12 at the overlapping portion is arranged so as to satisfy at least twice the interlayer distance c.
  • the wiring layers M1 to M3 in FIG. 2 may be any three of the plurality of wiring layers as long as they are arranged in this order.
  • the interlayer distance c is not necessarily the distance between the wiring layer M2 and the wiring layer M3 in FIG. 2, but is the minimum distance between two adjacent wiring layers.
  • FIG. 3A is a diagram showing a second example of the wiring layout between the wiring layers.
  • FIG. 3A in the figure shows a wiring layout in which the semiconductor substrate on which the latch circuit L1 is formed is viewed in a plan view.
  • (B) of the figure shows the cross section of the line BB of (a), and includes two wiring layers M2 and M3.
  • FIG. 3A shows the wiring 11 and the wiring 12 of the redundant wiring pair.
  • the wiring 12 is arranged so as to bypass the end of the wiring 11 so that the wiring 11 and the wiring 12 do not overlap.
  • deterioration of soft error resistance due to short circuit of redundant wiring pair can be reduced. This is because, when a foreign substance having a size as large as the interlayer distance c is mixed in, a short circuit between the wiring 11 and the wiring 12 is less likely to occur. As a result, the occurrence of short circuits in redundant wiring pairs is suppressed.
  • FIG. 3B is a diagram showing a modified example of the second example of the wiring layout between the wiring layers.
  • the figure is different from FIG. 3A in that the wiring 31 is provided.
  • the wiring 31 is arranged next to the wiring 11 or the wiring 12 and includes the via contact v1 and the extending portion e1.
  • the via contact v1 connects the wiring 31 portion of the other wiring layer M4 and the wiring 31 of the wiring layer M3.
  • the stretched portion e1 is stretched from the via contact v1.
  • the following stretching rules may be provided. That is, the length e1 from the via v1 to the end of the stretched portion e1 is larger than the minimum dimension of the wiring in the design rule of the semiconductor device. In addition, this stretching rule may be applied to the stretched portion of other drawings.
  • the extension portion e1 of the wiring 31 is arranged so as to be adjacent to each other in the same wiring layer as one wiring of the redundant wiring pair and adjacent to each other in a wiring layer different from the other wiring. Further, the distance a is larger than the distance between the wiring 11 and the wiring 31, and is larger than the distance between the wiring 12 and the wiring 31.
  • FIG. 3A is to be realized without wiring 31, there may be a limitation that only the minimum wiring must be utilized between redundant pairs, which makes layout difficult. In some cases. If the wiring 31 is appropriately arranged next to the wiring 11 or the wiring 12, the arrangement of redundant wiring pairs can be easily designed. As a result, the layout of redundant wiring pairs as shown in FIG. 3B can be facilitated.
  • FIGS. 2, 3A, and 3B an example of a layout of redundant wiring pairs between wiring layers is shown.
  • the wiring layout of redundant wiring pairs in one wiring layer will be described.
  • FIG. 4 is a diagram showing a first example of a wiring layout in a wiring layer of a semiconductor device.
  • FIG. 6 is a plan view of the semiconductor substrate on which the latch circuit L1 of FIG. 1 is formed. Further, FIG. 4 is a schematic enlarged view of a part of the plurality of wirings formed in one wiring layer.
  • FIG. 4 shows the layout of the four wirings 11, 12, 21, and 22.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 12 is a wiring that is not connected to the wiring 11 and is redundantly provided to transmit the same signal level as the wiring 11.
  • the wiring 11 and the wiring 12 correspond to, for example, the wirings w11 and w12 in FIG.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 22 is also different from the wiring 11 and the wiring 12.
  • a in the figure indicates the distance between the wiring 11 and the wiring 12.
  • b1 indicates the distance between the wiring 11 and the wiring 21.
  • b2 indicates the distance between the wiring 12 and the wiring 21.
  • b3 indicates the distance between the wiring 11 and the wiring 22.
  • b4 indicates the distance between the wiring 12 and the wiring 22. All of these distances are the minimum distances between the wirings.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b3 between the wiring 11 and the wiring 22.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b4 between the wiring 12 and the wiring 22.
  • the short circuit between the wiring 11 or the wiring 12 and the other wiring (21, 22) is better than the short circuit between the wiring 11 and the wiring 12, which is a redundant wiring pair. Is likely to occur. As a result, the occurrence of undetectable shorts is suppressed, in other words, the occurrence of redundant wiring pair shorts is suppressed.
  • the wiring 22 includes an extension portion e1 extended from the via v2 connected to the main body portion of the wiring 22.
  • the end of the stretched portion e1 may be an open end that is not connected in the wiring layer.
  • each of the wiring 21 and the wiring 22 in FIG. 4 may be, for example, wirings corresponding to the wirings w21 and w22 in FIG.
  • each of the wiring 21 and the wiring 22 may be a power supply line or a ground line.
  • FIG. 5 is a diagram showing a second example of the wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 5 shows the layout of the wirings 11, 12, and 21.
  • V1 in the figure indicates a via contact connecting the wiring 21 and the wiring of another wiring layer.
  • e1 refers to the extended portion of the wiring 21.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have parallel sections arranged in parallel in the wiring layer, and sandwich the other wiring 21 across the parallel sections.
  • the wiring layout example of FIG. 5 satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • the wiring 11 and the wiring 12 of the redundant wiring pair are arranged so as to sandwich the other wiring 21 over the parallel section in which the wiring 11 and the wiring 12 are arranged in parallel. Therefore, the wiring 21 has a stretched portion e1. That is, the wiring 21 includes the extending portion e1 extended from the via v1 connected to the main body portion of the wiring 21. The stretched portion e1 is arranged between the wiring 11 and the wiring 12 in the parallel section. Further, the end portion of the stretched portion e1 may be an open end that is not connected in the wiring layer.
  • the wiring 11 or the wiring 12 and the other wiring 21 are likely to be short-circuited before the wiring 11 and the wiring 12 which are redundant wiring pairs are short-circuited. ..
  • a short circuit in a redundant wiring pair is likely to replace another detectable short circuit. This makes it possible to reduce the deterioration of soft error immunity caused by a short circuit of redundant wiring pairs.
  • the wiring 21 in FIG. 5 may be, for example, a wiring corresponding to one of the wirings w21 and w22 in FIG. 1, a power supply line, or a ground line.
  • FIG. 6 is a diagram showing a third example of the wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 6 shows the layout of the wirings 11, 12, and 21.
  • V1 in the figure indicates a via contact connecting the wiring 21 and the wiring of another wiring layer.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have parallel sections arranged in parallel in the wiring layer, and sandwich the other wiring 21 across the parallel sections.
  • the wiring layout example of FIG. 6 also satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • the wiring 11 and the wiring 12 of the redundant wiring pair are arranged so as to sandwich the other wiring 21 over the parallel section in which the wiring 11 and the wiring 12 are arranged in parallel. Therefore, the wiring 21 has the stretched portions e1 to e3. That is, the wiring 21 includes the extending portions e1 to e3 extended from the via v1 connected to the main body portion of the wiring 21.
  • the stretched portions e1 to e3 are one continuous wiring, and are arranged so as to bypass the end portion of the wiring 11 in the wiring layer.
  • a part of the extending portion e3 is arranged so as to be sandwiched between the wiring 11 and the wiring 12 over the parallel section. Further, the end portion of the stretched portion e3 may be an open end that is not connected in the wiring layer.
  • the distances b1 and b2 in FIG. 6 may be the minimum distances between the wirings according to the design rules of the semiconductor device, respectively. Further, the distance a between the wiring 11 and the wiring 12 is larger than the minimum distance between the wirings according to the design rule.
  • the wiring 11 or the wiring 12 and the other wiring 21 are likely to be short-circuited before the wiring 11 and the wiring 12 which are redundant wiring pairs are short-circuited. ..
  • a short circuit in a redundant wiring pair is likely to replace another detectable short circuit. This makes it possible to reduce the deterioration of soft error immunity caused by a short circuit of redundant wiring pairs.
  • the wiring 21 in FIG. 6 may be, for example, a wiring corresponding to one of the wirings w21 and w22 in FIG. 1, a power supply line, or a ground line.
  • FIG. 7 is a diagram showing a fourth example of the wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 7 shows the layout of the wirings 11, 12, 21, and 22.
  • V1 in the figure indicates a via contact connecting the wiring 21 and the wiring of another wiring layer.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair. Further, the wiring 21 and the wiring 22 indicate a redundant wiring pair.
  • the wiring pair of the wiring 11 and the wiring 12 is referred to as a first redundant pair, and the wiring pair of the wiring 21 and the wiring 22 is referred to as a second redundant pair.
  • the four wirings 11, 12, 21, and 22 are one wiring 11 of the first redundant pair, one wiring 21 of the second redundant pair, the other wiring 12 of the first redundant pair, and the second redundant pair. It is arranged so as to be arranged in the order of the other wiring 22 of the above. That is, the wirings of the two redundant pairs are arranged alternately, and the wirings of the same signal level are not adjacent to each other.
  • the wiring layout example of FIG. 7 also satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • Each of the wirings 11, 12, 21, and 22 in FIG. 7 may be a main body portion or an extension portion of the wiring.
  • the wiring 11 or the wiring 12 and the other wiring 21 or the wiring 22 are connected before the wiring 11 and the wiring 12 which are redundant wiring pairs are short-circuited. Easy to short. In other words, a short circuit in a redundant wiring pair is likely to replace another detectable short circuit. This makes it possible to reduce the deterioration of soft error immunity caused by a short circuit of redundant wiring pairs.
  • the wiring 11 and the wiring 12 in FIG. 7 are the wirings corresponding to the wirings w11 and w12 in FIG. 1, and the wirings 21 and 22 are the wirings corresponding to the wirings w21 and w22 in FIG. You may.
  • FIG. 8 is a diagram showing a fifth example of the wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 8 shows the layout of the wirings 11, 12, and 21.
  • V1 and v2 in the figure indicate via contacts that connect the wiring 21 and the wiring of another wiring layer.
  • e1 refers to the extended portion of the wiring 21.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have a parallel section arranged in parallel in the wiring layer, and sandwich another wiring 21 across the parallel section.
  • the wiring layout example of FIG. 8 satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • the wiring 11 and the wiring 12 of the redundant wiring pair are arranged so as to sandwich the other wiring 21 over the parallel section in which the wiring 11 and the wiring 12 are arranged in parallel. Therefore, the wiring 21 has a stretched portion e1. That is, the wiring 21 includes the extended portion e1 extended from the main body portion of the wiring 21. The stretched portion e1 is arranged between the wiring 11 and the wiring 12 in the parallel section. Further, the end portion of the stretched portion e1 may be an open end that is not connected in the wiring layer.
  • a short circuit between the wiring 11 or the wiring 12 and the other wiring 21 is more likely than a short circuit between the wiring 11 and the wiring 12 which is a redundant wiring pair. Likely to happen. In other words, a short circuit in a redundant wiring pair is likely to replace another detectable short circuit. This makes it possible to reduce the deterioration of soft error immunity caused by a short circuit of redundant wiring pairs.
  • the wiring 21 in FIG. 8 may be, for example, a wiring corresponding to one of the wirings w21 and w22 in FIG. 1, a power supply line, or a ground line.
  • FIG. 9 is a diagram showing a sixth example of the wiring layout in the wiring layer. The figure is different from FIG. 8 in that the main body portion of the wiring 21 belongs to another wiring layer and the extending portion e1 is extended from the main body portion of the wiring 21 via the via v3. Hereinafter, the differences will be mainly described.
  • the main body portion of the wiring 21 belongs to another wiring layer different from the wiring layer to which the wiring 11 and the wiring 12 belong.
  • the stretched portion e1 is stretched from the main body portion of the wiring 21 belonging to another wiring layer via the via v3.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have parallel sections arranged in parallel in the wiring layer, and the extension portion e1 of the other wiring 21 is sandwiched across the parallel sections. There is.
  • FIG. 10 is a diagram showing a seventh example of the wiring layout in the wiring layer. This figure is different from FIG. 5 in that the power supply wiring is added. Hereinafter, the differences will be mainly described.
  • the wiring 21 is a power supply wiring and has extended portions e1 and e2 extended from the main body portion of the power supply wiring.
  • the power supply wiring may be, for example, wiring arranged so as to surround all or part of the latch circuit L1 in the wiring layer, or shield wiring formed in another wiring layer.
  • FIG. 11 is a diagram showing an eighth example of a wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 11 shows the layout of the wirings 11, 12, 21, and 22.
  • V1 in the figure indicates a via contact connecting the wiring 21 and the wiring of another wiring layer.
  • v2 indicates a via contact that connects the wiring 22 and the wiring of another wiring layer.
  • e1 indicates an extended portion of the wiring 21.
  • e2 indicates an extended portion of the wiring 22.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 22 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 21 and the wiring 22 are not redundant wiring pairs.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have a parallel section arranged in parallel in the wiring layer, and the other wiring 21 and another wiring are different from each other over most of the parallel section. It sandwiches 22 and.
  • the other wiring 21 and the other wiring 22 are arranged on the same straight line with a gap d1.
  • the wiring layout example of FIG. 11 satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21 or the wiring 22.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21 or the wiring 22.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance d1 between the wiring 21 and the wiring 22.
  • the distance d1 of the section in which the wiring 11 and the wiring 12 are adjacent to each other and parallel to each other is smaller than the distance a between the wiring 11 and the wiring 12.
  • the wiring 11 and the wiring 12 of the redundant wiring pair are arranged so as to sandwich the wiring 21 or the wiring 22 over most of the parallel section in which the wiring 11 and the wiring 12 are arranged in parallel.
  • the wiring 21 has the stretched portion e1
  • the wiring 22 has the stretched portion e2. That is, the ends of the stretched portions e1 and e2 may be open ends that are not connected in the wiring layer.
  • the wiring 21 in FIG. 11 may be, for example, a power supply line or a ground line.
  • the wiring 22 may also be, for example, a power line or a ground line.
  • FIG. 12 is a diagram showing another example of a circuit formed in the semiconductor device according to the first embodiment.
  • the semiconductor device shown in the figure shows a configuration example of a BISER (Built in Soft Error Resilience) type flip-flop circuit as a circuit incorporating soft error immunity.
  • BISER Busilt in Soft Error Resilience
  • the flip-flop circuit in the figure includes a delay circuit DL, an inverter IV, a master latch ML0, ML1, a master C element CM, a slave latch SL0, SL1, a slave C element CS, a master weak holding circuit WM, and the master latch ML0, ML1. It is equipped with a slave weak holding circuit WS and has a dual master-slave structure.
  • the redundant wiring pair in FIG. 12 is a wiring connected to the output Qn of the slave latch SL0 and a wiring connected to the output Qn of the slave latch SL1.
  • the delay circuit DL delays the input data D to the master latch ML0 by the time ⁇ and outputs it to the master latch ML1.
  • Inverter IV outputs a clock signal Cn in which the clock signal Cp is inverted.
  • the master latch ML0 latches the input data D in synchronization with the clock signal Cp and the clock signal Cn, and outputs the data Qp.
  • the output data Qp is non-inverting output data having the same logic level as the data D.
  • the master latch ML1 latches the delayed input data D in synchronization with the clock signal Cp and the clock signal Cn, and outputs the data Qp.
  • the output data Qp is non-inverting output data having the same logic level as the data D.
  • the master C element CM is an inverting circuit with 2 inputs and 1 output, outputs the inverted level of the logic level when the 2 inputs are the same logic level confirmed, and high impedance when the 2 inputs are not the same logic level confirmed. become.
  • the master weak holding circuit WM is a weak keeper circuit, holds the logic level output by the master C element CM, and when the output of the master C element CM is high impedance, immediately before it becomes high impedance. Output the held logic level.
  • the slave latch SL0 latches the input data D in synchronization with the clock signal Cp and the clock signal Cn, and outputs the data Qn.
  • the output data Qn is logical level data in which the data D is inverted.
  • the slave latch SL1 latches the input data D in synchronization with the clock signal Cp and the clock signal Cn, and outputs the data Qn.
  • the output data Qn is data in which the data D is inverted.
  • the slave C element CS is a 2-input, 1-output inverting circuit that outputs the inverted logic level of the logic level when the 2 inputs are the same logic level that is fixed, and is high when the 2 inputs are not the same logic level that is fixed. It becomes impedance.
  • a circuit example of the slave C element CS is shown in FIG.
  • the slave C element CS in the figure is composed of two MOSFET transistors and two NMOS transistors. The two MOSFET transistors and the two NMOS transistors are connected in series.
  • the master C element CM may be the same as in FIG.
  • the slave weak holding circuit WS is a weak keeper circuit, holds the same logic level as the logic level output by the slave C element CS, and becomes high impedance when the output of the slave C element CS is high impedance. Outputs the logic level held immediately before.
  • the redundant wiring pair in the flip-flop circuit of FIG. 12 includes wiring that connects the output terminal of the slave latch SL0 and one of the two input terminals of the slave C element CS, and the output terminal and the slave C element of the slave latch SL1. It consists of a wiring that connects to the other of the two input terminals of the CS.
  • the output wiring of the slave latch SL0 and the output wiring of the slave latch SL1 are redundant wiring pairs.
  • This wiring pair satisfies the arrangement layout relationship described with reference to FIGS. 2 to 11. This makes it possible to reduce the deterioration of soft error immunity caused by the short circuit of the redundant wiring pair in the flip-flop circuit of FIG.
  • the output wiring of the master latch ML0 and the output wiring of the master latch ML1 in FIG. 12 may be treated in the same manner as a redundant wiring pair. That is, the arrangement layout relationship described with reference to FIGS. 2 to 11 may be satisfied.
  • the input data D of the master latch ML1 is delayed by the time ⁇ from the input data D of the master latch ML0.
  • the output data Qp of the master latch ML1 is delayed by the time ⁇ from the output data Qp of the master latch ML0.
  • a redundant wiring pair is defined as "independent wiring that has the same signal level but is not interconnected.”
  • the output wiring of the master latch ML0 and the output wiring of the master latch ML1 do not meet this definition.
  • the output wiring of the master latch ML0 and the output wiring of the master latch ML1 may cause the problem of wiring short circuit shown in FIG. 14, and other than the delay time ⁇ , they almost correspond to the definition of a redundant wiring pair. From this, the deterioration of the soft error resistance can be reduced by satisfying the relationship of the arrangement layout described with reference to FIGS. 2 to 11 in the output wiring of the master latch ML0 and the output wiring of the master latch ML1.
  • a redundant example is shown as a redundant wiring pair, but each combination of two wirings among a plurality of multiplex wirings of triple or more may be regarded as a wiring pair. ..
  • the two wirings regarded as the wiring pair may satisfy the relationship of the arrangement layout described with reference to FIGS. 2 to 11.
  • the semiconductor device is not connected to the plurality of wiring layers, the first wiring 11, and the first wiring 11, and transmits the same signal level as the first wiring 11.
  • the first wiring 11 and the second wiring 12 belong to different wiring layers, and the distance a1 between the first wiring 11 and the second wiring 12 is the adjacent wiring layer. It is larger than the interlayer distance c.
  • the first wiring 11 and the second wiring 12 have an overlapping portion, and the distance between the first wiring 11 and the second wiring 12 in the overlapping portion is twice or more the interlayer distance c. It may be.
  • the first wiring 11 and the second wiring 12 intersect at an overlapping portion
  • the second wiring 12 is a first partial wiring 12b and a first partial wiring 12b corresponding to the overlapping portion. It has a second partial wiring 12a connected to one end and a third partial wiring 12c connected to the other end of the first partial wiring 12b, and the first partial wiring 12b belongs to the first wiring layer M1.
  • the second partial wiring 12a and the third partial wiring 12c belong to the second wiring layer M2 different from the first wiring layer M1, and are connected to the first partial wiring 12b via via contacts v1 and v2, and the first wiring 11 May belong to the third wiring layer M3, which is farther from the first wiring layer M1 than the second wiring layer M2.
  • the second wiring 12 may be arranged so as to bypass the end of the first wiring 11 so that the first wiring 11 and the second wiring 12 do not overlap in the plan view of the semiconductor device.
  • the semiconductor device further includes a third wiring 31 facing at least one of the first wiring 11 and the second wiring 12 in the wiring layers or in the wiring layer, and the third wiring 31 extends from the via contact v1. It may have the stretched portion e1.
  • the length of the stretched portion e1 may be larger than the minimum dimension of the design rule of the semiconductor device.
  • first wiring 11 and the second wiring 12 may form a DICE (Dual Interlocked storage CEll) latch circuit.
  • DICE Double Interlocked storage CEll
  • first wiring 11 and the second wiring 12 may form a BISER (Built in Soft Error Resiliency) flip-flop circuit.
  • first wiring 11 and the second wiring 12 have parallel sections arranged in parallel in the wiring layer, and other wirings may be sandwiched in the parallel sections.
  • the other wiring includes an extension portion e1 extended from the main body portion of the other wiring in the wiring layer, and the extension portion e1 is the first wiring 11 and the second wiring in the parallel section in the wiring layer. It may be sandwiched between 12 and 12.
  • the other wiring includes the extending portion e1 extended from the via connected to the main body portion of the other wiring, and the extending portion e1 is the first wiring 11 and the second wiring in the parallel section in the wiring layer. It may be sandwiched between the wiring 12 and the wiring 12.
  • the other wiring has an extension portion e1 branched and extended from the main body portion of the other wiring in the wiring layer, and the extension portion e1 is the first wiring 11 in the parallel section in the wiring layer. It may be sandwiched between the second wiring 12 and the second wiring 12.
  • the end of the stretched portion e1 may be an open end that is not connected in the wiring layer.
  • the stretched portions e1 to e3 may bypass the end of the first wiring 11 in the wiring layer and may be further arranged in the parallel section.
  • the semiconductor device further includes a third wiring and a fourth wiring that is not connected to the first wiring 11 and is provided to transmit the same signal level as the third wiring.
  • the wiring may be the third wiring.
  • a part of the first wiring 11 to the fourth wiring may be arranged in the order of the first wiring 11, the third wiring, the second wiring 12, and the fourth wiring in the wiring layer.
  • one wiring of the first redundant pair, one wiring of the second redundant pair, the other wiring of the first redundant pair, and the other wiring of the second redundant pair are arranged in this order. Can be prevented or reduced.
  • the via may connect the stretched portion and the main body portion of other wirings 21 and 22 in a wiring layer different from the above wiring layer.
  • the length of the stretched portion may be larger than the minimum dimension of the design rule of the semiconductor device.
  • the first wiring 11 and the second wiring 12 include a section arranged in parallel so as to sandwich the other wirings 21 and 22 and another wiring in the wiring layer, and are included in the section.
  • the distance d1 between the other wirings 21 and 22 and the other wiring may be smaller than the distance between the first wiring 11 and the second wiring 12.
  • the present disclosure is not limited to this embodiment. As long as the gist of the present disclosure is not deviated, various modifications that can be conceived by those skilled in the art are applied to the present embodiment, and a form constructed by combining components in different embodiments is also within the scope of one or more embodiments. May be included within.
  • the present disclosure can be applied to a semiconductor device including a latch circuit or a flip-flop circuit.

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Abstract

本開示の一態様に係る半導体装置は、複数の配線層（Ｍ１～Ｍ３）と、第１配線（１１）と、第１配線（１１）と接続されず、かつ、第１配線（１１）と同じ信号レベルを伝達するために冗長に設けられた第２配線（１２）と、を備え、第１配線（１１）と第２配線（１２）とは異なる配線層に属し、第１配線（１１）と第２配線（１２）との距離は、隣り合う配線層の層間距離ｃより大きい。

Description

半導体装置
　本開示は、ラッチ回路を備える半導体装置に関する。
　半導体装置において、ロジック回路中のラッチ回路（フリップフロップ回路とも呼ばれる）におけるソフトエラーが問題となっている。ソフトエラーとは、宇宙線等の粒子線がラッチ回路へ衝突することにより、ノイズが入りラッチの状態を反転させる一時的なエラーを指す。
　ソフトエラー耐性の高い回路として、例えば、特許文献１の図２に示されるラッチ回路は、４つのインバーター回路を備え、二重化された冗長な回路構成を有する。各インバーター回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートへは同じデータが入力されるが、異なるノードに接続されている。それら４つのノードのうちどれか１つにソフトエラーとなり得るノイズが入っても、他のノードにより復帰させることができる。
　また、特許文献２は、大規模集積回路（ＬＳＩ）において電気的不良を高い感度と短い検査時間で検出する検査方法に関して、平行な一対の櫛歯状導体を有するコの字状の第１の配線と、第１の配線に対して入れ子状に配置され且つ平行な一対の櫛歯状導体を有するコの字状の第２の配線とを有する基本配線パターンを具備する半導体装置を開示している。
特許第５３６９７７１号公報 特開２００７－１０３５９８号公報
　しかしながら、上記従来技術によれば、同じ信号レベルになる冗長な配線ペアがショートした場合には、ソフトエラー耐性が悪化しているにも拘わらず、検査段階で当該ショートを検出できないという問題がある。
　本開示は、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減する半導体装置を提供する。
　本開示の一態様に係る半導体装置は、複数の配線層と、第１配線と、前記第１配線と接続されず、かつ、前記第１配線と同じ信号レベルを伝達するために設けられた第２配線と、を備え、前記第１配線と前記第２配線とは異なる配線層に属し、前記第１配線と前記第２配線との距離は、隣り合う配線層の層間距離よりも大きい。
　本開示の半導体装置によれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
図１は、実施の形態１に係る半導体装置に形成される回路例を示す図である。 図２は、配線層間における配線レイアウトの第１例を示す図である。 図３Ａは、配線層間における配線レイアウトの第２例を示す図である。 図３Ｂは、配線層間における配線レイアウトの第２例の変形例を示す図である。 図４は、配線層内における配線レイアウトの第１例を示す図である。 図５は、配線層内における配線レイアウトの第２例を示す図である。 図６は、配線層内における配線レイアウトの第３例を示す図である。 図７は、配線層内における配線レイアウトの第４例を示す図である。 図８は、配線層内における配線レイアウトの第５例を示す図である。 図９は、配線層内における配線レイアウトの第６例を示す図である。 図１０は、配線層内における配線レイアウトの第７例を示す図である。 図１１は、配線層内における配線レイアウトの第８例を示す図である。 図１２は、実施の形態１に係る半導体装置に形成される他の回路例を示す図である。 図１３は、図１２中のＣ要素の一例を示す回路図である。 図１４は、比較例におけるラッチ回路のショート例を示す説明図である。
　（本開示の基礎となった知見）
　本開示者は、「背景技術」の欄において記載した、ソフトエラー耐性の高い回路に関し、以下の問題が生じることを見出した。この問題について図１４を用いて具体的に説明する。
　図１４は、比較例におけるラッチ回路のショート例を示す説明図である。図１４の（ａ）に示すラッチ回路は、４つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタを備える。直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアは、インバーター回路を構成する。
　通常のラッチ回路はインバーター回路を２つ備えるのに対して、図１４の（ａ）は、４つのインバーター回路を備える。図１４の（ａ）のラッチ回路は、二重化された冗長な構成によりソフトエラー耐性を向上させている。
　図１４の（ａ）において、４つのインバーター回路は、４つの配線ｗ１～ｗ４により接続されている。配線ｗ１と配線ｗ３とは、冗長な配線ペアであり、同じ信号レベルになるが独立した配線である。同様に、配線ｗ２と配線ｗ４とは、冗長な配線ペアであり、同じ信号レベルになるが独立した配線である。
　同図では、冗長な配線ペアの配線ｗ１および配線ｗ３を細い線で描き、ローレベルである例を示している。また、他の冗長な配線ペアの配線ｗ２および配線ｗ４を太い線で描き、ハイレベルである例を示している。
　各インバーター回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートへは同じ信号レベルが入力されるが、異なる配線に接続されている。つまり、ＰＭＯＳトランジスタのゲートには冗長な配線ペアの一方が接続される。ＮＭＯＳトランジスタのゲートには冗長な配線ペアの他方が接続される。このように、４つのインバーター回路でループが構成されているため、１つのインバーター回路の出力が反転しても、他の３つのインバーター回路によって正しい値が保たれる構造となっている。こうして同図のラッチ回路はソフトエラー耐性を高めている。
　図１４の（ｂ）は、破線枠ｓｈ１に示すように、配線ｗ１と配線ｗ３とがショートしたことを示す。また、図１４の（ｃ）は、破線枠ｓｈ２に示すように、配線ｗ２と配線ｗ４とがショートしたことを示す。このようなショートは、ラッチ回路を含む半導体装置の製造プロセスにおいて、例えば、金属粒子などの導電性の異物の混入によって起こり得る。
　図１４の（ｂ）および（ｃ）ではいずれも、冗長な配線ペアがショートしている。つまり、破線枠ｓｈ１および破線枠ｓｈ２でショートした配線ペアは、相互に接続されない独立した配線であるが、ラッチ回路の動作では常に同じ信号レベルになる。それゆえ、図１４の（ｂ）および（ｃ）ではいずれも、ラッチ回路は正常に動作し異常を示さない。しかしながら、ショートにより配線ペアの冗長性を失っているので、ソフトエラー耐性が悪化しているという問題がある。
　さらに、破線枠ｓｈ１および破線枠ｓｈ２のショートは、半導体装置の製造工程における検査段階で検出不可能である。すなわち、破線枠ｓｈ１および破線枠ｓｈ２のショートに起因するソフトエラーの耐性が悪化したことを検出不可能であるという問題がある。
　そこで、本開示は、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減する半導体装置を提供する。
　このような問題を解決するために、本開示の一態様に係る半導体装置は、複数の配線層と、第１配線と、前記第１配線と接続されず、かつ、前記第１配線と同じ信号レベルを伝達するために冗長に設けられた第２配線と、を備え、前記第１配線と前記第２配線とは異なる配線層に属し、前記第１配線と前記第２配線との距離は、隣り合う配線層の層間距離より大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートよりも、第１配線または第２配線と他の配線とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　異物混入により第１配線または第２配線と他の配線とがショートした場合は、異常動作を引き起こす確率が高いので、工場出荷前の検査段階で、ショートを検出可能である。
　このように、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本開示の一形態に係る実現形態を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。
　（実施の形態１）
　［１　半導体装置の回路例］
　図１は、実施の形態１に係る半導体装置に形成される回路例を示す図である。
　同図の回路例は、第１～第４の反転回路ｉ１～ｉ４を有するラッチ回路Ｌ１を備える。第１～第４の反転回路ｉ１～ｉ４は、４つの第１型ＭＯＳトランジスタｐｔ１～ｐｔ４と、４つの第２型ＭＯＳトランジスタｎｔ１～ｎｔ４とを備える。このラッチ回路Ｌ１は、冗長な配線ペアを有する回路の一例として、いわゆるＤＩＣＥ（Dual Interlocked storage CEll）ラッチ回路を示している。
　第１の反転回路ｉ１は、第１型ＭＯＳトランジスタｐｔ１と、第２型ＭＯＳトランジスタｎｔ１と、第１型ＭＯＳトランジスタｐｔ１のドレインおよび第２型ＭＯＳトランジスタｎｔ１のドレインに接続された出力ノードｏ１とを有する。
　第２の反転回路ｉ２は、第１型ＭＯＳトランジスタｐｔ２と、第２型ＭＯＳトランジスタｎｔ２と、第１型ＭＯＳトランジスタｐｔ２のドレインおよび第２型ＭＯＳトランジスタｎｔ２のドレインに接続された出力ノードｏ２とを有する。
　第３の反転回路ｉ３は、第１型ＭＯＳトランジスタｐｔ３と、第２型ＭＯＳトランジスタｎｔ３と、第１型ＭＯＳトランジスタｐｔ３のドレインおよび第２型ＭＯＳトランジスタｎｔ３のドレインに接続された出力ノードｏ３とを有する。
　第４の反転回路ｉ４は、第１型ＭＯＳトランジスタｐｔ４と、第２型ＭＯＳトランジスタｎｔ４と、第１型ＭＯＳトランジスタｐｔ４のドレインおよび第２型ＭＯＳトランジスタｎｔ４のドレインに接続された出力ノードｏ４とを有する。
　第１～第４の反転回路ｉ１～ｉ４の第１型ＭＯＳトランジスタのそれぞれのソースは、電位ＶＤＤの電源線に接続され、第２型ＭＯＳトランジスタのそれぞれのソースは、電位ＶＳＳのＧＮＤ線に接続される。
　なお、第１型は、Ｐ型およびＮ型の一方の導電型を意味する。第２型は、Ｐ型およびＮ型の他方の導電型を意味する。図１の例では、第１型はＰ型、第２型はＮ型である。以下では、第１型をＰ、第２型をＮと表記することがある。また、第１型ＭＯＳトランジスタをＰＭＯＳトランジスタ、第２型ＭＯＳトランジスタをＮＭＯＳトランジスタと表記することがある。
　第１～第４の反転回路は、４つの配線ｗ１１、ｗ１２、ｗ２１、ｗ２２により接続されている。配線ｗ１１と配線ｗ１２とは、冗長な配線ペアであり、同じ信号レベルになるが、相互に接続されない独立した配線である。同様に、配線ｗ２１と配線ｗ２２とは、冗長な配線ペアであり、同じ信号レベルになるが、相互に接続されない独立した配線である。なお、冗長な配線ペアを構成する各配線は、配線層内の金属配線部分だけでなく、配線層間のビアコンタクトと、トランジスタのゲート、ソースおよびドレインの各電極と、回路素子の各端子電極等を含む一連の導電体を意味する。以下では、ビアコンタクトは、単にビアと記すことがある。
　配線ｗ１１は、第１の反転回路ｉ１の出力ノードｏ１と、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２のゲートｇ２および第４の反転回路ｉ４の第２型ＭＯＳトランジスタｎｔ４のゲートとを接続する。
　配線ｗ２１は、第２の反転回路ｉ２の出力ノードｏ２と、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のゲートｇ３および第１の反転回路ｉ１の第２型ＭＯＳトランジスタｎｔ１のゲートとを接続する。
　配線ｗ１２は、第３の反転回路ｉ３の出力ノードｏ３と、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のゲートｇ４および第２の反転回路ｉ２の第２型ＭＯＳトランジスタｎｔ２のゲートとを接続する。
　配線ｗ２２は、第４の反転回路ｉ４の出力ノードｏ４と、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のゲートｇ１および第３の反転回路ｉ３の第２型ＭＯＳトランジスタｎｔ３のゲートとを接続する。
　このような接続により、４つのインバーター回路でループが構成される。そのため、１つのインバーター回路の出力がソフトエラーにより反転しても、他の３つのインバーター回路によって正しい値が保たれる構造となっている。こうして、同図のラッチ回路Ｌ１はソフトエラー耐性を高めている。
　図１に示したラッチ回路Ｌ１は、半導体装置内の半導体基板上に形成された半導体回路の一部を構成する。半導体基板上に形成された半導体回路は、複数のｐ型不純物領域、複数のｎ型不純物領域、複数の配線層、配線層間をつなぐ複数のコンタクト等を含む。
　図１のラッチ回路Ｌ１の構成要素である冗長な配線ペアは、１つ以上の配線層に形成される。本実施の形態では、半導体装置の製造プロセスにおいて、異物の混入等による冗長な配線ペアにショートが発生しにくいように冗長な配線ペアが配置されている。
　次に、異なる配線層間における冗長配線ペアの配置レイアウトについて説明する。
　［２．１　配線層間における配線レイアウトの第１例］
　図２は、配線層間における配線レイアウトの第１例を示す図である。同図の（ａ）は、ラッチ回路Ｌ１が形成された半導体基板を平面視した配線レイアウトを示す。同図の（ｂ）は、（ａ）のＡ－Ａ線の断面を示し、３つの配線層Ｍ１～Ｍ３を含む。同図では、配線層Ｍ１～Ｍ３に形成された配線のうち、冗長な配線ペアに関連する部分を模式的に拡大した図である。図２では、冗長な配線ペアの配線１１と配線１２とを示す。
　図２に示すように、冗長な配線ペアの配線１１と配線１２とは、異なる配線層に属する。つまり、配線１１は、配線層Ｍ３に属し、配線１２は、配線層Ｍ２とＭ１に属し、ビアコンタクトを含む。
　異なる配線層における冗長な配線ペアは、次の関係を満たすように配置される。すなわち、配線１１と配線１２の配線層が異なっている場合、配線１１と配線１２との距離ａは、隣り合う配線層間の層間距離ｃよりも大きい。同図において配線１１と配線１２との距離としてａ１、ａ２、ａ３の３つを記してあるが、配線１１と配線１２との距離ａは最小となるａ１またはａ３である。配線１１と配線１２とは、ａ＞ｃを満たすように配置される。
　より詳しく説明すると、図２において、半導体装置の平面視において配線１１と配線１２とは重なる部分を有し、交差している。配線１２は、重なる部分に対応する第１部分配線１２ｂと、第１部分配線１２ｂの一端に接続される第２部分配線１２ａと、第１部分配線１２ｂの他端に接続される第３部分配線１２ｃと、を有する。第１部分配線１２ｂは、配線層Ｍ１に属する。第２部分配線１２ａおよび第３部分配線１２ｃは、配線層Ｍ１とは異なる配線層Ｍ２に属し、第１部分配線１２ｂとビアコンタクトｖ１、ｖ２を介して接続される。配線１１は、配線層Ｍ１から配線層Ｍ２よりも離れた配線層Ｍ３に属する。この配置レイアウトにより、上記の関係（つまりａ＞ｃ）を容易に満たすことができる。図２では、重なる部分における配線１１と配線１２との距離ａ２は、層間距離ｃの２倍以上を満たすように配置されている。
　図２の配置レイアウトによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、層間距離ｃと同じくらいの大きさの異物が混入した場合に、配線１１と配線１２とのショートが生じにくくなっている。これにより、冗長な配線ペアのショートの発生が抑制される。
　なお、図２の配線層Ｍ１～Ｍ３は、この配置順であれば、複数の配線層のうちの任意の３つであってもよい。ただし、層間距離ｃは、図２の配線層Ｍ２と配線層Ｍ３の間の距離とは限らず、隣り合う２つの配線層間の最小距離である。
　［２．２　配線層間における配線レイアウトの第２例］
　図３Ａは、配線層間における配線レイアウトの第２例を示す図である。同図の（ａ）は、ラッチ回路Ｌ１が形成された半導体基板を平面視した配線レイアウトを示す。同図の（ｂ）は、（ａ）のＢ－Ｂ線の断面を示し、２つの配線層Ｍ２、Ｍ３を含む。同図では、配線層Ｍ２、Ｍ３に形成された配線のうち、冗長な配線ペアに関連する部分を模式的に拡大した図である。図３Ａでは、冗長な配線ペアの配線１１と配線１２とを示す。
　同図の（ａ）の平面視において、配線１１と配線１２とが重ならないように、配線１２は配線１１の端部を迂回するように配置されている。
　この配置レイアウトにより、上記の関係（つまりａ＞ｃ）を容易に満たすことができる。
　図３Ａの配置レイアウトによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、層間距離ｃと同じくらいの大きさの異物が混入した場合に、配線１１と配線１２とのショートが生じにくくなっている。これにより、冗長な配線ペアのショートの発生が抑制される。
　［２．３　配線層間における配線レイアウトの第２例の変形例］
　図３Ｂは、配線層間における配線レイアウトの第２例の変形例を示す図である。同図は、図３Ａと比べて、配線３１を備える点が異なっている。以下、異なる点を中心に説明する。配線３１は、配線１１または配線１２の隣に配置され、ビアコンタクトｖ１と、延伸部分ｅ１を含む。ビアコンタクトｖ１は、他の配線層Ｍ４の配線３１部分と配線層Ｍ３の配線３１とを接続する。延伸部分ｅ１は、ビアコンタクトｖ１から延伸されている。また、次のような延伸ルールを設けてもよい。すなわち、ビアｖ１から延伸部分ｅ１の端部までの長さｅ１は、半導体装置の設計ルールにおける配線の最小寸法よりも大きい。なお、この延伸ルールは他の図面の延伸部分に適用してもよい。
　図３Ｂでは、配線３１の延伸部分ｅ１は、冗長な配線ペアの一方の配線と同じ配線層内で隣り合い、他方の配線と異なる配線層間で隣り合うように配置されている。また、距離ａは、配線１１と配線３１との距離よりも大きく、かつ、配線１２と配線３１との距離よりも大きい。
　配線設計ＣＡＤによっては、もし、配線３１なしで図３Ａを実現しようとすれば、冗長ペアの間には最小限の配線のみを活用しなければならないという限定がつくことがあり、レイアウトが困難な場合がある。配線１１または配線１２の隣に配線３１を適宜配置すれば、冗長な配線ペアの配置を容易に設計できる。結果的に、図３Ｂのような冗長な配線ペアのレイアウトを容易にすることができる。
　図２、図３Ａ、図３Ｂでは、配線層間における冗長な配線ペアの配置レイアウト例を示した。以下では、１つの配線層内における冗長な配線ペアの配線レイアウトについて説明する。
　［３．１　配線層内における配線レイアウトの第１例］
　図４は、半導体装置の配線層内における配線レイアウトの第１例を示す図である。同図は、図１のラッチ回路Ｌ１が形成された半導体基板を平面視した図である。また、図４は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図４では、４つの配線１１、１２、２１、２２のレイアウトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。具体的には、配線１２は、配線１１と接続されず、かつ、配線１１と同じ信号レベルを伝達するために冗長に設けられた配線である。配線１１と配線１２とは例えば、図１の配線ｗ１１とｗ１２とに対応する。
　配線２１は、配線１１および配線１２と異なる他の配線である。配線２２も、配線１１および配線１２と異なる配線である。
　図中のａは、配線１１と配線１２との距離を示す。ｂ１は、配線１１と配線２１との距離を示す。ｂ２は、配線１２と配線２１との距離を示す。ｂ３は、配線１１と配線２２との距離を示す。ｂ４は、配線１２と配線２２との距離を示す。なお、これらの距離はいずれも、配線間の最小距離である。
　これらの配線のレイアウトは、次の関係を満たす。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　配線１１と配線１２との距離ａは、配線１１と配線２２との距離ｂ３よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２２との距離ｂ４よりも大きい。
　この関係を満たすことにより、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とのショートよりも、配線１１または配線１２と他の配線（２１、２２）とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　配線１１または配線１２と他の配線（２１、２２）とのショートの方が生じやすいので、ショートを検出可能である。したがって、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　図４では、上記の関係を満たすために、配線２２は、配線２２の本体部分に接続されたビアｖ２から延伸された延伸部分ｅ１を含む。延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　なお、図４の配線２１と配線２２とは、例えば、図１の配線ｗ２１とｗ２２とに対応する配線であってもよい。あるいは、配線２１および配線２２のそれぞれは、電源線であってもよいし、グラウンド線であってもよい。
　［３．２　配線層内における配線レイアウトの第２例］
　図５は、配線層内における配線レイアウトの第２例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図５では、配線１１、１２、２１のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を指す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間に渡って他の配線２１を挟んでいる。
　図５の配線レイアウト例は、図４と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図５では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有する。つまり、配線２１は、配線２１の本体部分に接続されたビアｖ１から延伸された延伸部分ｅ１を含む。この延伸部分ｅ１は、上記の並行区間内において配線１１と配線１２との間に配置される。また、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　図５の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図５の配線２１は、例えば、図１の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［３．３　配線層内における配線レイアウトの第３例］
　図６は、配線層内における配線レイアウトの第３例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図６では、配線１１、１２、２１のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間に渡って他の配線２１を挟んでいる。
　図６の配線レイアウト例も、図４と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図６では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１～ｅ３を有する。つまり、配線２１は、配線２１の本体部分に接続されたビアｖ１から延伸された延伸部分ｅ１～ｅ３を含む。延伸部分ｅ１～ｅ３は、連続する１本の配線であり、配線層内において配線１１の端部を迂回するように配置される。延伸部分ｅ３の一部は、並行区間に渡って配線１１と配線１２とに挟まれるように配置される。また、延伸部分ｅ３の端部は、配線層内において接続されない開放端であってもよい。また、図６の距離ｂ１およびｂ２はそれぞれ、半導体装置の設計ルール上の配線間の最小間隔であってもよい。また、配線１１と配線１２との距離ａは、設計ルール上の配線間の最小間隔よりも大きい。
　図６の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図６の配線２１は、例えば、図１の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［３．４　配線層内における配線レイアウトの第４例］
　図７は、配線層内における配線レイアウトの第４例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図７では、配線１１、１２、２１、２２のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。また、配線２１と配線２２とは、冗長な配線ペアを示す。配線１１と配線１２との配線ペアを第１冗長ペアと呼び、配線２１と配線２２との配線ペアを第２冗長ペアと呼ぶものとする。図７では、４つの配線１１、１２、２１、２２は、第１冗長ペアの一方の配線１１、第２冗長ペアの一方の配線２１、第１冗長ペアの他方の配線１２、第２冗長ペアの他方の配線２２の順に並ぶように配置されている。つまり、２つの冗長ペアの配線が交互に配置され、同じ信号レベルの配線が隣り合わない配置になっている。
　図７の配線レイアウト例も、図４と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図７の配線１１、１２、２１、２２のそれぞれは、配線の本体部分であってもよいし、延伸部分であってもよい。
　図７の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１または配線２２とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図７の配線１１と配線１２とは、図１の配線ｗ１１とｗ１２とに対応する配線であり、配線２１と配線２２とは、図１の配線ｗ２１とｗ２２とに対応する配線であってもよい。
　［３．５　配線層内における配線レイアウトの第５例］
　図８は、配線層内における配線レイアウトの第５例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図８では、配線１１、１２、２１のレイアウトを示す。図中のｖ１、ｖ２は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を指す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間に渡って他の配線２１を挟んでいる。
　図８の配線レイアウト例は、図４と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図８では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有する。つまり、配線２１は、配線２１の本体部分から延伸された延伸部分ｅ１を含む。この延伸部分ｅ１は、上記の並行区間内において配線１１と配線１２との間に配置される。また、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　図８の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とのショートよりも、配線１１または配線１２と他の配線２１とのショートの方が発生しやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図８の配線２１は、例えば、図１の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［３．６　配線層内における配線レイアウトの第６例］
　図９は、配線層内における配線レイアウトの第６例を示す図である。同図は、図８と比べて、配線２１の本体部分が他の配線層に属する点と、延伸部分ｅ１が配線２１の本体部分からビアｖ３を介して延伸されている点が異なる。以下、異なる点を中心に説明する。
　配線２１の本体部分は、同図の破線で示すように、配線１１および配線１２が属する配線層とは異なる他の配線層に属する。
　延伸部分ｅ１は、他の配線層に属する配線２１の本体部分からビアｖ３を介して延伸されている。これにより、冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間に渡って他の配線２１の延伸部分ｅ１を挟んでいる。
　図９の配線レイアウト例によれば、図８と同様に、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　［３．７　配線層内における配線レイアウトの第７例］
　図１０は、配線層内における配線レイアウトの第７例を示す図である。同図は、図５と比べて、電源配線が追記されている点が異なる。以下、異なる点を中心に説明する。
　配線２１は、電源配線であり、電源配線の本体部分から延伸された延伸部分ｅ１、ｅ２を有する。電源配線は、例えば、配線層内でラッチ回路Ｌ１の全部または一部を囲むように配置された配線であってもよいし、他の配線層に形成されたシールド配線であってもよい。
　図１０の配線レイアウト例によれば、図５と同様に、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　［３．８　配線層内における配線レイアウトの第８例］
　図１１は、配線層内における配線レイアウトの第８例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図１１では、配線１１、１２、２１、２２のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｖ２は、配線２２と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を示す。ｅ２は、配線２２の延伸部分を示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。配線２２は、配線１１および配線１２と異なる別の他の配線である。この配線２１と配線２２とは、冗長な配線ペアではない。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間の大部分に渡って他の配線２１と、別の他の配線２２とを挟んでいる。他の配線２１と別の他の配線２２とは、間隔ｄ１を開けて同じ直線上に配置されている。
　図１１の配線レイアウト例は、図４と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１または配線２２との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１または配線２２との距離ｂ２よりも大きい。
　さらに、図１１では、配線１１と配線１２との距離ａは、配線２１と配線２２との距離ｄ１よりも大きい。言い換えれば、配線１１と配線１２とが隣り合って並行する区間（つまり他の配線を挟んでいない区間）の距離ｄ１は、配線１１と配線１２との距離ａよりも小さい。
　図１１では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間の大部分に渡って配線２１または配線２２を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有し、配線２２は、延伸部分ｅ２を有する。つまり、延伸部分ｅ１、ｅ２の端部は、配線層内において接続されない開放端であってもよい。
　図１１の配線レイアウト例によれば、図５と同様に冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図１１の配線２１は、例えば、電源線であってもよいし、グラウンド線であってもよい。配線２２も、例えば、電源線であってもよいし、グラウンド線であってもよい。
　［４　半導体装置の他の回路例］
　次に、冗長な配線ペアを有する他の回路例について説明する。
　図１２は、実施の形態１に係る半導体装置に形成される他の回路例を示す図である。同図の半導体装置は、ソフトエラー耐性を組み込んだ回路として、ＢＩＳＥＲ（Built in Soft Error Resilience）型のフリップフロップ回路の構成例を示す。
　同図のフリップフロップ回路は、遅延回路ＤＬと、インバーターＩＶと、マスターラッチＭＬ０、ＭＬ１と、マスターＣ要素ＣＭと、スレーブラッチＳＬ０、ＳＬ１と、スレーブＣ要素ＣＳと、マスター弱保持回路ＷＭと、スレーブ弱保持回路ＷＳとを備え、２重化されたマスタースレーブ構造になっている。図１２中の冗長な配線ペアは、スレーブラッチＳＬ０の出力Ｑｎに接続される配線、および、スレーブラッチＳＬ１の出力Ｑｎに接続される配線である。
　遅延回路ＤＬは、マスターラッチＭＬ０への入力データＤを時間τだけ遅延してマスターラッチＭＬ１に出力する。
　インバーターＩＶは、クロック信号Ｃｐを反転したクロック信号Ｃｎを出力する。
　マスターラッチＭＬ０は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｐを出力する。出力データＱｐは、データＤと同じ論理レベルの非反転出力データである。
　マスターラッチＭＬ１は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、遅延された入力データＤをラッチして、データＱｐを出力する。出力データＱｐは、データＤと同じ論理レベルの非反転出力データである。
　マスターＣ要素ＣＭは、２入力１出力の反転回路であり、２入力が確定した同じ論理レベルであるとき当該論理レベルの反転したレベルを出力し、２入力が確定した同じ論理レベルでないときハイインピーダンスになる。
　マスター弱保持回路ＷＭは、ウィークキーパー（Weak Keeper）回路であり、マスターＣ要素ＣＭが出力する論理レベルを保持し、マスターＣ要素ＣＭの出力がハイインピーダンスであるときは、ハイインピーダンスになる直前に保持していた論理レベルを出力する。
　スレーブラッチＳＬ０は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｎを出力する。出力データＱｎは、データＤを反転した論理レベルのデータである。
　スレーブラッチＳＬ１は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｎを出力する。出力データＱｎは、データＤを反転したデータである。
　スレーブＣ要素ＣＳは、２入力１出力の反転回路であり、２入力が確定した同じ論理レベルであるとき当該論理レベルの反転した論理レベルを出力し、２入力が確定した同じ論理レベルでないときハイインピーダンスになる。スレーブＣ要素ＣＳの回路例を図１３に示す。同図のスレーブＣ要素ＣＳは、２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタとで構成される。２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとは直列に接続される。なお、マスターＣ要素ＣＭも図１３と同じでよい。
　スレーブ弱保持回路ＷＳは、ウィークキーパー（Weak Keeper）回路であり、スレーブＣ要素ＣＳが出力する論理レベルと同じ論理レベルを保持し、スレーブＣ要素ＣＳの出力がハイインピーダンスであるときはハイインピーダンスになる直前に保持していた論理レベルを出力する。
　このようなフリップフロップ回路において、もし ２組のマスター・スレ－ブラッチのうちの一方がソフトエラーによって反転した場合、マスターＣ要素ＣＭまたはスレーブＣ要素ＣＳの出力はハイインピーダンスとなるが、マスター弱保持回路ＷＭまたはスレーブ弱保持回路ＷＳが保持している論理レベルによって正しいデータを保つことができる。
　図１２のフリップフロップ回路における冗長な配線ペアは、スレーブラッチＳＬ０の出力端子とスレーブＣ要素ＣＳの２つの入力端子のうちの一方とを接続する配線と、スレーブラッチＳＬ１の出力端子とスレーブＣ要素ＣＳの２つの入力端子のうちの他方とを接続する配線とからなる。言い換えれば、スレーブラッチＳＬ０の出力配線およびスレーブラッチＳＬ１の出力配線は、冗長な配線ペアである。
　この配線ペアは、図２～図１１で説明した配置レイアウトの関係を満たす。これにより、図１２のフリップフロップ回路内の冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図１２中のマスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、冗長な配線ペアと同じ扱いをしてもよい。すなわち、図２～図１１で説明した配置レイアウトの関係を満たしてもよい。
　マスターラッチＭＬ１の入力データＤは、マスターラッチＭＬ０の入力データＤよりも時間τだけ遅れている。これにより、マスターラッチＭＬ１の出力データＱｐは、マスターラッチＭＬ０の出力データＱｐよりも時間τだけ遅れる。本明細書では、「冗長な配線ペアは、同じ信号レベルになるが、相互に接続されない独立した配線である」と定義される。マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、この定義を満たさない。しかし、マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、図１４に示した配線ショートの問題が生じ得るし、また、遅延時間τ以外は冗長な配線ペアの定義にほぼ該当する。このことから、マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、図２～図１１で説明した配置レイアウトの関係を満たすことによって、ソフトエラー耐性の悪化を低減することができる。
　なお、実施の形態では冗長な配線ペアとして、二重化された例を示したが、三重以上の多重化された複数の配線のうちの２つの配線の組み合わせのそれぞれを、配線ペアとみなしてもよい。この場合、配線ペアとみなされる２つの配線は、図２～図１１で説明した配置レイアウトの関係を満たせばよい。
　以上説明してきたように、実施の形態における半導体装置は、複数の配線層と、第１配線１１と、第１配線１１と接続されず、かつ、第１配線１１と同じ信号レベルを伝達するために設けられた第２配線１２と、を備え、第１配線１１と第２配線１２とは異なる配線層に属し、第１配線１１と第２配線１２との距離ａ１は、隣り合う配線層の層間距離ｃより大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間の距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートが生じにくくなっている。言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　ここで、半導体装置の平面視において第１配線１１と第２配線１２とが重なる部分を有し、重なる部分における第１配線１１と第２配線１２との距離は、層間距離ｃの２倍以上であってもよい。
　ここで、半導体装置の平面視において第１配線１１と第２配線１２とは重なる部分で交差し、第２配線１２は、重なる部分に対応する第１部分配線１２ｂと、第１部分配線１２ｂの一端に接続される第２部分配線１２ａと、第１部分配線１２ｂの他端に接続される第３部分配線１２ｃと、を有し、第１部分配線１２ｂは、第１配線層Ｍ１に属し、第２部分配線１２ａおよび第３部分配線１２ｃは、第１配線層Ｍ１とは異なる第２配線層Ｍ２に属し、第１部分配線１２ｂとビアコンタクトｖ１、ｖ２を介して接続され、第１配線１１は、第１配線層Ｍ１から第２配線層Ｍ２よりも離れた第３配線層Ｍ３に属してもよい。
　ここで、半導体装置の平面視において第１配線１１と第２配線１２とが重ならないように、第２配線１２は第１配線１１の端部を迂回するように配置されてもよい。
　ここで、半導体装置は、さらに、第１配線１１および第２配線１２の少なくとも一方と、配線層間または配線層内で対向する第３配線３１を備え、第３配線３１は、ビアコンタクトｖ１から延伸された延伸部分ｅ１を有していてもよい。
　ここで、延伸部分ｅ１の長さは、半導体装置のデザインルールの最小寸法よりも大きくてもよい。
　ここで、第１配線１１および第２配線１２は、ＤＩＣＥ（Dual Interlocked storage CEll）ラッチ回路を構成してもよい。
　ここで、第１配線１１および第２配線１２は、ＢＩＳＥＲ（Built in Soft Error Resiliency）フリップフロップ回路を構成してもよい。
　また実施の形態における半導体装置は、第１配線１１と、第１配線１１と接続されず、かつ、第１配線１１と同じ信号レベルを伝達するために設けられた第２配線１２と、第１配線１１および第２配線１２と異なる配線である他の配線と、を備え、配線層内において、第１配線１１と第２配線１２との距離ａは、第１配線１１と他の配線との距離より大きく、かつ、第２配線１２と他の配線との距離より大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートよりも、第１配線または第２配線と他の配線とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　ここで、第１配線１１と第２配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間において他の配線を挟んでもよい。
　ここで、他の配線は、配線層内において当該他の配線の本体部分から延伸された延伸部分ｅ１を含み、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、他の配線は、当該他の配線の本体部分に接続されたビアから延伸された延伸部分ｅ１を含み、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、他の配線は、配線層内において当該他の配線の本体部分から分岐して延伸された延伸部分ｅ１を有し、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　ここで、延伸部分ｅ１～ｅ３は、配線層内において第１配線１１の端部を迂回し、さらに並行区間内に配置されてもよい。
　ここで、半導体装置は、さらに、第３配線と、第１配線１１と接続されず、かつ、第３配線と同じ信号レベルを伝達するために設けられた第４配線と、を備え、他の配線は、第３配線であってもよい。
　ここで、第１配線１１から第４配線の一部分は、配線層内において第１配線１１、第３配線、第２配線１２、第４配線の順に並んでもよい。
　これによれば、第１冗長ペアの一方の配線、第２冗長ペアの一方の配線、第１冗長ペアの他方の配線、第２冗長ペアの他方の配線の順に並ぶので、冗長ペアのショートを防止または低減できる。
　ここで、ビアは、延伸部分と、上記の配線層とは異なる配線層における他の配線２１、２２の本体部分とを接続してもよい。
　ここで、延伸部分の長さは、半導体装置のデザインルールの最小寸法よりも大きくてもよい。
　ここで、第１配線１１と第２配線１２とは、配線層内において他の配線２１、２２と、別の他の配線とを挟むように並行して配置された区間を含み、区間内における他の配線２１、２２と別の他の配線との距離ｄ１は、第１配線１１と第２配線１２との距離よりも小さくてもよい。
　以上、一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、ラッチ回路またはフリップフロップ回路を備える半導体装置に利用可能である。
１１、１２、２１、２２　配線
ｅ１～ｅ３　延伸部分
ｇ１～ｇ４　ゲート
ｉ１　第１の反転回路
ｉ２　第２の反転回路
ｉ３　第３の反転回路
ｉ４　第４の反転回路
ｎｔ１～ｎｔ４　ＮＭＯＳトランジスタ
ｏ１～ｏ４　出力ノード
ｐｔ１～ｐｔ４　ＰＭＯＳトランジスタ
ｖ１～ｖ３　ビア
ｗ１１、ｗ１２、ｗ２１、ｗ２２　配線
ＣＭ　マスターＣ素子
ＣＳ　スレーブＣ素子
Ｌ１　ラッチ回路
Ｍ１～Ｍ３　配線層
ＭＬ０、ＭＬ１　マスターラッチ
ＳＬ０、ＳＬ１　スレーブラッチ
ＷＭ　マスター弱保持回路
ＷＳ　スレーブ弱保持回路

Claims (8)

  1. 　複数の配線層と、
    　第１配線と、
    　前記第１配線と接続されず、かつ、前記第１配線と同じ信号レベルを伝達するために設けられた第２配線と、を備え、
    　前記第１配線と前記第２配線とは異なる配線層に属し、
    　前記第１配線と前記第２配線との距離は、隣り合う配線層の層間距離よりも大きい
    半導体装置。
  2. 　前記半導体装置の平面視において前記第１配線と前記第２配線とが重なる部分を有し、
    　前記重なる部分における前記第１配線と前記第２配線との距離は、前記層間距離の２倍以上である
    請求項１に記載の半導体装置。
  3. 　前記半導体装置の平面視において前記第１配線と前記第２配線とは前記重なる部分で交差し、
    　前記第２配線は、前記重なる部分に対応する第１部分配線と、前記第１部分配線の一端に接続される第２部分配線と、前記第１部分配線の他端に接続される第３部分配線と、を有し、
    　前記第１部分配線は、第１配線層に属し、
    　前記第２部分配線および前記第３部分配線は、前記第１配線層とは異なる第２配線層に属し、前記第１部分配線とビアコンタクトを介して接続され、
    　前記第１配線は、前記第１配線層から前記第２配線層よりも離れた第３配線層に属する
    請求項２に記載の半導体装置。
  4. 　前記半導体装置の平面視において前記第１配線と前記第２配線とが重ならないように、前記第２配線は前記第１配線の端部を迂回するように配置される
    請求項１に記載の半導体装置。
  5. 　さらに、前記第１配線および前記第２配線の少なくとも一方と、配線層間または配線層内で対向する第３配線を備え、
    　前記第３配線は、ビアコンタクトから延伸された延伸部分を有する
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 　前記延伸部分の長さは、前記半導体装置のデザインルールの最小寸法よりも大きい
    請求項５に記載の半導体装置。
  7. 　前記第１配線および前記第２配線は、ＤＩＣＥ（Dual Interlocked storage CEll）ラッチ回路を構成する
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記第１配線および前記第２配線は、ＢＩＳＥＲ（Built in Soft Error Resiliency）フリップフロップ回路を構成する
    請求項１から６のいずれか１項に記載の半導体装置。
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