JP2008102666A - 半導体回路設計装置、半導体回路設計方法および半導体装置 - Google Patents

Abstract

【課題】配線パターンのオープン不良を簡易かつ確実に救済可能とする。
【解決手段】半導体回路設計装置は、オープン不良を起こす可能性の高い配線パターンの配置を予め登録するオープン危険パターンデータベース３１と、オープン不良を起こした配線パターンを救済するのに用いるダミーパターンを予め登録するオープン救済パターンデータベース３３と、レイアウトデータ中に含まれる配線パターンのうち、オープン不良を起こす可能性の高い配線パターンについては、その上方または下方の層の空き領域にダミーパターンを形成して、ビアを用いて迂回経路を作成する故障検出修正装置１５とを備える。これにより、配線パターンの一部がオープン不良を起こしても、回路不良となるおそれがなくなり、製造歩留まり向上と信頼性向上が図れる。
【選択図】図１

Description

本発明は、オープン不良の対策を行うことが可能な半導体回路設計装置、半導体回路設計方法および半導体装置に関する。

製造工程、例えば、リソグラフィーにおける、配線のオープン（断線）不良の問題に関して、線幅や配線間隔といった単純な設計基準に加えて、オープン不良が発生しやすい危険なパターンについてもパターン間の距離を規定する設計基準を用いて不良対策を行う手法が知られている。この設計基準では、例えば、Ｈ型パターンの近傍の配線との間隔や、周囲のパターンから孤立した配線の線幅などを規定している。

一方、ショート（短絡）の問題に関しては、配線間のスペースに余裕が持てる場所では、意図的に間隔を広く取る手法(wire spreading)などが知られている。

また、配線層の膜厚の平坦化対策やパターンの剥がれといった問題を解決するために、層内のメタルの割合を一定割合以上に保つ目的で、回路動作に関係の無いメタル(ダミーメタル)の挿入を行う手法が知られている。

しかしながら、こうしたダミーメタルをオープン不良発生の際の救済用として活用している例は知られていない。

特定のペアネットのペアを指定して、ブリッジ・オープン故障解析パターンを生成する手法が提案されている (特許文献１参照)。しかしながら、レイアウト設計の段階でプロセスシミュレーションと連動して、製造時のオープン・ショート発生危険箇所を求め、オープン・ショートの危険のある信号の組合せに対して、故障を検出するためのテストベクトルを自動生成する手法は知られていない。

近年、リソグラフィー用の光の波長に対して描画パターンが微細化したことで、二次元的な光の近接効果が顕著になってきた。これは、ある描画対象のパターン形状が周辺の他のパターン形状の影響を受けて、描画パターン形状に歪みが発生し、これによってオープン不良が発生しやすくなるものである。

例えば、配線パターンを形成するためのレジストパターンが影響を受けることで問題が発生する。この問題を解決するためには、描画対象を含む周辺パターンとの関係を考慮しなければならず、単純に設計基準を変えることでは解決できない問題である。

今後、配線のオープン不良の発生確率を低くすることが、信号配線層の製造歩留まり(イールド)を改善する上で重要となる。

従来は、動作不良チップが発見された後に、故障検出パターンを用いることにより、配線のオープン不良やショート不良を起こした場所を特定していた。しかしながら、この段階で製造バラツキ起因の故障検出を行ったのでは、元の設計パターンを修正するために多くの時間とコストを要することになる。

加えて、従来の設計システムは、製造起因のオープン・ショート不良発生箇所を予め特定する手法を備えていない。このため、全ての信号の組合わせについての故障検出用のテストベクトルを事前に生成しておく必要があり、不良発生箇所の特定にかなりの時間と労力を要していた。
特開平10-312406号公報

本発明は、配線パターンのオープン不良を簡易かつ確実に救済可能な半導体回路設計装置、半導体回路設計方法および半導体装置を提供するものである。

本発明の一態様によれば、半導体基板上に形成される半導体回路のレイアウトデータに含まれる配線パターンの中で、オープン不良を起こす可能性のある配線パターンを抽出する危険パターン抽出手段と、前記危険パターン抽出手段にて抽出された配線パターンの上方または下方の層内に、配線パターンとビアを介して導通可能で、前記抽出された配線パターンの少なくとも一部と上下に重なり合うダミーパターンを形成する空き領域があるか否かを判定する空き領域判定手段と、前記空き領域判定手段により空き領域があると判定されると、前記上方または下方の層内にオープン不良を救済するためのダミーパターンを配置し、かつ該ダミーパターンと記危険パターン抽出手段にて抽出された配線パターンとを導通するためのビアを形成した修正パターンを生成する修正パターン生成手段と、を備えることを特徴とする半導体回路設計装置が提供される。

また、本発明の一態様によれば、半導体基板上に形成される半導体回路のレイアウトデータに含まれる配線パターンの中で、オープン不良を起こす可能性のある配線パターンを抽出するステップと、前記抽出された配線パターンの上方または下方の層内に、配線パターンとビアを介して導通可能で、前記抽出された配線パターンの少なくとも一部と上下に重なり合うダミーパターンを形成する空き領域があるか否かを判定するステップと、空き領域があると判定されると、前記上方または下方の層内にオープン不良を救済するためのダミーパターンを配置し、かつ該ダミーパターンと記危険パターン抽出手段にて抽出された配線パターンとを導通するためのビアを形成した修正パターンを生成するステップと、を備えることを特徴とする半導体回路設計方法が提供される。

また、本発明の一態様によれば、半導体基板上に形成され、一部にオープン不良のある配線パターンと、前記配線パターンの上方または下方に配置され、前記配線パターンの少なくとも１箇所に設けられたビアを介して前記配線パターンと導通されるダミーパターンと、を備え、前記ダミーパターンは、前記配線パターンと上下に重なり合う形状を有することを特徴とする半導体装置が提供される。

本発明によれば、配線パターンのオープン不良を簡易かつ確実に救済することができる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

図１は本発明の一実施形態による半導体回路設計装置の概略構成を示すブロック図である。図１の半導体回路設計装置は、ネットリスト生成装置１と、レイアウト設計装置２と、プロセスシミュレータ３と、レイアウトVSシミュレータパターン比較装置４と、故障発生危険箇所抽出装置５と、特定信号故障検出用テストパターン生成装置６と、故障発生危険箇所事前対策装置７と、マスク設計装置８と、Yield/CA解析装置９と、半導体製造装置１０と、アセンブリ装置１１と、テスタ１２と、回路動作判定装置１３と、オープン故障検出装置１４と、故障検出修正装置１５と、製造工程観測点情報データベース１６と、ライブラリ１７と、レイアウト設計データベース１８と、シミュレーションデータベース１９と、故障発生危険信号組合せ情報データベース２０と、危険箇所故障検出用テストベクトルデータベース２１と、マスクデータベース２２と、テストデータ合成装置２３と、テスタ用テストベクトルデータベース２４とを備えている。

ネットリスト生成装置１は、半導体回路の接続情報を表すネットリストを生成する。レイアウト設計装置２は、ネットリストとライブラリ１７に基づいて半導体基板上のレイアウトパターンを設計する。プロセスシミュレータ３は、シミュレーションデータベース１９に格納されている各種データを用いて、製造すべき半導体装置の各種物性に関するシミュレーションを行う。

レイアウトVSシミュレータパターン比較装置４は、レイアウト設計装置２で設計したレイアウトパターンと、プロセスシミュレータ３でシミュレーションするのに用いたパターンとの比較を行って、両パターンの乖離（パターン幅の細り具合や短絡など）を検出する。

故障発生危険箇所抽出装置５は、オープン不良やショート不良が生じる可能性のある故障発生危険箇所を抽出する。この装置の処理動作については後に詳述する。

特定信号故障検出用テストパターン生成装置６は、オープン不良やショート不良を確実に検出可能なテストパターンを生成する。より具体的には、オープン不良やショート不良を起こす可能性のある危険パターンにてオープン不良やショート不良が起こった場合に確実に検出可能なテストパターンを生成する。

故障発生危険箇所事前対策装置７は、オープン不良を防止するためにダミーパターンを追加する場所を特定する。故障検出修正装置１５は、故障発生危険箇所事前対策装置７にて特定された場所にダミーパターンを追加するために修正マスクパターンを生成する。

マスク設計装置８は、マスクパターンを設計し、設計したマスクパターンをマスクデータベース２２に格納する。Yield/CA解析装置９は、歩留まりや不良発生危険度の解析を行う。

テスタ１２は、製造した半導体装置をテストベクトルを用いて検査する。テスタ１２の検査結果に基づいて、回路動作判定装置１３は、製造した半導体装置の動作判定を行う。動作判定の結果がＯＫであれば、処理を終了するが、動作判定の結果のＮＧであれば、オープン故障検出装置１４にて、配線がオープン不良を起こしているか否かを判定する。

オープン故障検出装置１４にてオープン不良を起こしていると判定されると、故障検出修正装置１５による修正処理を行う。

故障検出修正装置１５は、図１に示すように、オープン危険パターンデータベース３１と、故障発生危険箇所対策パターン登録装置３２と、オープン救済パターンデータベース３３と、不良発生場所特定装置３４と、修正パターン検索装置３５と、マスクパターン修正装置３６と、修正マスクデータベース３７とを有する。

オープン危険パターンデータベース３１は、後述するように、オープン不良を起こす可能性の高い特徴的なパターンを予め登録している。故障発生危険箇所対策パターン登録装置３２は、オープン危険パターンデータベース３１に格納されている特徴的なパターンのそれぞれに対する不良対策のためのダミーパターンを生成して、オープン救済パターンデータベース３３に登録する。

不良発生場所特定装置３４は、オープン不良を起こした場所を特定する。修正パターン検索装置３５は、オープン不良を起こした場所のパターン形状に該当する登録パターンをオープン危険パターンデータベース３１から検索する。マスクパターン修正装置３６は、修正済みのパターンをオープン救済パターンデータベース３３から検索してマスクデータを修正し、修正済みのマスクデータを修正マスクデータベース３７に格納する。

図２はオープン不良が起こりうるパターンの一例を示す図である。図２（ａ）は２本のパターンが平行に配置され、そのうちの１本のパターンの一部が他方のパターンに近接配置されている。

図２（ａ）の場合、リソグラフィ工程において、左側のパターンの影響を受けて、右側のパターンの幅が図２（ｂ）のように細くなり、場合によってオープン不良が起きるおそれがある。

そこで、本実施形態では、このようなオープン不良を防止すべく、図２（ｃ）のように、右側のパターンの２箇所にビアｖ１，ｖ２を設けて、オープン不良を起こす可能性のあるパターンを上か下の層に配置されたダミーパターンｄ１と導通させる。このようなブリッジ構造にすることで、パターンにオープン不良が起きても、その影響を受けなくなる。

オープン不良を起こす可能性のあるパターン配置は一通りではなく、複数考えられる。例えば図３（ａ）は、３本のパターンが平行に配置され、真ん中のパターンだけが両側のパターンよりも長く伸びた例を示している。この場合、真ん中のパターンの一部、具体的には両側のパターンの端部に近接した箇所のパターンが細くなり（図３（ｂ））、オープン不良が起きやすくなる。そこで、図３（ｃ）に示すように、真ん中のパターンのオープン不良発生可能箇所を挟んで両側の２箇所にビアを設けて、上か下の層に配置されたダミーパターンｄ１と導通させる。これにより、オープン不良が起きても、その影響を受けなくなる。

図４〜図１３はオープン不良が起きる可能性の高いパターン配置の例を示す図である。これらのパターン配置の情報は図１のオープン危険パターンデータベース３１に格納されている。図４〜図１３のパターン中に図示された記号Ａ〜Ｅは、例えば図１４に示すパターン幅を有する。図１４には、９０ｎｍプロセスと６５ｎｍプロセスのそれぞれについて、オープン不良が起こり得る基準幅が記されている。図中の基準値は参考値であって、使用している製造装置や製造条件によって変える必要がある。図中、不等号が付されている箇所は、この不等号の条件を満たないときにオープン不良が起こる可能性があることを示している。図４〜図１３では、下の層と上の層とがビアで接続される箇所に「×」を付けている。パターン内の点線の矩形領域は、オープン不良が生じる可能性のある箇所を示している。

図４は、第１のパターンｐ１に平行配置された第２のパターンｐ２が、第１のパターンｐ１の端部付近で折れ曲がって配置され、第１のパターンｐ１に平行に第３および第４のパターンｐ３，ｐ４が配置される例を示している。この場合、第１のパターンｐ１の端部付近でオープン不良が生じやすくなる。

図５は、平行配置された第１および第２のパターンｐ１，ｐ２の端部の位置がずれている例を示している。これらパターンの端部に近接して、第３のパターンｐ３が折れ曲がって配置されており、その外側には第４のパターンｐ４が平行配置されている。この場合、第１および第２のパターンｐ１，ｐ２の端部付近でオープン不良が生じやすくなる。

図６は、第１のパターンｐ１の端部付近を取り囲むように、逆コの字状の第２のパターンｐ２が配置される例を示している。この場合、第１のパターンｐ１の端部付近でオープン不良が生じやすくなる。

図７は、第１のパターンｐ１に近接して複数の他のパターンが配置され、しかも第１のパターンｐ１が折れ曲がっている例を示している。この場合、第１のパターンｐ１の一部でオープン不良が生じやすくなる。

図８は、第１のパターンｐ１の片側に平行に第２〜第４のパターンｐ２〜ｐ４が配置され、もう一方の側にも他のパターンが配置される例を示している。この場合、第１のパターンｐ１の一部でオープン不良が生じやすくなる。

図９は、第１のパターンｐ１に近接して第２のパターンｐ２が配置され、この第２のパターンｐ２が第１のパターンｐ１の端部付近で折れ曲がっており、その他に、第１のパターンｐ１の近傍に他のパターンも配置される例を示している。この場合は、第１のパターンｐ１の端部付近でオープン不良が生じやすくなる。

図１０は、第１のパターンｐ１の端部付近を取り囲むように第２のパターンｐ２が配置され、第２のパターンｐ２の外側に第３のパターンｐ３と他のパターンが配置される例を示している。この場合、第１のパターンｐ１の端部付近でオープン不良が生じやすくなる。

図１１は、図９と同様に、第１のパターンｐ１の端部付近で、第２のパターンｐ２が折れ曲がっており、それ以外に第３のパターンｐ３と他のパターンが第１のパターンｐ１に平行に配置される例を示している。この場合、第１のパターンｐ１の端部付近でオープン不良が生じやすくなる。

図１２は、平行配置された第１〜第３のパターンｐ１〜ｐ３のうち、真ん中の第２のパターンｐ２だけが他のパターンよりも右側に伸びており、端部がずれている場合である。この場合、第２のパターンｐ２の第１および第３のパターンｐ１，ｐ３の端部近くでオープン不良が生じやすくなる。

図１３は、平行配置された第１〜第３のパターンｐ１〜ｐ３の端部がそれぞれ異なる場合であり、第２のパターンｐ２の端部が最も右側で、次に真ん中の第１のパターンｐ１の端部が位置し、第３のパターンｐ３の端部が最も左側に位置する。この場合、第１のパターンｐ１の端部近くでオープン不良が生じやすくなる。

図１５〜図２６は図４〜図１３のパターンに対する対策を行った例を示す図である。図１５は図４の第１のパターンｐ１のオープン不良に対する対策を示す平面図、図１６は図１５の第１のパターンｐ１の横断面図である。

これら図に示すように、本実施形態では、オープン不良を起こす可能性のある第１のパターンｐ１上にビアｖ１を形成して、例えばその上のメタル層ｍ１と導通させ、このメタル層ｍ１にビアｖ２を形成して、例えばその上のダミーパターンｄ１と導通させる。

ダミーパターンｄ１は、第１のパターンｐ１の少なくとも一部と同じ形状であり、かつ第１のパターンｐ１と上下に重なり合う位置に形成されている。なお、メタル層ｍ１やダミーパターンｄ１は、第１のパターンｐ１の下方に配置されていてもよい。

図１６に示すように、第１のパターンｐ１の右側部分でオープン不良が起こると、第１のパターンｐ１の右側に元から設けられていたビアｖ３とメタル層ｍ２はいずれも、第１のパターンｐ１と導通しなくなる。そこで、本実施形態では、ダミーパターンｄ１とメタル層ｍ２を導通するためのビアｖ４を新たに設けて、メタル層ｍ２と第１のパターンｐ１とを導通させる。

これにより、第１のパターンｐ１の一部がオープン不良を起こしても、第１のパターンｐ１は、ビアｖ１，ｖ２を介してメタル層ｍ１とダミーパターンｄ１に導通し、さらには、ビアｖ４を介して右側のメタル層ｍ２とも導通する。

図１７は図５のパターンのオープン不良に対する対策を行った例を示す図である。図５のパターン配置では、平行に配置された第１および第２のパターンｐ１，ｐ２の端部の位置がずれており、両パターンともに端部付近でオープン不良が起こる可能性がある。

図１７は第１のパターンｐ１のみについてオープン不良の対策を行った例を示す図である。この場合の横断面図は図１６と同様になる。第１のパターンｐ１の左側にビアｖ１が形成され、第１のパターンｐ１は、ビアｖ１を介して上のメタル層ｍ１と導通する。このメタル層ｍ１は、ビアｖ２を介して上のダミーパターンｄ１と導通する。また、ダミーパターンｄ１の右側はビアｖ４を介してメタル層ｍ２と導通する。

これにより、第１のパターンｐ１の端部付近にオープン不良が起きても、第１のパターンｐ１とメタル層ｍ１，ｍ２との導通を確保できる。

図１７においても、ダミーパターンｄ１は、第１のパターンｐ１の少なくとも一部と同じ形状であり、かつ第１のパターンｐ１と上下に重なり合う位置に形成されている。なお、メタル層ｍ１やダミーパターンｄ１は、第１のパターンｐ１の下方に配置されていてもよい。

図１７では、第２のパターンｐ２のオープン不良の対策を行っていないが、第１のパターンｐ１と同様に、適当な位置にビアとダミーメタルを形成することで、オープン不良の対策を行うことができる。

図１８は図６のパターンのオープン不良に対する対策を行った例を示す図である。この場合、第１のパターンｐ１の右側に新たにビアｖ１を設けて、上のメタル層ｍ１と導通し、このメタル層ｍ１をビアｖ２を介して、上のダミーパターンｄ１と導通する。ダミーパターンｄ１は第１のパターンｐ１と同じ形状で、かつ上下に重なり合う位置に形成されている。ダミーパターンｄ１の左側端部付近は、ビアをｖ３介して、下のメタル層ｍ２と導通する。

これにより、第１のパターンｐ１の左側端部付近にオープン不良が起こっても、第１のパターンｐ１とメタル層ｍ１，ｍ２とは、ビアとダミーパターンｄ１を介して導通を図ることができる。

図１９は図７のパターンのオープン不良に対する対策を行った例を示す図である。この場合、オープン不良が起こった第１のパターンｐ１と上下に重なり合うように、例えば上の層にＬ字状のダミーパターンｄ１を配置する。そして、ダミーパターンｄ１の端部にビアｖ１，ｖ２を設けて、ダミーパターンｄ１と、その下のメタル層ｍ１と、その下の第１のパターンｐ１とを導通させる。また、ダミーパターンｄ１の左側端部付近にビアｖ４を設けて、その下のメタル層ｍ２と導通させる。

これにより、第１のパターンｐ１の左側端部付近にオープン不良が起こっても、第１のパターンｐ１は、ビアｖ１，ｖ２，ｖ４とダミーパターンｄ１を介してメタル層ｍ１，ｍ２との導通を図ることができる。

図２０は図８のパターンのオープン不良に対する対策を行った例を示す図である。この場合、オープン不良が起こった第１のパターンｐ１と上下に重なり合うように、例えば上の層に帯状のダミーパターンｄ１を配置する。そして、ダミーパターンｄ１の右側端部にビアｖ１，ｖ２を設けて、ダミーパターンｄ１と、その下のメタル層ｍ１と、その下の第１のパターンｐ１とを導通させる。また、ダミーパターンｄ１の左側端部付近にビアｖ４を設けて、その下のメタル層ｍ２と導通させる。

これにより、第１のパターンｐ１の左側端部付近にオープン不良が起こっても、第１のパターンｐ１は、ビアｖ１，ｖ２，ｖ４とダミーパターンｄ１を介してメタル層ｍ１，ｍ２との導通を図ることができる。

図２１は図９のパターンのオープン不良に対する対策を行った例を示す図である。この場合、オープン不良が起こった第１のパターンｐ１と上下に重なり合うように、例えば上の層に帯状のダミーパターンｄ１を配置する。そして、左側端部付近に設けたビアｖ１，ｖ２を設けて、ダミーパターンｄ１を、その下のメタル層ｍ１と、さらにその下の第１のパターンｐ１と導通させる。また、ダミーパターンｄ１の右側端部付近にビアｖ４を設けて、その下のメタル層ｍ２と導通させる。

これにより、第１のパターンｐ１の右側端部付近にオープン不良が起こっても、第１のパターンｐ１は、ビアｖ１，ｖ２，ｖ４とダミーパターンｄ１を介してメタル層ｍ１，ｍ２との導通を図ることができる。

図２２は図１０のパターンのオープン不良に対する対策を行った例を示す図である。この場合、オープン不良が起こった第１のパターンｐ１と上下に重なり合うように、例えば上の層に帯状のダミーパターンｄ１を配置する。そして、第１のパターンｐ１と上下に重なり合うように、例えば上の層に帯状のダミーパターンｄ１を配置する。そして、ダミーパターンｄ１の両側端部に設けたビアｖ１，ｖ２，ｖ４を介して、その下のメタル層ｍ１，ｍ２と、さらにその下の第１のパターンｐ１と導通させる。

これにより、第１のパターンｐ１の左側端部付近にオープン不良が起こっても、第１のパターンｐ１は、ビアｖ１，ｖ２，ｖ４とダミーパターンｄ１を介してメタル層ｍ１，ｍ２との導通を図ることができる。

図２３は図１１のパターンのオープン不良に対する対策を行った例を示す図である。この場合、オープン不良が起こった第１のパターンｐ１と上下に重なり合うように、例えば上の層に帯状のダミーパターンｄ１を配置する。そして、第１のパターンｐ１と上下に重なり合うように、例えば上の層に帯状のダミーパターンｄ１を配置する。そして、ダミーパターンｄ１の両側端部に設けたビアｖ１，ｖ２，ｖ４を介して、その下のメタル層ｍ１，ｍ２と、さらにその下の第１のパターンｐ１と導通させる。

これにより、第１のパターンｐ１の右側端部付近にオープン不良が起こっても、第１のパターンｐ１は、ビアｖ１，ｖ２，ｖ４とダミーパターンｄ１を介してメタル層ｍ１，ｍ２との導通を図ることができる。

図２４は図１２のパターンのオープン不良に対する対策を行った例を示す図である。この場合、オープン不良が起こった第１のパターンｐ１と上下に重なり合うように、例えば上の層に帯状のダミーパターンｄ１を配置する。そして、オープン不良箇所の両側にビアｖ１，ｖ２を設けて、ダミーパターンｄ１と第１のパターンｐ１とを導通させる。

図２５は図２４の第１のパターンｐ１の横断面図である。図示のように、第１のパターンｐ１のオープン不良箇所の両側にビアｖ１，ｖ２が形成され、これらビアｖ１，ｖ２を介して、第１のパターンｐ１とダミーパターンｄ１との導通を図っている。

これにより、第１のパターンｐ１の中間部分でオープン不良が起こっても、その両側に配置されたビアとダミーパターンｄ１により、第１のパターンｐ１の導通を確保できる。

図２６は図１３のパターンのオープン不良に対する対策を行った例を示す図である。この場合も、図２４と同様に、オープン不良の起こった第１のパターンｐ１のオープン不良箇所の両側にビアｖ１，ｖ２を形成して、例えば上に配置されるダミーパターンｄ１と導通させる。

これにより、第１のパターンｐ１の中間部分でオープン不良が起こっても、その両側に配置されたビアｖ１，ｖ２とダミーパターンｄ１により、第１のパターンｐ１の導通を確保できる。

上述した図１５〜図２６のオープン不良対策は、図１に示した故障発生危険箇所事前対策装置７と故障検出修正装置１５が行う。図２７は故障発生危険箇所事前対策装置７と故障検出修正装置１５の処理動作の一例を示すフローチャートである。

最初に、故障発生危険箇所事前対策装置７の処理動作を説明する。まず、実際に動作不良を起こした半導体チップ（以下、動作不良チップ）のパターンデータを取得する（ステップＳ１）。ここでは、例えばレイアウトデータベース１８からパターンデータを取得する。次に、取得したパターンデータに基づいて、動作不良チップの不良発生場所を特定する（ステップＳ２）。

次に、特定した不良発生場所での不良が配線パターンによるものか否かを判定する（ステップＳ３）。ステップＳ３の判定がＮＯの場合は、ステップＳ２に戻る。同判定がＹＥＳの場合は、不良を起こしたレイアウト（マスク）パターンを特定する（ステップＳ４）。

次に、オープン不良の発生箇所近傍のレイアウト（マスク）パターンを切り出す（ステップＳ５）。次に、切り出したパターンがオープン危険パターンデータベース３１に未登録の新規危険パターンであるか否かを判定する（ステップＳ６）。この判定がＮＯであればステップＳ２に戻り、ＹＥＳであればステップＳ４で特定した新規危険パターンを図１に示したオープン危険パターンデータベース３１に格納する（ステップＳ７）。このステップＳ７は、オープン不良候補登録手段に相当する。

次に、新規救済用のダミーパターンｄ１を作成する必要があるか否かを判定する（ステップＳ８）。判定がＮＯの場合、すなわち既存のダミーパターンｄ１で対策できる場合は、ステップＳ２に戻る。判定がＹＥＳの場合は、新規救済用のダミーパターンｄ１を作成し（ステップＳ９）、そのダミーパターンｄ１を図１に示したオープン救済パターンデータベース３３に登録する（ステップＳ１０）。このステップＳ９は、ダミーパターン登録手段に相当する。

以上が故障発生危険箇所事前対策装置７の処理動作である。引き続いて、故障検出修正装置１５の処理動作を順に説明する。

まず、ネットリストを取得して（ステップＳ２１）、図１に示したライブラリ１７を利用してフロアプラニングを行う（ステップＳ２２）。次に、論理合成と物理合成を行う（ステップＳ２３）その後、図１に示したレイアウト設計データベース１８に格納されているレイアウトデータを利用して、配置・配線処理（ステップＳ２４）と短絡不良対策処理（Wire Spreading)（ステップＳ２５）を行う。

次に、レイアウトデータとオープン危険パターンデータベース３１を利用して、レイアウトパターンが危険パターンと一致するか否かを検出する危険パターンマッチング処理を行う（ステップＳ２６）。このステップＳ２６は、危険パターン抽出手段に相当する。

次に、オープン救済パターンデータベース３３を利用して、危険箇所の上下層にダミーパターンｄ１を挿入するだけの空き領域があるか否かを判定する（ステップＳ２７）。このステップＳ２７は、空き領域判定手段に相当する。

ステップＳ２７の判定がＹＥＳの場合、オープン救済パターンデータベース３３を利用して、所望の形状の救済用ダミーパターンｄ１を選択し、選択した救済用ダミーパターンｄ１を危険パターンの上方または下方の層に上下に重なり合うように配置する（ステップＳ２８）。このステップＳ２８は、修正パターン生成手段に相当する。

ステップＳ２８の処理が終わった場合、またはステップＳ２７で救済用ダミーパターンｄ１を挿入する空き領域がないと判定された場合、ダミーパターンｄ１を挿入する層におけるメタル層の密度が均一になるように、平坦化用のダミーパターンｄ１を挿入する（ステップＳ２９）。

次に、ダミーパターンｄ１を挿入したレイアウトデータの設計検証を行って問題がないか否かを判定し（ステップＳ３０）、問題があればステップＳ２８に戻って再度別個のダミーパターンｄ１を挿入し、問題がなければ、MDP（Mask Data Preparation：マスクデータ処理）とOPC（Optical Proximity Correction：光近接効果補正処理）を行う（ステップＳ３１）。

次に、不良発生の危険度に関するＣＡ値解析を行った後（ステップＳ３２）、Yield予測を行う（ステップＳ３２）。次に、電子ビーム照射処理（ＥＢ処理）用データを作成し（ステップＳ３３）、次にマスク製造を行う（ステップＳ３４）。

上述したように、図２７では、レイアウトデータ中のパターンを予め登録した危険パターンとパターンマッチングして、危険パターンの上方または下方の層に救済用のダミーパターンｄ１を挿入するが、故障発生危険箇所事前対策装置７と故障検出修正装置１５は、パターンマッチング以外の手法でダミーパターンｄ１を挿入することもできる。

図２８は故障発生危険箇所事前対策装置７と故障検出修正装置１５の処理動作の変形例を示すフローチャートである。図２８では、プロセスシミュレーションの結果を用いてダミーパターンｄ１の挿入を行うものである。

図２８のステップＳ４１〜Ｓ４５は、図２７のステップＳ２１〜Ｓ２５と同様である。ステップＳ４６では、短絡不良対策処理（Wire Spreading）後の配線パターンデータに対してプロセスシミュレーションを行い、製造後のパターンを予測する。このステップＳ４６は、プロセスシミュレーション手段に相当する。

次に、ステップＳ４７では、レイアウトデータとプロセスシミュレーション後のパターンデータとを比較する（ステップＳ４７）。ここでは、レイアウトデータとプロセスシミュレーションによる予測パターンデータとの乖離（パターン幅の細り加減や短絡など）が予め定めた所定割合よりも大きいか否かを判定し、大きい場合にはパターンのオープン不良発生確率が高いと判断する。このステップＳ４７は、パターン比較手段に相当する。

ステップＳ４７の処理を基板全面について行い、すべてのオープン不良発生危険箇所を抽出する（ステップＳ４８）。このステップＳ４８は、乖離判定手段に相当する。

その後は、図２７のステップＳ２７〜Ｓ３５と同様の処理を行い、オープン不良発生危険箇所の上下の層にダミーパターンｄ１を挿入するための空き領域があれば、救済用のダミーパターンｄ１を挿入し、それ以外の領域には平坦化用のダミーパターンｄ１を挿入し、最終的にマスク製造を行う（ステップＳ４９〜Ｓ５７）。

上述した図２７または図２８の処理を行うことにより、第１のパターンｐ１等が形成された層の上方または下方の層に救済用のダミーパターンｄ１と平坦化用のダミーパターンを挿入することができる。ところが、ダミーパターンｄ１を挿入した場合であっても、オープン不良になることも考えられる。その場合、再度オープン不良箇所の救済処理を行う必要がある。この場合の救済処理（以下、オープン不良箇所再救済処理）も図１に示した故障検出修正装置１５が行う。

図２９は故障検出修正装置１５が行うオープン不良箇所再救済処理の処理動作の一例を示すフローチャートである。

半導体ウエハ上の完成済みパターンとマスクデータとを比較し（ステップＳ６１）、これらパターンの乖離（パターン幅の細り具合や短絡など）が所定割合よりも大きいか否かを判定する（ステップＳ６２）。ここで、所定割合は、不良パターンが発生する可能性が高いか否かを判断する基準値として用いられる。

次に、複数のサンプルに基づいて、パターンのオープン不良の発生箇所と頻度（確率）との対応関係を求め（ステップＳ６３）、不良発生頻度の高い場所を修正対象として特定する（ステップＳ６４）。パターンの乖離が所定割合よりも大きい場合にはパターンのオープン不良発生確率が高いと判断する。

次に、修正対象となった箇所をレイアウト設計データベース１８に格納されたレイアウト設計データベース１８内の設計データと照合し、修正の対象となったネットや配線パターンなどを特定する（ステップＳ６５）。

次に、修正対象となったパターン近傍に不良パターンを救済するためのダミーパターンｄ１が存在するか否かを判定し（ステップＳ６６）、修正に利用するダミーパターンｄ１を特定する（ステップＳ６７）。

次に、修正に利用するダミーパターンｄ１を用いて、オープン不良が起きる可能性のある危険箇所をバイパスするバイパス回路を生成し、ビアパターンを追加する（ステップＳ６８）。次に、バイパス回路用の修正設計データを生成して出力する（ステップＳ６９）。

次に、修正設計データの検証を行う（ステップＳ７０）。検証に成功した場合、ＭＤＰ／ＯＰＣ処理を行った後（ステップＳ７１）、マスク描画データを生成する（ステップＳ７２）。生成したマスク描画データは、修正マスクデータベース３７に格納される。これにより、製造に用いるマスクデータが修正マスクデータに置き換えられる。

以上に説明したように、本実施形態では、オープン不良を起こす可能性の高い配線パターンの配置を予め登録しておくとともに、オープン不良を起こした配線パターンを救済するのに用いるダミーパターンを予め登録しておく。そして、レイアウトデータ中に含まれる配線パターンのうち、オープン不良を起こす可能性の高い配線パターンについては、その上方または下方の層の空き領域にダミーパターンを形成して、ビアを用いて迂回経路を作成する。

これにより、配線パターンの一部がオープン不良を起こしても、回路不良となるおそれがなくなり、製造歩留まり向上と信頼性向上が図れる。

上述した実施形態で説明した半導体回路設計装置は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。また、ハードウェアとソフトウェアの組合せで構成してもよい。半導体回路設計装置の少なくとも一部をソフトウェアで構成する場合には、半導体回路設計装置の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。

また、半導体回路設計装置の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。

本発明の一実施形態による半導体回路設計装置の概略構成を示すブロック図。 図２（ａ）〜図２（ｃ）はオープン不良が起こりうるパターンの一例を示す図。 図３（ａ）〜図３（ｃ）はオープン不良が起こりうるパターンの一例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 オープン不良が起きる可能性の高いパターン配置の例を示す図。 図４〜図１３の記号Ａ〜Ｅを説明する図。 図４のパターンに対する対策を行った例を示す図。 図１５の第１のパターンｐ１の横断面図。 図５のパターンに対する対策を行った例を示す図。 図６のパターンに対する対策を行った例を示す図。 図７のパターンに対する対策を行った例を示す図。 図８のパターンに対する対策を行った例を示す図。 図９のパターンに対する対策を行った例を示す図。 図１０のパターンに対する対策を行った例を示す図。 図１１のパターンに対する対策を行った例を示す図。 図１２のパターンに対する対策を行った例を示す図。 図２４の第１のパターンｐ１の横断面図。 図１３のパターンに対する対策を行った例を示す図。 故障発生危険箇所事前対策装置７と故障検出修正装置１５の処理動作の一例を示すフローチャート。 故障発生危険箇所事前対策装置７と故障検出修正装置１５の処理動作の変形例を示すフローチャート。 故障検出修正装置１５が行うオープン不良箇所再救済処理の処理動作の一例を示すフローチャート。

符号の説明

１ ネットリスト生成装置
２ レイアウト設計装置
３ プロセスシミュレータ
４ レイアウトVSシミュレータパターン比較装置
５ 故障発生危険箇所抽出装置
６ 特定信号故障検出用テストパターン生成装置
７ 故障発生危険箇所事前対策装置
８ マスク設計装置
９ Yield/CA解析装置
１０ 半導体製造装置
１１ アセンブリ装置
１２ テスタ
１３ 回路動作判定装置
１４ オープン故障検出装置
１５ 故障検出修正装置
１６ 製造工程観測点情報データベース
１７ ライブラリ
１８ レイアウト設計データベース
１９ シミュレーションデータベース
２０ 故障発生危険信号組合せ情報データベース
２１ 危険箇所故障検出用テストベクトルデータベース
２２ マスクデータベース
２３ テストデータ合成装置
２４ テスタ用テストベクトルデータベース

Claims (5)

1. 半導体基板上に形成される半導体回路のレイアウトデータに含まれる配線パターンの中で、オープン不良を起こす可能性のある配線パターンを抽出する危険パターン抽出手段と、
   前記危険パターン抽出手段にて抽出された配線パターンの上方または下方の層内に、配線パターンとビアを介して導通可能で、前記抽出された配線パターンの少なくとも一部と上下に重なり合うダミーパターンを形成する空き領域があるか否かを判定する空き領域判定手段と、
   前記空き領域判定手段により空き領域があると判定されると、前記上方または下方の層内にオープン不良を救済するためのダミーパターンを配置し、かつ該ダミーパターンと記危険パターン抽出手段にて抽出された配線パターンとを導通するためのビアを形成した修正パターンを生成する修正パターン生成手段と、を備えることを特徴とする半導体回路設計装置。
2. オープン不良を起こす可能性のある配線パターンを予め登録するオープン不良候補登録手段と、
   オープン不良を起こす可能性のある配線パターンを救済するためのダミーパターンを予め登録するダミーパターン登録手段と、を備え、
   前記危険パターン抽出手段は、前記レイアウトデータに含まれる配線パターンの中で、前記オープン不良候補登録手段に登録された配線パターンと一致する配線パターンを抽出し、
   前記空き領域判定手段は、前記抽出された配線パターンに対応するダミーパターンを前記上方または下方の層内に配置するだけの空き領域があるか否かを判定することを特徴とする請求項１に記載の半導体回路設計装置。
3. 前記レイアウトデータを用いてプロセスシミュレーションを行うプロセスシミュレーション手段と、
   前記プロセスシミュレーションにより予測した配線パターンと前記レイアウトデータに基づく配線パターンの設計値とを比較するパターン比較手段と、
   前記パターン比較手段の比較結果により得られる両パターンの乖離が予め定めた所定割合よりも大きいか否かを判定する乖離判定手段と、を備え、
   前記危険パターン抽出手段は、前記乖離が前記所定割合よりも大きいと判定された配線パターンをオープン不良を起こす可能性のある配線パターンとして抽出することを特徴とする請求項１に記載の半導体回路設計装置。
4. 半導体基板上に形成される半導体回路のレイアウトデータに含まれる配線パターンの中で、オープン不良を起こす可能性のある配線パターンを抽出するステップと、
   前記抽出された配線パターンの上方または下方の層内に、配線パターンとビアを介して導通可能で、前記抽出された配線パターンの少なくとも一部と上下に重なり合うダミーパターンを形成する空き領域があるか否かを判定するステップと、
   空き領域があると判定されると、前記上方または下方の層内にオープン不良を救済するためのダミーパターンを配置し、かつ該ダミーパターンと記危険パターン抽出手段にて抽出された配線パターンとを導通するためのビアを形成した修正パターンを生成するステップと、を備えることを特徴とする半導体回路設計方法。
5. 半導体基板上に形成され、一部にオープン不良のある配線パターンと、
   前記配線パターンの上方または下方に配置され、前記配線パターンの少なくとも１箇所に設けられたビアを介して前記配線パターンと導通されるダミーパターンと、を備え、
   前記ダミーパターンは、前記配線パターンと上下に重なり合う形状を有することを特徴とする半導体装置。

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