WO2021059579A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2021059579A1
WO2021059579A1 PCT/JP2020/019301 JP2020019301W WO2021059579A1 WO 2021059579 A1 WO2021059579 A1 WO 2021059579A1 JP 2020019301 W JP2020019301 W JP 2020019301W WO 2021059579 A1 WO2021059579 A1 WO 2021059579A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
semiconductor device
layer
redundant
distance
Prior art date
Application number
PCT/JP2020/019301
Other languages
English (en)
French (fr)
Inventor
中西　和幸
平田　昭夫
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヌヴォトンテクノロジージャパン株式会社 filed Critical ヌヴォトンテクノロジージャパン株式会社
Priority to CN202080062985.4A priority Critical patent/CN114365284A/zh
Priority to JP2021548323A priority patent/JPWO2021059579A1/ja
Publication of WO2021059579A1 publication Critical patent/WO2021059579A1/ja
Priority to US17/690,600 priority patent/US20220200595A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/007—Fail-safe circuits
    • H03K19/0075—Fail-safe circuits by using two redundant chains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31816—Soft error testing; Soft error rate evaluation; Single event testing

Abstract

第１配線（１１）と、第１配線（１１）と接続されず、かつ、第１配線（１１）と同じ信号レベルを伝達するために冗長に設けられた第２配線（１２）と、第１配線（１１）および第２配線（１２）と異なる配線である他の配線（２１、２２）と、を備え、配線層内において、第１配線（１１）と第２配線（１２）との距離は、第１配線（１１）と他の配線（２１、２２）との距離よりも大きく、かつ、第２配線（１２）と他の配線（２１、２２）との距離よりも大きい。

Description

半導体装置
　本開示は、ラッチ回路を備える半導体装置に関する。
　半導体装置において、ロジック回路中のラッチ回路（フリップフロップ回路とも呼ばれる）におけるソフトエラーが問題となっている。ソフトエラーとは、宇宙線等の粒子線がラッチ回路へ衝突することにより、ノイズが入りラッチの状態を反転させる一時的なエラーを指す。
　ソフトエラー耐性の高い回路として、例えば、特許文献１の図２に示されるラッチ回路は、４つのインバーター回路を備え、二重化された冗長な回路構成を有する。各インバーター回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートへは同じデータが入力されるが、異なるノードに接続されている。それら４つのノードのうちどれか１つにソフトエラーとなり得るノイズが入っても、他のノードにより復帰させることができる。
　また、特許文献２は、大規模集積回路（ＬＳＩ）において電気的不良を高い感度と短い検査時間で検出する検査方法に関して、平行な一対の櫛歯状導体を有するコの字状の第１の配線と、第１の配線に対して入れ子状に配置され且つ平行な一対の櫛歯状導体を有するコの字状の第２の配線とを有する基本配線パターンを具備する半導体装置を開示している。
特許第５３６９７７１号公報 特開２００７－１０３５９８号公報
　しかしながら、上記従来技術によれば、同じ信号レベルになる冗長な配線ペアがショートした場合には、ソフトエラー耐性が悪化しているにも拘わらず、検査段階で当該ショートを検出できないという問題がある。
　本開示は、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減する半導体装置を提供する。
　本開示の一態様に係る半導体装置は、第１配線と、前記第１配線と接続されず、かつ、前記第１配線と同じ信号レベルを伝達するために設けられた第２配線と、前記第１配線および前記第２配線と異なる配線である他の配線と、を備え、配線層内において、前記第１配線と前記第２配線との距離は、前記第１配線と前記他の配線との距離より大きく、かつ、前記第２配線と前記他の配線との距離より大きい。
　本開示の半導体装置によれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
図１は、実施の形態１に係る半導体装置に形成される回路例を示す図である。 図２は、配線層内における配線レイアウトの第１例を示す図である。 図３は、配線層内における配線レイアウトの第２例を示す図である。 図４は、配線層内における配線レイアウトの第３例を示す図である。 図５は、配線層内における配線レイアウトの第４例を示す図である。 図６は、配線層内における配線レイアウトの第５例を示す図である。 図７は、配線層内における配線レイアウトの第６例を示す図である。 図８は、配線層内における配線レイアウトの第７例を示す図である。 図９は、配線層内における配線レイアウトの第８例を示す図である。 図１０は、配線層間における配線レイアウトの第１例を示す図である。 図１１Ａは、配線層間における配線レイアウトの第２例を示す図である。 図１１Ｂは、配線層間における配線レイアウトの第２例の変形例を示す図である。 図１２は、実施の形態１に係る半導体装置に形成される他の回路例を示す図である。 図１３は、図１２中のＣ要素の一例を示す回路図である。 図１４は、比較例におけるラッチ回路のショート例を示す説明図である。
　（本開示の基礎となった知見）
　本開示者は、「背景技術」の欄において記載した、ソフトエラー耐性の高い回路に関し、以下の問題が生じることを見出した。この問題について図１４を用いて具体的に説明する。
　図１４は、比較例におけるラッチ回路のショート例を示す説明図である。図１４の（ａ）に示すラッチ回路は、４つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタを備える。直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアは、インバーター回路を構成する。
　通常のラッチ回路はインバーター回路を２つ備えるのに対して、図１４の（ａ）は、４つのインバーター回路を備える。図１４の（ａ）のラッチ回路は、二重化された冗長な構成によりソフトエラー耐性を向上させている。
　図１４の（ａ）において、４つのインバーター回路は、４つの配線ｗ１～ｗ４により接続されている。配線ｗ１と配線ｗ３とは、冗長な配線ペアであり、同じ信号レベルになるが独立した配線である。同様に、配線ｗ２と配線ｗ４とは、冗長な配線ペアであり、同じ信号レベルになるが独立した配線である。
　同図では、冗長な配線ペアの配線ｗ１および配線ｗ３を細い線で描き、ローレベルである例を示している。また、他の冗長な配線ペアの配線ｗ２および配線ｗ４を太い線で描き、ハイレベルである例を示している。
　各インバーター回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートへは同じ信号レベルが入力されるが、異なる配線に接続されている。つまり、ＰＭＯＳトランジスタのゲートには冗長な配線ペアの一方が接続される。ＮＭＯＳトランジスタのゲートには冗長な配線ペアの他方が接続される。このように、４つのインバーター回路でループが構成されているため、１つのインバーター回路の出力が反転しても、他の３つのインバーター回路によって正しい値が保たれる構造となっている。こうして同図のラッチ回路はソフトエラー耐性を高めている。
　図１４の（ｂ）は、破線枠ｓｈ１に示すように、配線ｗ１と配線ｗ３とがショートしたことを示す。また、図１４の（ｃ）は、破線枠ｓｈ２に示すように、配線ｗ２と配線ｗ４とがショートしたことを示す。このようなショートは、ラッチ回路を含む半導体装置の製造プロセスにおいて、例えば、金属粒子などの導電性の異物の混入によって起こり得る。
　図１４の（ｂ）および（ｃ）ではいずれも、冗長な配線ペアがショートしている。つまり、破線枠ｓｈ１および破線枠ｓｈ２でショートした配線ペアは、相互に接続されない独立した配線であるが、ラッチ回路の動作では常に同じ信号レベルになる。それゆえ、図１４の（ｂ）および（ｃ）ではいずれも、ラッチ回路は正常に動作し異常を示さない。しかしながら、ショートにより配線ペアの冗長性を失っているので、ソフトエラー耐性が悪化しているという問題がある。
　さらに、破線枠ｓｈ１および破線枠ｓｈ２のショートは、半導体装置の製造工程における検査段階で検出不可能である。すなわち、破線枠ｓｈ１および破線枠ｓｈ２のショートに起因するソフトエラーの耐性が悪化したことを検出不可能であるという問題がある。
　そこで、本開示は、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減する半導体装置を提供する。
　このような問題を解決するために、本開示の一態様に係る半導体装置は、第１配線と、前記第１配線と接続されず、かつ、前記第１配線と同じ信号レベルを伝達するために冗長に設けられた第２配線と、前記第１配線および前記第２配線と異なる配線である他の配線と、を備え、配線層内において、前記第１配線と前記第２配線との距離は、前記第１配線と前記他の配線との距離より大きく、かつ、前記第２配線と前記他の配線との距離より大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートよりも、第１配線または第２配線と他の配線とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　異物混入により第１配線または第２配線と他の配線とがショートした場合は、異常動作を引き起こす確率が高いので、工場出荷前の検査段階で、ショートを検出可能である。
　このように、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本開示の一形態に係る実現形態を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。
　（実施の形態１）
　［１　半導体装置の回路例］
　図１は、実施の形態１に係る半導体装置に形成される回路例を示す図である。
　同図の回路例は、第１～第４の反転回路ｉ１～ｉ４を有するラッチ回路Ｌ１を備える。第１～第４の反転回路ｉ１～ｉ４は、４つの第１型ＭＯＳトランジスタｐｔ１～ｐｔ４と、４つの第２型ＭＯＳトランジスタｎｔ１～ｎｔ４とを備える。このラッチ回路Ｌ１は、冗長な配線ペアを有する回路の一例として、いわゆるＤＩＣＥ（Dual Interlocked storage CEll）ラッチ回路を示している。
　第１の反転回路ｉ１は、第１型ＭＯＳトランジスタｐｔ１と、第２型ＭＯＳトランジスタｎｔ１と、第１型ＭＯＳトランジスタｐｔ１のドレインおよび第２型ＭＯＳトランジスタｎｔ１のドレインに接続された出力ノードｏ１とを有する。
　第２の反転回路ｉ２は、第１型ＭＯＳトランジスタｐｔ２と、第２型ＭＯＳトランジスタｎｔ２と、第１型ＭＯＳトランジスタｐｔ２のドレインおよび第２型ＭＯＳトランジスタｎｔ２のドレインに接続された出力ノードｏ２とを有する。
　第３の反転回路ｉ３は、第１型ＭＯＳトランジスタｐｔ３と、第２型ＭＯＳトランジスタｎｔ３と、第１型ＭＯＳトランジスタｐｔ３のドレインおよび第２型ＭＯＳトランジスタｎｔ３のドレインに接続された出力ノードｏ３とを有する。
　第４の反転回路ｉ４は、第１型ＭＯＳトランジスタｐｔ４と、第２型ＭＯＳトランジスタｎｔ４と、第１型ＭＯＳトランジスタｐｔ４のドレインおよび第２型ＭＯＳトランジスタｎｔ４のドレインに接続された出力ノードｏ４とを有する。
　第１～第４の反転回路ｉ１～ｉ４の第１型ＭＯＳトランジスタのそれぞれのソースは、電位ＶＤＤの電源線に接続され、第２型ＭＯＳトランジスタのそれぞれのソースは、電位ＶＳＳのＧＮＤ線に接続される。
　なお、第１型は、Ｐ型およびＮ型の一方の導電型を意味する。第２型は、Ｐ型およびＮ型の他方の導電型を意味する。図１の例では、第１型はＰ型、第２型はＮ型である。以下では、第１型をＰ、第２型をＮと表記することがある。また、第１型ＭＯＳトランジスタをＰＭＯＳトランジスタ、第２型ＭＯＳトランジスタをＮＭＯＳトランジスタと表記することがある。
　第１～第４の反転回路は、４つの配線ｗ１１、ｗ１２、ｗ２１、ｗ２２により接続されている。配線ｗ１１と配線ｗ１２とは、冗長な配線ペアであり、同じ信号レベルになるが、相互に接続されない独立した配線である。同様に、配線ｗ２１と配線ｗ２２とは、冗長な配線ペアであり、同じ信号レベルになるが、相互に接続されない独立した配線である。なお、冗長な配線ペアを構成する各配線は、配線層内の金属配線部分だけでなく、配線層間のビアコンタクトと、トランジスタのゲート、ソースおよびドレインの各電極と、回路素子の各端子電極等を含む一連の導電体を意味する。以下では、ビアコンタクトは、単にビアと記すことがある。
　配線ｗ１１は、第１の反転回路ｉ１の出力ノードｏ１と、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２のゲートｇ２および第４の反転回路ｉ４の第２型ＭＯＳトランジスタｎｔ４のゲートとを接続する。
　配線ｗ２１は、第２の反転回路ｉ２の出力ノードｏ２と、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のゲートｇ３および第１の反転回路ｉ１の第２型ＭＯＳトランジスタｎｔ１のゲートとを接続する。
　配線ｗ１２は、第３の反転回路ｉ３の出力ノードｏ３と、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のゲートｇ４および第２の反転回路ｉ２の第２型ＭＯＳトランジスタｎｔ２のゲートとを接続する。
　配線ｗ２２は、第４の反転回路ｉ４の出力ノードｏ４と、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のゲートｇ１および第３の反転回路ｉ３の第２型ＭＯＳトランジスタｎｔ３のゲートとを接続する。
　このような接続により、４つのインバーター回路でループが構成される。そのため、１つのインバーター回路の出力がソフトエラーにより反転しても、他の３つのインバーター回路によって正しい値が保たれる構造となっている。こうして、同図のラッチ回路Ｌ１はソフトエラー耐性を高めている。
　図１に示したラッチ回路Ｌ１は、半導体装置内の半導体基板上に形成された半導体回路の一部を構成する。半導体基板上に形成された半導体回路は、複数のｐ型不純物領域、複数のｎ型不純物領域、複数の配線層、配線層間をつなぐ複数のコンタクト等を含む。
　図１のラッチ回路Ｌ１の構成要素である冗長な配線ペアは、１つ以上の配線層に形成される。本実施の形態では、半導体装置の製造プロセスにおいて、異物の混入等による冗長な配線ペアにショートが発生しにくいように冗長な配線ペアが配置されている。
　次に、１つの配線層内における冗長な配線ペアの配線レイアウトについて説明する。
　［２．１　配線層内における配線レイアウトの第１例］
　図２は、半導体装置の配線層内における配線レイアウトの第１例を示す図である。同図は、図１のラッチ回路Ｌ１が形成された半導体基板を平面視した図である。また、図２は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図２では、４つの配線１１、１２、２１、２２のレイアウトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。具体的には、配線１２は、配線１１と接続されず、かつ、配線１１と同じ信号レベルを伝達するために冗長に設けられた配線である。配線１１と配線１２とは例えば、図１の配線ｗ１１とｗ１２とに対応する。
　配線２１は、配線１１および配線１２と異なる他の配線である。配線２２も、配線１１および配線１２と異なる配線である。
　図中のａは、配線１１と配線１２との距離を示す。ｂ１は、配線１１と配線２１との距離を示す。ｂ２は、配線１２と配線２１との距離を示す。ｂ３は、配線１１と配線２２との距離を示す。ｂ４は、配線１２と配線２２との距離を示す。なお、これらの距離はいずれも、配線間の最小距離である。
　これらの配線のレイアウトは、次の関係を満たす。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　配線１１と配線１２との距離ａは、配線１１と配線２２との距離ｂ３よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２２との距離ｂ４よりも大きい。
　この関係を満たすことにより、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とのショートよりも、配線１１または配線１２と他の配線（２１、２２）とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　配線１１または配線１２と他の配線（２１、２２）とのショートの方が生じやすいので、ショートを検出可能である。したがって、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　図２では、上記の関係を満たすために、配線２２は、配線２２の本体部分に接続されたビアｖ２から延伸された延伸部分ｅ１を含む。延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　なお、図２の配線２１と配線２２とは、例えば、図１の配線ｗ２１とｗ２２とに対応する配線であってもよい。あるいは、配線２１および配線２２のそれぞれは、電源線であってもよいし、グラウンド線であってもよい。
　［２．２　配線層内における配線レイアウトの第２例］
　図３は、配線層内における配線レイアウトの第２例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図３では、配線１１、１２、２１のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を指す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間に渡って他の配線２１を挟んでいる。
　図３の配線レイアウト例は、図２と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図３では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有する。つまり、配線２１は、配線２１の本体部分に接続されたビアｖ１から延伸された延伸部分ｅ１を含む。この延伸部分ｅ１は、上記の並行区間内において配線１１と配線１２との間に配置される。また、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　図３の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図３の配線２１は、例えば、図１の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［２．３　配線層内における配線レイアウトの第３例］
　図４は、配線層内における配線レイアウトの第３例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図４では、配線１１、１２、２１のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間に渡って他の配線２１を挟んでいる。
　図４の配線レイアウト例も、図２と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図４では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１～ｅ３を有する。つまり、配線２１は、配線２１の本体部分に接続されたビアｖ１から延伸された延伸部分ｅ１～ｅ３を含む。延伸部分ｅ１～ｅ３は、連続する１本の配線であり、配線層内において配線１１の端部を迂回するように配置される。延伸部分ｅ３の一部は、並行区間に渡って配線１１と配線１２とに挟まれるように配置される。また、延伸部分ｅ３の端部は、配線層内において接続されない開放端であってもよい。また、図４の距離ｂ１およびｂ２はそれぞれ、半導体装置の設計ルール上の配線間の最小間隔であってもよい。また、配線１１と配線１２との距離ａは、設計ルール上の配線間の最小間隔よりも大きい。
　図４の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図４の配線２１は、例えば、図１の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［２．４　配線層内における配線レイアウトの第４例］
　図５は、配線層内における配線レイアウトの第４例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図５では、配線１１、１２、２１、２２のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。また、配線２１と配線２２とは、冗長な配線ペアを示す。配線１１と配線１２との配線ペアを第１冗長ペアと呼び、配線２１と配線２２との配線ペアを第２冗長ペアと呼ぶものとする。図５では、４つの配線１１、１２、２１、２２は、第１冗長ペアの一方の配線１１、第２冗長ペアの一方の配線２１、第１冗長ペアの他方の配線１２、第２冗長ペアの他方の配線２２の順に並ぶように配置されている。つまり、２つの冗長ペアの配線が交互に配置され、同じ信号レベルの配線が隣り合わない配置になっている。
　図５の配線レイアウト例も、図２と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図５の配線１１、１２、２１、２２のそれぞれは、配線の本体部分であってもよいし、延伸部分であってもよい。
　図５の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１または配線２２とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図５の配線１１と配線１２とは、図１の配線ｗ１１とｗ１２とに対応する配線であり、配線２１と配線２２とは、図１の配線ｗ２１とｗ２２とに対応する配線であってもよい。
　［２．５　配線層内における配線レイアウトの第５例］
　図６は、配線層内における配線レイアウトの第５例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図６では、配線１１、１２、２１のレイアウトを示す。図中のｖ１、ｖ２は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を指す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間に渡って他の配線２１を挟んでいる。
　図６の配線レイアウト例は、図２と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図６では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有する。つまり、配線２１は、配線２１の本体部分から延伸された延伸部分ｅ１を含む。この延伸部分ｅ１は、上記の並行区間内において配線１１と配線１２との間に配置される。また、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　図６の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とのショートよりも、配線１１または配線１２と他の配線２１とのショートの方が発生しやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図６の配線２１は、例えば、図１の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［２．６　配線層内における配線レイアウトの第６例］
　図７は、配線層内における配線レイアウトの第６例を示す図である。同図は、図６と比べて、配線２１の本体部分が他の配線層に属する点と、延伸部分ｅ１が配線２１の本体部分からビアｖ３を介して延伸されている点が異なる。以下、異なる点を中心に説明する。
　配線２１の本体部分は、同図の破線で示すように、配線１１および配線１２が属する配線層とは異なる他の配線層に属する。
　延伸部分ｅ１は、他の配線層に属する配線２１の本体部分からビアｖ３を介して延伸されている。これにより、冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間に渡って他の配線２１の延伸部分ｅ１を挟んでいる。
　図７の配線レイアウト例によれば、図６と同様に、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　［２．７　配線層内における配線レイアウトの第７例］
　図８は、配線層内における配線レイアウトの第７例を示す図である。同図は、図３と比べて、電源配線が追記されている点が異なる。以下、異なる点を中心に説明する。
　配線２１は、電源配線であり、電源配線の本体部分から延伸された延伸部分ｅ１、ｅ２を有する。電源配線は、例えば、配線層内でラッチ回路Ｌ１の全部または一部を囲むように配置された配線であってもよいし、他の配線層に形成されたシールド配線であってもよい。
　図８の配線レイアウト例によれば、図３と同様に、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　［２．８　配線層内における配線レイアウトの第８例］
　図９は、配線層内における配線レイアウトの第８例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図９では、配線１１、１２、２１、２２のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｖ２は、配線２２と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を示す。ｅ２は、配線２２の延伸部分を示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。配線２２は、配線１１および配線１２と異なる別の他の配線である。この配線２１と配線２２とは、冗長な配線ペアではない。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間の大部分に渡って他の配線２１と、別の他の配線２２とを挟んでいる。他の配線２１と別の他の配線２２とは、間隔ｄ１を開けて同じ直線上に配置されている。
　図９の配線レイアウト例は、図２と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１または配線２２との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１または配線２２との距離ｂ２よりも大きい。
　さらに、図９では、配線１１と配線１２との距離ａは、配線２１と配線２２との距離ｄ１よりも大きい。言い換えれば、配線１１と配線１２とが隣り合って並行する区間（つまり他の配線を挟んでいない区間）の距離ｄ１は、配線１１と配線１２との距離ａよりも小さい。
　図９では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間の大部分に渡って配線２１または配線２２を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有し、配線２２は、延伸部分ｅ２を有する。つまり、延伸部分ｅ１、ｅ２の端部は、配線層内において接続されない開放端であってもよい。
　図９の配線レイアウト例によれば、図３と同様に冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図９の配線２１は、例えば、電源線であってもよいし、グラウンド線であってもよい。配線２２も、例えば、電源線であってもよいし、グラウンド線であってもよい。
　図２～図９では、１つの配線層内における冗長な配線ペアの配置レイアウト例を示した。以下では、異なる配線層における冗長配線ペアの配置レイアウトについて説明する。
　［３．１　配線層間における配線レイアウトの第１例］
　図１０は、配線層間における配線レイアウトの第１例を示す図である。同図の（ａ）は、ラッチ回路Ｌ１が形成された半導体基板を平面視した配線レイアウトを示す。同図の（ｂ）は、（ａ）のＡ－Ａ線の断面を示し、３つの配線層Ｍ１～Ｍ３を含む。同図では、配線層Ｍ１～Ｍ３に形成された配線のうち、冗長な配線ペアに関連する部分を模式的に拡大した図である。図１０では、冗長な配線ペアの配線１１と配線１２とを示す。
　図１０に示すように、冗長な配線ペアの配線１１と配線１２とは、異なる配線層に属する。つまり、配線１１は、配線層Ｍ３に属し、配線１２は、配線層Ｍ２とＭ１に属し、ビアコンタクトを含む。
　異なる配線層における冗長な配線ペアは、次の関係を満たすように配置される。すなわち、配線１１と配線１２の配線層が異なっている場合、配線１１と配線１２との距離ａは、隣り合う配線層間の層間距離ｃよりも大きい。同図において配線１１と配線１２との距離としてａ１、ａ２、ａ３の３つを記してあるが、配線１１と配線１２との距離ａは最小となるａ１またはａ３である。配線１１と配線１２とは、ａ＞ｃを満たすように配置される。
　より詳しく説明すると、図１０において、半導体装置の平面視において配線１１と配線１２とは重なる部分を有し、交差している。配線１２は、重なる部分に対応する第１部分配線１２ｂと、第１部分配線１２ｂの一端に接続される第２部分配線１２ａと、第１部分配線１２ｂの他端に接続される第３部分配線１２ｃと、を有する。第１部分配線１２ｂは、配線層Ｍ１に属する。第２部分配線１２ａおよび第３部分配線１２ｃは、配線層Ｍ１とは異なる配線層Ｍ２に属し、第１部分配線１２ｂとビアコンタクトｖ１、ｖ２を介して接続される。配線１１は、配線層Ｍ１から配線層Ｍ２よりも離れた配線層Ｍ３に属する。この配置レイアウトにより、上記の関係（つまりａ＞ｃ）を容易に満たすことができる。図１０では、重なる部分における配線１１と配線１２との距離ａ２は、層間距離ｃの２倍以上を満たすように配置されている。
　図１０の配置レイアウトによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、層間距離ｃと同じくらいの大きさの異物が混入した場合に、配線１１と配線１２とのショートが生じにくくなっている。これにより、冗長な配線ペアのショートの発生が抑制される。
　なお、図１０の配線層Ｍ１～Ｍ３は、この配置順であれば、複数の配線層のうちの任意の３つであってもよい。ただし、層間距離ｃは、図１０の配線層Ｍ２と配線層Ｍ３の間の距離とは限らず、隣り合う２つの配線層間の最小距離である。
　［３．２　配線層間における配線レイアウトの第２例］
　図１１Ａは、配線層間における配線レイアウトの第２例を示す図である。同図の（ａ）は、ラッチ回路Ｌ１が形成された半導体基板を平面視した配線レイアウトを示す。同図の（ｂ）は、（ａ）のＢ－Ｂ線の断面を示し、２つの配線層Ｍ２、Ｍ３を含む。同図では、配線層Ｍ２、Ｍ３に形成された配線のうち、冗長な配線ペアに関連する部分を模式的に拡大した図である。図１１Ａでは、冗長な配線ペアの配線１１と配線１２とを示す。
　同図の（ａ）の平面視において、配線１１と配線１２とが重ならないように、配線１２は配線１１の端部を迂回するように配置されている。
　この配置レイアウトにより、上記の関係（つまりａ＞ｃ）を容易に満たすことができる。
　図１１Ａの配置レイアウトによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、層間距離ｃと同じくらいの大きさの異物が混入した場合に、配線１１と配線１２とのショートが生じにくくなっている。これにより、冗長な配線ペアのショートの発生が抑制される。
　［３．３　配線層間における配線レイアウトの第２例］
　図１１Ｂは、配線層間における配線レイアウトの第２例の変形例を示す図である。同図は、図１１Ａと比べて、配線３１を備える点が異なっている。以下、異なる点を中心に説明する。配線３１は、配線１１または配線１２の隣に配置され、ビアコンタクトｖ１と、延伸部分ｅ１を含む。ビアコンタクトｖ１は、他の配線層Ｍ４の配線３１部分と配線層Ｍ３の配線３１とを接続する。延伸部分ｅ１は、ビアコンタクトｖ１から延伸されている。また、次のような延伸ルールを設けてもよい。すなわち、ビアｖ１から延伸部分ｅ１の端部までの長さｅ１は、半導体装置の設計ルールにおける配線の最小寸法よりも大きい。なお、この延伸ルールは他の図面の延伸部分に適用してもよい。
　図１１Ｂでは、配線３１の延伸部分ｅ１は、冗長な配線ペアの一方の配線と同じ配線層内で隣り合い、他方の配線と異なる配線層間で隣り合うように配置されている。また、距離ａは、配線１１と配線３１との距離よりも大きく、かつ、配線１２と配線３１との距離よりも大きい。
　配線設計ＣＡＤによっては、もし、配線３１なしで図１１Ａを実現しようとすれば、冗長ペアの間には最小限の配線のみを活用しなければならないという限定がつくことがあり、レイアウトが困難な場合がある。配線１１または配線１２の隣に配線３１を適宜配置すれば、冗長な配線ペアの配置を容易に設計できる。結果的に、図１１Ｂのような冗長な配線ペアのレイアウトを容易にすることができる。
　［４　半導体装置の他の回路例］
　次に、冗長な配線ペアを有する他の回路例について説明する。
　図１２は、実施の形態１に係る半導体装置に形成される他の回路例を示す図である。同図の半導体装置は、ソフトエラー耐性を組み込んだ回路として、ＢＩＳＥＲ（Built in Soft Error Resilience）型のフリップフロップ回路の構成例を示す。
　同図のフリップフロップ回路は、遅延回路ＤＬと、インバーターＩＶと、マスターラッチＭＬ０、ＭＬ１と、マスターＣ要素ＣＭと、スレーブラッチＳＬ０、ＳＬ１と、スレーブＣ要素ＣＳと、マスター弱保持回路ＷＭと、スレーブ弱保持回路ＷＳとを備え、２重化されたマスタースレーブ構造になっている。図１２中の冗長な配線ペアは、スレーブラッチＳＬ０の出力Ｑｎに接続される配線、および、スレーブラッチＳＬ１の出力Ｑｎに接続される配線である。
　遅延回路ＤＬは、マスターラッチＭＬ０への入力データＤを時間τだけ遅延してマスターラッチＭＬ１に出力する。
　インバーターＩＶは、クロック信号Ｃｐを反転したクロック信号Ｃｎを出力する。
　マスターラッチＭＬ０は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｐを出力する。出力データＱｐは、データＤと同じ論理レベルの非反転出力データである。
　マスターラッチＭＬ１は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、遅延された入力データＤをラッチして、データＱｐを出力する。出力データＱｐは、データＤと同じ論理レベルの非反転出力データである。
　マスターＣ要素ＣＭは、２入力１出力の反転回路であり、２入力が確定した同じ論理レベルであるとき当該論理レベルの反転したレベルを出力し、２入力が確定した同じ論理レベルでないときハイインピーダンスになる。
　マスター弱保持回路ＷＭは、ウィークキーパー（Weak Keeper）回路であり、マスターＣ要素ＣＭが出力する論理レベルを保持し、マスターＣ要素ＣＭの出力がハイインピーダンスであるときは、ハイインピーダンスになる直前に保持していた論理レベルを出力する。
　スレーブラッチＳＬ０は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｎを出力する。出力データＱｎは、データＤを反転した論理レベルのデータである。
　スレーブラッチＳＬ１は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｎを出力する。出力データＱｎは、データＤを反転したデータである。
　スレーブＣ要素ＣＳは、２入力１出力の反転回路であり、２入力が確定した同じ論理レベルであるとき当該論理レベルの反転した論理レベルを出力し、２入力が確定した同じ論理レベルでないときハイインピーダンスになる。スレーブＣ要素ＣＳの回路例を図１３に示す。同図のスレーブＣ要素ＣＳは、２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタとで構成される。２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとは直列に接続される。なお、マスターＣ要素ＣＭも図１３と同じでよい。
　スレーブ弱保持回路ＷＳは、ウィークキーパー（Weak Keeper）回路であり、スレーブＣ要素ＣＳが出力する論理レベルと同じ論理レベルを保持し、スレーブＣ要素ＣＳの出力がハイインピーダンスであるときはハイインピーダンスになる直前に保持していた論理レベルを出力する。
　このようなフリップフロップ回路において、もし ２組のマスター・スレ－ブラッチのうちの一方がソフトエラーによって反転した場合、マスターＣ要素ＣＭまたはスレーブＣ要素ＣＳの出力はハイインピーダンスとなるが、マスター弱保持回路ＷＭまたはスレーブ弱保持回路ＷＳが保持している論理レベルによって正しいデータを保つことができる。
　図１２のフリップフロップ回路における冗長な配線ペアは、スレーブラッチＳＬ０の出力端子とスレーブＣ要素ＣＳの２つの入力端子のうちの一方とを接続する配線と、スレーブラッチＳＬ１の出力端子とスレーブＣ要素ＣＳの２つの入力端子のうちの他方とを接続する配線とからなる。言い換えれば、スレーブラッチＳＬ０の出力配線およびスレーブラッチＳＬ１の出力配線は、冗長な配線ペアである。
　この配線ペアは、図２～図１１Ｂで説明した配置レイアウトの関係を満たす。これにより、図１２のフリップフロップ回路内の冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図１２中のマスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、冗長な配線ペアと同じ扱いをしてもよい。すなわち、図２～図１１Ｂで説明した配置レイアウトの関係を満たしてもよい。
　マスターラッチＭＬ１の入力データＤは、マスターラッチＭＬ０の入力データＤよりも時間τだけ遅れている。これにより、マスターラッチＭＬ１の出力データＱｐは、マスターラッチＭＬ０の出力データＱｐよりも時間τだけ遅れる。本明細書では、「冗長な配線ペアは、同じ信号レベルになるが、相互に接続されない独立した配線である」と定義される。マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、この定義を満たさない。しかし、マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、図１４に示した配線ショートの問題が生じ得るし、また、遅延時間τ以外は冗長な配線ペアの定義にほぼ該当する。このことから、マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、図２～図１１Ｂで説明した配置レイアウトの関係を満たすことによって、ソフトエラー耐性の悪化を低減することができる。
　なお、実施の形態では冗長な配線ペアとして、二重化された例を示したが、三重以上の多重化された複数の配線のうちの２つの配線の組み合わせのそれぞれを、配線ペアとみなしてもよい。この場合、配線ペアとみなされる２つの配線は、図２～図１１Ｂで説明した配置レイアウトの関係を満たせばよい。
　以上説明してきたように実施の形態における半導体装置は、第１配線１１と、第１配線１１と接続されず、かつ、第１配線１１と同じ信号レベルを伝達するために設けられた第２配線１２と、第１配線１１および第２配線１２と異なる配線である他の配線と、を備え、配線層内において、第１配線１１と第２配線１２との距離ａは、第１配線１１と他の配線との距離より大きく、かつ、第２配線１２と他の配線との距離より大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートよりも、第１配線または第２配線と他の配線とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　ここで、第１配線１１と第２配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間において他の配線を挟んでもよい。
　ここで、他の配線は、配線層内において当該他の配線の本体部分から延伸された延伸部分ｅ１を含み、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、他の配線は、当該他の配線の本体部分に接続されたビアから延伸された延伸部分ｅ１を含み、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、他の配線は、配線層内において当該他の配線の本体部分から分岐して延伸された延伸部分ｅ１を有し、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　ここで、延伸部分ｅ１～ｅ３は、配線層内において第１配線１１の端部を迂回し、さらに並行区間内に配置されてもよい。
　ここで、半導体装置は、さらに、第３配線と、第１配線１１と接続されず、かつ、第３配線と同じ信号レベルを伝達するために設けられた第４配線と、を備え、他の配線は、第３配線であってもよい。
　ここで、第１配線１１から第４配線の一部分は、配線層内において第１配線１１、第３配線、第２配線１２、第４配線の順に並んでもよい。
　これによれば、第１冗長ペアの一方の配線、第２冗長ペアの一方の配線、第１冗長ペアの他方の配線、第２冗長ペアの他方の配線の順に並ぶので、冗長ペアのショートを防止または低減できる。
　ここで、ビアは、延伸部分と、上記の配線層とは異なる配線層における他の配線２１、２２の本体部分とを接続してもよい。
　ここで、延伸部分の長さは、半導体装置のデザインルールの最小寸法よりも大きくてもよい。
　ここで、第１配線１１と第２配線１２とは、配線層内において他の配線２１、２２と、別の他の配線とを挟むように並行して配置された区間を含み、区間内における他の配線２１、２２と別の他の配線との距離ｄ１は、第１配線１１と第２配線１２との距離よりも小さくてもよい。
　ここで、第１配線１１および第２配線１２は、ＤＩＣＥ（Dual Interlocked storage CEll）ラッチ回路を構成してもよい。
　ここで、第１配線１１および第２配線１２は、ＢＩＳＥＲ（Built in Soft Error Resiliency）フリップフロップ回路を構成してもよい。
　また、実施の形態における半導体装置は、複数の配線層と、第１配線１１と、第１配線１１と接続されず、かつ、第１配線１１と同じ信号レベルを伝達するために設けられた第２配線１２と、を備え、第１配線１１と第２配線１２とは異なる配線層に属し、第１配線１１と第２配線１２との距離ａ１は、隣り合う配線層の層間距離ｃより大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間の距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートが生じにくくなっている。言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　ここで、半導体装置の平面視において第１配線１１と第２配線１２とが重なる部分を有し、重なる部分における第１配線１１と第２配線１２との距離は、層間距離ｃの２倍以上であってもよい。
　ここで、半導体装置の平面視において第１配線１１と第２配線１２とは重なる部分で交差し、第２配線１２は、重なる部分に対応する第１部分配線１２ｂと、第１部分配線１２ｂの一端に接続される第２部分配線１２ａと、第１部分配線１２ｂの他端に接続される第３部分配線１２ｃと、を有し、第１部分配線１２ｂは、第１配線層Ｍ１に属し、第２部分配線１２ａおよび第３部分配線１２ｃは、第１配線層Ｍ１とは異なる第２配線層Ｍ２に属し、第１部分配線１２ｂとビアコンタクトｖ１、ｖ２を介して接続され、第１配線１１は、第１配線層Ｍ１から第２配線層Ｍ２よりも離れた第３配線層Ｍ３に属してもよい。
　ここで、半導体集積回路の平面視において第１配線１１と第２配線１２とが重ならないように、第２配線１２は第１配線１１の端部を迂回するように配置されてもよい。
　ここで、半導体装置は、さらに、第１配線１１および第２配線１２の少なくとも一方と、配線層間または配線層内で対向する第３配線３１を備え、第３配線３１は、ビアコンタクトｖ１から延伸された延伸部分ｅ１を有していてもよい。
　ここで、延伸部分ｅ１の長さは、半導体装置のデザインルールの最小寸法よりも大きくてもよい。
　以上、一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、ラッチ回路またはフリップフロップ回路を備える半導体装置に利用可能である。
１１、１２、２１、２２　配線
ｅ１～ｅ３　延伸部分
ｇ１～ｇ４　ゲート
ｉ１　第１の反転回路
ｉ２　第２の反転回路
ｉ３　第３の反転回路
ｉ４　第４の反転回路
ｎｔ１～ｎｔ４　ＮＭＯＳトランジスタ
ｏ１～ｏ４　出力ノード
ｐｔ１～ｐｔ４　ＰＭＯＳトランジスタ
ｖ１～ｖ３　ビア
ｗ１１、ｗ１２、ｗ２１、ｗ２２　配線
ＣＭ　マスターＣ素子
ＣＳ　スレーブＣ素子
Ｌ１　ラッチ回路
Ｍ１～Ｍ３　配線層
ＭＬ０、ＭＬ１　マスターラッチ
ＳＬ０、ＳＬ１　スレーブラッチ
ＷＭ　マスター弱保持回路
ＷＳ　スレーブ弱保持回路

Claims (14)

  1. 　第１配線と、
    　前記第１配線と接続されず、かつ、前記第１配線と同じ信号レベルを伝達するために設けられた第２配線と、
    　前記第１配線および前記第２配線と異なる配線である他の配線と、を備え、
    　配線層内において、前記第１配線と前記第２配線との距離は、前記第１配線と前記他の配線との距離より大きく、かつ、前記第２配線と前記他の配線との距離より大きい
    半導体装置。
  2. 　前記第１配線と前記第２配線とは、前記配線層内において、並行して配置された並行区間を有し、前記並行区間において前記他の配線を挟む
    請求項１に記載の半導体装置。
  3. 　前記他の配線は、前記配線層内において前記他の配線の本体部分から延伸された延伸部分を含み、
    　前記延伸部分は、前記配線層内の前記並行区間内において前記第１配線と前記第２配線との間に挟まれる
    請求項２に記載の半導体装置。
  4. 　前記他の配線は、前記他の配線の本体部分に接続されたビアから延伸された延伸部分を含み、
    　前記延伸部分は、前記配線層内の前記並行区間内において前記第１配線と前記第２配線との間に挟まれる
    請求項２に記載の半導体装置。
  5. 　前記他の配線は、前記配線層内において前記他の配線の本体部分から分岐して延伸された延伸部分を有し、
    　前記延伸部分は、前記配線層内の前記並行区間内において前記第１配線と前記第２配線との間に挟まれる
    請求項２に記載の半導体装置。
  6. 　前記延伸部分の端部は、前記配線層内において接続されない開放端である
    請求項３から５のいずれか１項に記載の半導体装置。
  7. 　前記延伸部分は、前記配線層内において前記第１配線の端部を迂回し、さらに前記並行区間内に配置される
    請求項３から６のいずれか１項に記載の半導体装置。
  8. 　第３配線と、
    　前記第１配線と接続されず、かつ、前記第３配線と同じ信号レベルを伝達するために設けられた第４配線と、を備え、
    　前記他の配線は、前記第３配線である
    請求項３から７のいずれか１項に記載の半導体装置。
  9. 　前記第１配線から第４配線の一部分は、前記配線層内において第１配線、第３配線、第２配線、第４配線の順に並ぶ
    請求項８に記載の半導体装置。
  10. 　前記ビアは、前記延伸部分と、前記配線層とは異なる配線層における前記他の配線の本体部分とを接続する
    請求項４に記載の半導体装置。
  11. 　前記延伸部分の長さは、前記半導体装置のデザインルールの最小寸法よりも大きい
    請求項３から１０のいずれか１項に記載の半導体装置。
  12. 　前記第１配線と前記第２配線とは、前記配線層内において前記他の配線と、別の他の配線とを挟むように並行して配置された区間を含み、
    　前記区間内における前記他の配線と前記別の他の配線との距離は、前記第１配線と前記第２配線との距離よりも小さい
    請求項１に記載の半導体装置。
  13. 　前記第１配線および前記第２配線は、ＤＩＣＥ（Dual Interlocked storage CEll）ラッチ回路の構成要素である
    請求項１から１２のいずれか１項に記載の半導体装置。
  14. 　前記第１配線および前記第２配線は、ＢＩＳＥＲ（Built in Soft Error Resiliency）フリップフロップ回路の構成要素である
    請求項１から１２のいずれか１項に記載の半導体装置。
PCT/JP2020/019301 2019-09-27 2020-05-14 半導体装置 WO2021059579A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202080062985.4A CN114365284A (zh) 2019-09-27 2020-05-14 半导体装置
JP2021548323A JPWO2021059579A1 (ja) 2019-09-27 2020-05-14
US17/690,600 US20220200595A1 (en) 2019-09-27 2022-03-09 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-177834 2019-09-27
JP2019177834 2019-09-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/690,600 Continuation US20220200595A1 (en) 2019-09-27 2022-03-09 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2021059579A1 true WO2021059579A1 (ja) 2021-04-01

Family

ID=75165974

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/019301 WO2021059579A1 (ja) 2019-09-27 2020-05-14 半導体装置

Country Status (4)

Country Link
US (1) US20220200595A1 (ja)
JP (1) JPWO2021059579A1 (ja)
CN (1) CN114365284A (ja)
WO (1) WO2021059579A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306867A (ja) * 1995-05-11 1996-11-22 Yamaha Corp 半導体集積回路
JP2008102666A (ja) * 2006-10-18 2008-05-01 Toshiba Corp 半導体回路設計装置、半導体回路設計方法および半導体装置
JP2010092963A (ja) * 2008-10-06 2010-04-22 Nec Electronics Corp 半導体装置
JP2012009515A (ja) * 2010-06-22 2012-01-12 Fujitsu Semiconductor Ltd 半導体装置
JP2018107626A (ja) * 2016-12-26 2018-07-05 国立大学法人東北大学 不揮発性ラッチ装置及び不揮発性フリップフロップ装置
WO2018230235A1 (ja) * 2017-06-12 2018-12-20 国立研究開発法人宇宙航空研究開発機構 シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130038348A1 (en) * 2008-01-17 2013-02-14 Klas Olof Lilja Layout method for soft-error hard electronics, and radiation hardened logic cell
KR102567233B1 (ko) * 2016-11-08 2023-08-17 에스케이하이닉스 주식회사 다이스 래치들을 갖는 반도체 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306867A (ja) * 1995-05-11 1996-11-22 Yamaha Corp 半導体集積回路
JP2008102666A (ja) * 2006-10-18 2008-05-01 Toshiba Corp 半導体回路設計装置、半導体回路設計方法および半導体装置
JP2010092963A (ja) * 2008-10-06 2010-04-22 Nec Electronics Corp 半導体装置
JP2012009515A (ja) * 2010-06-22 2012-01-12 Fujitsu Semiconductor Ltd 半導体装置
JP2018107626A (ja) * 2016-12-26 2018-07-05 国立大学法人東北大学 不揮発性ラッチ装置及び不揮発性フリップフロップ装置
WO2018230235A1 (ja) * 2017-06-12 2018-12-20 国立研究開発法人宇宙航空研究開発機構 シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路

Also Published As

Publication number Publication date
CN114365284A (zh) 2022-04-15
JPWO2021059579A1 (ja) 2021-04-01
US20220200595A1 (en) 2022-06-23

Similar Documents

Publication Publication Date Title
USRE48085E1 (en) Semiconductor integrated circuit
US7500211B2 (en) Unit cell of semiconductor integrated circuit and wiring method and wiring program using unit cell
US9081926B2 (en) Soft error and radiation hardened sequential logic cell
US7326595B2 (en) Semiconductor integrated circuit and method of redesigning same
US20130087834A1 (en) Gate array architecture with multiple programmable regions
TWI680562B (zh) 具有備用電路單元的積體電路
CN113224048A (zh) 集成电路器件
KR101243890B1 (ko) 유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃
US5543736A (en) Gate array architecture and layout for deep space applications
WO2021059579A1 (ja) 半導体装置
WO2021059580A1 (ja) 半導体装置
Oliveira et al. Fault masking ratio analysis of majority voters topologies
WO1994005043A1 (en) Semiconductor integrated circuit
WO2021059582A1 (ja) 半導体装置
JPH0677427A (ja) 半導体集積回路
US7970810B2 (en) Nanoelectronics
US6768340B2 (en) Fault-tolerant inverter circuit
US11626403B2 (en) Self restoring logic structures
US20210335774A1 (en) Semiconductor integrated circuit device
JPH0513542B2 (ja)
Abid et al. Defect Tolerant Voter Designs Based on Transistor Redundancy
KR100443349B1 (ko) 반도체 장치 및 반도체 장치의 설계 방법
JPH01287946A (ja) ゲートアレイ
JP2014232855A (ja) 半導体装置
JPH05121680A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20870081

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021548323

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20870081

Country of ref document: EP

Kind code of ref document: A1