JPWO2007066411A1 - 半導体装置などの回路の設計装置、その設計方法、及びプログラム - Google Patents

Abstract

ＤＲＣのチェックを行う前に、レイアウト設計に違反しない新たなビアを配置できる位置を検出する。半導体装置の設計装置は、半導体装置の第１配線層に含まれる第１配線パターン及びビアによって第１配線パターンに接続されている第２配線層に含まれる第２配線パターンに対して、第１配線パターンあるいは第２配線パターンの少なくとも一方を所定方向に延伸することにより第１配線パターンと第２配線パターンとの間に新たなビアを形成可能な重なり部分を生成し、延伸された配線パターンが含まれる配線層において延伸された配線パターンとその配線パターンの周辺に存在するその他の配線パターンとが所定の間隔を有しているかを判定する。

Description

本発明は、半導体装置などの回路の配置設計を支援する設計支援装置、設計支援方法及び設計支援プログラムに関する。

半導体装置は多層化が進んでおり、異なる配線層に形成される上層と下層の配線をビアと呼ばれる導電層を用いて接続しており、上層と下層の配線は、ビアにより電気的に接続される。このため、電気信号は、上層の配線（以下、上層配線とも称する）からビアを介して下層の配線（以下、下層配線とも称する）に、あるいは下層配線からビアを介して上層配線に伝わる。

従来、上層配線と下層配線との間には、ビアを一つ配置していた。しかし、プロセスの微細化に伴い、ビアも微小化してきている。そのため、ビアを一つ配置するだけではビアにかかる応力に耐えられなくなり、ビアが断線する現象が発生する可能性が高くなってきた。ビアの断線不良が発生する可能性を減らすため、ビアの配置を二重化し、冗長性を持たせる、上層配線と下層配線との間にビアを二つ配置するという対応が考えられる。このような対応では、二つのビアの一方が断線しても、他方のビアにより上層配線と下層配線との間の導通を維持することができ、上層配線と下層配線との間では電気信号が伝わる。

ここで、ビアの配置を二重化することをビア冗長化という。ビア冗長化を行う場合、各配線の配置に応じて上層配線、下層配線のいずれか、又は上層配線及び下層配線の両方を延伸する必要がある。しかし、配線の延伸は無条件にできず、延伸する配線の周辺に存在するその他の配線（信号線など）から制約を受ける。これらの制約は、通常デザインルールとして定義されている。

デザインルールは、例えば、ビアとビアとの間には最低何μｍの間隔を設けるか、配線と配線との間には何μｍの間隔を設けるか、といった事項が定義されており、デザインルールは設計者に提供されている。また、半導体装置の配線レイアウトがデザインルールに違反していることの有無、および違反位置を特定するデザインルールチェッカー（ＤＲＣ）も設計者に提供されている。設計者により配線レイアウトの設計が行われるときには、ＤＲＣのチェックによりレイアウト設計に違反が発見される場合がある。レイアウト設計の違反がＤＲＣにより発見された場合、違反要因を取り除くためにレイアウト編集が行われる。そして、ＤＲＣのチェックによりレイアウト設計の違反が発見されなくなるまで、レイアウト編集は繰り返し行われる。このＤＲＣのチェックとレイアウト編集は、数回繰り返して行われる場合がある。

ビア冗長化のためのレイアウト編集でも同様に、ＤＲＣのチェックとレイアウト編集が繰り返し行われる可能性がある。なお、下記の特許文献１は、配線とコンタクトの接触不良が少ない半導体装置を開示している。また、下記の特許文献２は、複数の配置面を有する多層配線基板へ対象を配置する配置設計を支援する設計支援装置を開示している。
特開２００１−８５６１４号公報 特開２００２−３４２３９７号公報

従来の技術では、ビア冗長化を行った場合、ＤＲＣのチェックを行う前にレイアウト設計に違反しているか否かを検出することができない。そのため、ＤＲＣのチェックとレイアウト編集が繰り返して行われることを回避できなかった。本発明では、ＤＲＣのチェックを行う前に、レイアウト設計に違反しない新たなビアを配置できる位置を検出する技術を提供することを目的とする。

本発明は、上記課題を解決するために、以下の手段を採用した。
（１）すなわち、本発明の半導体装置の設計装置（本設計装置）は、半導体装置の第１配線層に含まれる第１配線パターンおよびビアによって前記第１配線パターンに接続されている第２配線層に含まれる第２配線パターンに対して、前記第１配線パターンおよび前記第２配線パターンの少なくとも一方を所定方向に延伸することにより前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を生成する手段と、前記延伸された第１配線パターンが含まれる第１配線層および前記延伸された第２配線パターンが含まれる第２配線層のそれぞれにおいて前記延伸された第１配線パターンとその第１配線パターンの周辺に存在する配線パターンとが所定の間隔を有しているかを判定し、前記延伸された第２配線パターンとその第２配線パターンの周辺に存在する配線パターンとが所定の間隔を有しているかを判定する手段と、を有する。

この構成により、延伸された配線パターンとその配線パターンの周辺に存在する他の配線パターンとが所定の間隔を有しているかを、ＤＲＣチェックを行うことなく知ることができる。そのため、ＤＲＣのチェックを行う前に、延伸された配線と周辺に存在する他の配線との間隔がデザインルールに違反していないかを知ることができる。

（２）本設計装置は、前記延伸された第１配線パターンとその第１配線パターンの周辺に存在する配線パターンとが所定の間隔を有している場合、前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を記録する手段と、前記記録した前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を表示する手段とを有するものでもよい。この構成により、設計者は、デザインルールに違反しない新たなビアを形成可能な位置を知ることができる。

また、本発明は、コンピュータその他の装置、機械等が上記いずれかの処理を実行する方法であってもよい。また、本発明は、コンピュータその他の装置、機械等に、以上のいずれかの機能を実現させるプログラムであってもよい。また、本発明は、そのようなプログラムをコンピュータ等が読み取り可能な記録媒体に記録したものでもよい。

本発明によれば、ＤＲＣのチェックを行う前に、レイアウト設計に違反しない新たなビアを配置できる位置を検出することができる。

本設計装置のハードウェアブロック図である。 本設計装置が備えるデザインルールチェック機能の機能ブロックを示した図である。 本実施形態に係る半導体装置の説明図である。 本設計装置が候補地に対してデザインルールチェックを行う場合の説明図である。 図４のｂの位置に新たなビアを実際に配置した半導体装置の説明図である。 上層配線２２及び下層配線２３が別の配線から制約を受ける場合の説明図である。 レイアウト画面の説明図である。 本設計装置が有するデザインルールチェック機能の動作手順を示すフローチャートである。

符号の説明

１ ＣＰＵ（Central Processing Unit）
２ ＲＯＭ（Read Only Memory）
３ ＲＡＭ（Random Access Memory）
４ 磁気ディスク装置
５ 記録部
６ 操作部
７ 表示部
１１ デザインルールチェックプログラム
１２ レイアウト設計データ
１３ 最小可能値データ
１４ 検査結果データ
１５ 冗長化可能候補地データ
１６ 冗長化除外候補地データ
２１、２１ａ ビア
２２ 上層配線
２３ 下層配線
２４、２５ 配線

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る設計装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。

図１は、本設計装置のハードウェアブロック図である。図１に示すように、本設計装置は、ＣＰＵ（Central Processing Unit）１、ＲＯＭ（Read Only Memory）２、ＲＡＭ（Random Access Memory）３、磁気ディスク装置４、操作部５及び表示部６で構成されている。これらは、相互にバスを介して接続されている。

ＣＰＵ１は、ＲＯＭ２に記憶されているプログラムに従って各種の処理を実行する。ＲＯＭ２は、本設計装置が機能する上で必要なプログラムやパラメータなどが記憶されている。ＲＡＭ３は、ＣＰＵ１に実行させるＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）のプログラムやアプリケーションプログラムの一部が一時的に格納される。磁気ディスク装置４は、ＲＡＭ３の外部記憶として用いられる。また、磁気ディスク装置４は、記録部５を有している。操作部６は、例えば、キーボードやマウスなどであり、所定のコマンドや必要なデータを入力するときなどに操作される。表示部７は、例えば、ＣＲＴ（Cathode Ray Tube）や液晶ディスプレイ、プラズマディスプレイなどによる表示装置や、スピーカなどの音声出力装置、プリンタ装置などの出力装置を備えている。

図２は、本設計装置が備えるデザインルールチェック機能の機能ブロックを示した図である。図２に示すように、本設計装置は、デザインルールチェックプログラム１１を有している。このデザインルールチェックプログラム１１は、磁気ディスク装置４からＲＡＭ３にロードされ、ＣＰＵ１によって実行制御されるアプリケーションプログラムである。そして、デザインルールチェックプログラム１１は、候補地にビアを配置したと仮定した場合に、延伸される配線と候補地の周辺に存在する別の配線との間隔が予め定められた距離以上確保されているかどうかを検査する。候補地とは、ビア冗長化のために上層配線、下層配線のいずれか、又は上層配線及び下層配線の両方を延伸したと仮定した場合に、上層配線と下層配線とを接続するためのビア（以下、新たなビアとも呼する）を配置する位置をいう。

ここで、延伸される配線との間隔が予め定められた距離以上確保されているかどうかを検査する対象となる、候補地周辺に存在する配線を予め設定することができる。検査対象となる配線を予め設定しておくことにより、ビア冗長化の対象となる配線を延伸したとしても制約を受けない、言い換えればビア冗長化の妨げにはならない別の配線を予め検査の対象から除外できる。したがって、ビア冗長化対象の配線を延伸した場合にビア冗長化に際して制約を受ける可能性のある別の配線のみを検査の対象とすることができる。

デザインルールチェックプログラム１１は、レイアウト設計データ１２、最小可能値データ１３に基づいて上記検査を実行し、検査結果データ１４を出力する。レイアウト設計データ１２は、半導体装置のレイアウト設計のデータや、半導体装置の配線層を示すデータなどを含んでいる。さらに、最小可能値データ１３は、ビア冗長化対象の配線を延伸して候補地にビアを配置したと仮定した場合、延伸した配線が周辺の他の配線によって制約されない最小の距離である最小可能値を示す。最小可能値は、デザインルールチェックの基準によって定められる。

検査結果データ１４は、冗長化可能候補地及び冗長化除外候補地に関する情報を有している。ここで、冗長化可能候補地とは、延伸したビア冗長化対象の配線の周辺に存在する他の配線との間隔が最小可能値より大きい候補地をいう。また、冗長化除外候補地とは、延伸したビア冗長化の対象となる配線の周辺に存在する他の配線との間隔が最小可能値より小さい候補地をいう。冗長化可能候補地は、冗長化可能候補地データ１５として記録部５に記録される。また、冗長化除外候補地は、冗長化除外候補地データ１６として記録部５に記録される。

レイアウト設計データ１２及び最小可能値データ１３は、予め磁気ディスク装置４に保持される処理データである。検査結果データ１４は、デザインルールチェックプログラム１１によって実行された結果のデータであり、磁気ディスク装置４に記録される。

以下、本発明を具体化した一実施例を図面に従って説明する。図３（ａ）は、半導体装置の平面図である。図３（ｂ）は、図３（ａ）の実線Ｘ１−Ｘ２で図３（ａ）に示した半
導体装置を切断した場合のＡ１−Ａ２間から見た図である。図３に示す半導体装置は、単一のビア２１と、終端においてビアに接続する上層配線２２、下層配線２３とを有している。ビア２１は、半導体装置の多層配線構造において、上下に隣接する配線間を電気的に接続するために層間膜中に形成された導体プラグである。上層配線２２及び下層配線２３は、半導体装置において素子間を電気的に接続し、信号を伝達するために機能する配線（信号線）である。

以降、図３に図示された半導体装置に、冗長化されたビアを付加するために行われる処理について説明する。 図４は、本設計装置が候補地に対してデザインルールチェックを行う処理手順の説明図である。

ビア冗長化の処理を行う際には、図４に示すように、ビア２１によって互いに接続されている上層配線２２及び下層配線２３に対して、新たなビアを形成する候補地としてａ〜ｄの位置を検出・決定する。そして、候補地ａ〜ｄの位置それぞれに対して、デザインルールチェックを行う。デザインルールに違反していなければ、違反していない位置に新たなビアを配置することが可能となる。デザインルールチェックの詳細については後述する。なお、候補地ａ〜ｄを決定するに当たっては、各候補地ａ乃至ｄとビア２１との間に、所定の間隔が設定されるようにしてもよい。また、図４では、候補地ａ〜ｄは上層配線２２あるいは下層配線２３の延長線上に配置される例が図示されている。

次にデザインルールチェックについて説明する。まず、図４に示すように、決定された候補地ａ〜ｄの位置に新たなビアを仮想的に配置し、新たなビアにより上層配線２２と下層配線２３とを接続するために、上層配線２２あるいは下層配線２３のいずれか又は上層配線２２及び下層配線２３の両方を延伸したと仮定する。そして、延伸された上層配線２２又は下層配線２３と、候補地周辺に存在する別の配線との距離を、各候補地について算出する。この場合、延伸された配線との間の距離を算出する対象となるのは、延伸された配線と同一層に設けられている別の配線となる。例えば、上層配線２２のみが延伸された場合、上層配線２２と同一層に設けられている別の配線と上層配線２２との距離を算出する。

次に、各候補地について、延伸された配線と別の配線との間の距離が、最小可能値より小さいか否かを判定する。算出された距離が最小可能値より小さい場合、延伸した配線に対応して設けられる候補地を冗長化除外候補地とする。一方、算出された距離が最小可能値より大きい場合、延伸した配線に設けられる候補地を冗長化可能候補地とする。その後、冗長化可能候補地を記録する。冗長化除外候補地も記録されるが、最終的なビア冗長化処理には用いられないため、冗長化除外候補地については必要に応じて記録要否を決定するようにしてもよい。これに合わせて、冗長化可能候補地に対応して延伸された配線の配線データ、延伸された配線と他方の配線との重なり領域に関するデータも記録される。

図４に図示される候補地ａ〜ｄの周辺には、別の配線は存在しない。言い換えれば、図４の例では、各候補地周辺の別配線と延伸された配線との距離は最小可能値よりも大きいと判断される。そのため、図４では周辺の配線との関係を示すデザインルールチェックに違反することなく、候補地ａ〜ｄのいずれの位置にも新たなビアを配置することが可能である。

図５は、図４によってデザインルールチェックが行われた後に、候補地に新たなビアを配置する手順を説明する図面である。図５（ａ）は、図４によって決定された候補地ｂの位置に新たなビアを配置した状態を示した平面図である。また、図５（ｂ）は、図５（ａ）の実線Ｘ１−Ｘ２で半導体装置を切断した場合に矢印Ａ１−Ａ２方向から見た図である
。なお、ビア冗長化に対する制約がないため、図４の例では決定される候補地の位置は任意であり、その他の候補地が決定されても差し支えない。候補地の選択は、操作者による操作に基づいて行うことができる。

図５に示すように、図４によって候補地ｂが決定された場合には、候補地ｂに向けて上層配線２２を延伸する処理が行われる。図５の例では、上層配線２２はビア２１の位置から９０度折り曲げて延伸される。続いて、候補地ｂに新たなビア２１ａを追加する処理が実行される。追加された新たなビア２１ａに関するデータは、配線データの一部として記録される。このような処理で上層配線２２と下層配線２３との間にビア２１と新たなビア２１ａとを二つ配置することにより、ビアの配置を二重化し、冗長性を持たせることができる。なお、図５においては、ビア２１−新たなビア２１ａの区間が、配線の重なり領域に対応する。

図６は、ビア冗長化対象となる上層配線２２及び下層配線２３が別の配線から制約を受ける場合の候補地決定−新たなビア形成の手順を示す説明図である。図６に示すように、候補地の周辺に別の配線が存在する場合は、デザインルール上別の配線から冗長ビアの形成に制約を受ける。

図６の例でも、各候補地について、ビアの仮想的な配置と配線の延伸処理が行われる。例えば、図６の候補地ｃに新たなビアを配置する場合、上層配線２２及び下層配線２３は互いにｘ方向に延伸される。そして、延伸された上層配線２２と周辺の別の上層配線２４
との距離、および延伸された下層配線２３と周辺の別の下層配線２５との距離が算出される。この処理は、他の候補地についても適宜行われる。

次に、それぞれの配線について算出された距離が、最小可能値より小さいか否かが判定される。算出された距離が最小可能値より小さい場合、対応する候補地を冗長化除外候補地とする。図６の例では、候補地ｃの周辺に他の配線２４および配線２５が存在している。ここで、延伸された上層配線２２と配線２４、あるいは下層配線２３と配線２５とのうち、少なくとも一方の距離が最小可能値よりも小さいと判断された場合、候補地ｃは冗長化除外候補地とされる。

一方、例えば、図６の候補地ｄに新たなビアを配置する場合、上層配線２２および下層配線２３は候補地ｄの位置に配置されていない。したがって、候補地ｄに向けて、上層配線２２及び下層配線２３はｙ方向に延伸される。そして、延伸された上層配線２２と周辺の別の上層配線２４との距離、および延伸された下層配線２３と周辺の別の下層配線２５との距離が算出される。次に、算出された距離が、最小可能値より小さいか否かが判定される。候補地ｄについて算出された距離が最小可能値より小さいと判定された場合、候補地ｄを冗長化除外候補地とする。

候補地ａについては、上層配線２２が形成されている領域に配置されるため、下層配線２３を候補地ａ方向に９０度折り曲げて延伸させる。その後、上層配線２２および下層配線２３の周辺に存在する他の配線との距離が算出される。図６の例では、候補地ａの周辺には他の配線が存在しないため、算出される配線間の距離は最小可能値よりも大きいと判定される。その結果、候補地ａは冗長化可能候補地とされる。候補地ｂについても、同様に冗長化可能候補地とされる。

このように、図６では、候補地ａと候補地ｂを冗長化可能候補地とし、候補地ｃと候補地ｄを冗長化除外候補地としている。この場合、レイアウト画面には図７のような、冗長化可能候補地が示された回路が表示される。すなわち、図７に示すように、冗長化除外候補地ｄは、ビア冗長化の候補地とはなりえないため、除外されて表示されない。同様に、冗長化除外候補地ｃは除外されて表示されない。一方、冗長化可能候補地ａ及びｂが候補地としてレイアウト画面に表示される。そして、設計者は、レイアウト画面に表示された候補地ａあるいは候補地ｂのいずれかを、実際に新たなビアを配置する位置として選択することができる。設計者が実際にビアを配置する候補地としてａ又はｂを選択することにより、ＤＲＣを実行してもデザインルールに違反しない。

図８は、本設計装置が有するデザインルールチェック機能の動作手順を示すフローチャートである。本設計装置は、まず、レイアウト設計の対象となる半導体装置に設けられているビアのうち、冗長化されていない（ビアの配置が二重化されていない）ビアを検出する。（Ｓ０１）。

次に、検出したビアに対して、図４に示すように、新たなビアを配置する位置としての候補地（図４に例示したａ〜ｄ）を検出する。例えば、現在作成済みのビアの位置からそのビアで接続される配線の配線方向に対して０度方向、９０度方向、１８０度方向、２７０度方向で新たなビアを配置する位置を検出する。なお、候補地の位置および個数は、上層配線と下層配線との配置の関係に応じて適宜条件を変えることが可能である。そして、検出した候補地ａ〜ｄの位置に、新たなビアを仮想的に配置する（Ｓ０２）。

次いで、Ｓ０２の処理で仮想的に配置されたビアに向けて延伸される配線とその周辺の別配線との距離を算出する（Ｓ０３）。次に、候補地について、算出した距離が最小可能値より大きいか否かを判定する（Ｓ０４）。算出した距離が最小可能値より大きい場合は、その候補地を冗長化可能候補地とする。そして、冗長化可能候補地を冗長化可能候補地データ１５として記録部５に記録する（Ｓ０５）。一方、算出した距離が最小可能値より小さい場合は、その候補地を冗長化除外候補地とする。そして、冗長化除外候補地を冗長化除外候補地データ１６として記録部５に記録する（Ｓ０６）。

そして、Ｓ０２の処理で検出した候補地ａ〜ｄのすべての位置についてＳ０３〜Ｓ０６の処理が行われたか否かを判定する（Ｓ０７）。Ｓ０２の処理で検出した候補地ａ〜ｄのすべての位置についてＳ０３〜Ｓ０６の処理を行った場合、Ｓ０８の処理を行う。一方、Ｓ０２の処理で検出した候補地ａ〜ｄのすべての位置についてＳ０３〜Ｓ０６の処理を行っていない場合、Ｓ０３の処理に戻る。そして、Ｓ０２の処理で検出した候補地ａ〜ｄのすべての位置についてＳ０３〜Ｓ０６の処理を繰り返す。

Ｓ０２の処理で検出した候補地ａ〜ｄのすべての位置についてＳ０３〜Ｓ０６の処理が行われている場合、レイアウト設計の対象となる半導体装置に設けられているすべてのビアが冗長化されているか否かを判定する（Ｓ０８）。レイアウト設計の対象となる半導体装置に設けられているすべてのビアが冗長化されている場合、冗長化可能候補地データ１５が表示部７に表示される（Ｓ０９）。一方、レイアウト設計の対象となる半導体装置に設けられているビアのうち、冗長化されていないビアがある場合、Ｓ０１の処理に戻る。

このように、冗長化可能候補地が表示部７に表示される。したがって、設計者は、表示部７に表示された冗長化可能候補地から最も適したものを選び、候補地に新たなビアを配置することができる。

本設計装置では、ＤＲＣのチェックを行う前に、レイアウト設計に違反しない新たなビアを配置できる位置を検出することができる。そして、レイアウト設計者自らが、デザインルールを参照して、新たなビアを配置する位置を見つける作業を省くことができる。そのため、レイアウト設計の手順を短縮することができる。また、多数の冗長化できるビアを短時間で検出でき、ビアの断線による歩留まり低下を防止できる。

〈コンピュータ読み取り可能な記録媒体〉
コンピュータに上記いずれかの機能を実現させるプログラムをコンピュータが読み取り可能な記録媒体に記録することができる。そして、コンピュータに、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。ここで、コンピュータ読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータから読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータから取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ＤＡＴ、８ｍｍテープ、メモリカード等がある。また、コンピュータに固定された記録媒体としてハードディスクやＲＯＭ（リードオンリーメモリー）等がある。

Claims (13)

1. 半導体装置の第１配線層に含まれる第１配線パターンおよびビアによって前記第１配線パターンに接続されている第２配線層に含まれる第２配線パターンに対して、前記第１配線パターンおよび前記第２配線パターンの少なくとも一方を所定方向に延伸することにより前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を生成する手段と、
   前記延伸された第１配線パターンが含まれる第１配線層および前記延伸された第２配線パターンが含まれる第２配線層のそれぞれにおいて前記延伸された第１配線パターンとその第１配線パターンの周辺に存在する配線パターンとが所定の間隔を有しているかを判定し、前記延伸された第２配線パターンとその第２配線パターンの周辺に存在する配線パターンとが所定の間隔を有しているかを判定する手段と、
   を有する半導体装置の設計装置。
2. 前記延伸された第１配線パターンとその第１配線パターンの周辺に存在する配線パターンとが所定の間隔を有している場合、前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を記録する手段と、
   前記記録した前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を表示する手段と、
   を更に有する請求項１に記載の半導体装置の設計装置。
3. 前記所定方向は、前記第１配線パターンおよび前記第２配線パターンが配線された方向に対して０度方向、９０度方向、１８０度方向、２７０度方向である請求項１に記載の半導体装置の設計装置。
4. 半導体装置の第１配線層に含まれる第１配線パターンおよびビアによって前記第１配線パターンに接続されている第２配線層に含まれる第２配線パターンに対して、前記第１配線パターンおよび前記第２配線パターンの少なくとも一方を所定方向に延伸することにより前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を生成するステップと、
   前記延伸された第１配線パターンが含まれる第１配線層および前記延伸された第２配線パターンが含まれる第２配線層のそれぞれにおいて前記延伸された第１配線パターンとその第１配線パターンの周辺に存在する配線パターンとが所定の間隔を有しているかを判定し、前記延伸された第２配線パターンとその第２配線パターンの周辺に存在する配線パターンとが所定の間隔を有しているかを判定するステップと、
   を有する半導体装置の設計方法。
5. 前記延伸された第１配線パターンとその第１配線パターンの周辺に存在する配線パターンとが所定の間隔を有している場合、前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を記録するステップと、
   前記記録した前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を表示するステップと、
   を更に有する請求項４に記載の半導体装置の設計方法。
6. 前記所定方向は、前記第１配線パターンおよび前記第２配線パターンが配線された方向に対して０度方向、９０度方向、１８０度方向、２７０度方向である請求項４に記載の半導体装置の設計方法。
7. 半導体装置の第１配線層に含まれる第１配線パターンおよびビアによって前記第１配線パターンに接続されている第２配線層に含まれる第２配線パターンに対して、前記第１配線パターンおよび前記第２配線パターンの少なくとも一方を所定方向に延伸することにより前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を生成するステップと、
   前記延伸された第１配線パターンが含まれる第１配線層および前記延伸された第２配線パターンが含まれる第２配線層のそれぞれにおいて前記延伸された第１配線パターンとその第１配線パターンの周辺に存在する配線パターンとが所定の間隔を有しているかを判定し、前記延伸された第２配線パターンとその第２配線パターンの周辺に存在する配線パターンとが所定の間隔を有しているかを判定するステップと、
   を有する半導体装置の設計プログラム。
8. 前記延伸された第１配線パターンとその第１配線パターンの周辺に存在する配線パターンとが所定の間隔を有している場合、前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を記録するステップと、
   前記記録した前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を表示するステップと、
   を更に有する請求項７に記載の半導体装置の設計プログラム。
9. 前記所定方向は、前記第１配線パターンおよび前記第２配線パターンが配線された方向に対して０度方向、９０度方向、１８０度方向、２７０度方向である請求項７に記載の半導体装置の設計プログラム。
10. 互いにビアによって接続される、第１配線層に含まれる第１配線パターンあるいは前記第１配線層とは異なる第２配線層に含まれる第２配線パターンの少なくとも一方を所定方向に延伸し、前記第１配線パターンと前記第２配線パターンとの間に新たなビアを形成可能な重なり部分を生成する手段と、
    前記延伸された配線パターンが含まれる配線層において、前記延伸された配線パターンと前記延伸された配線パターンの周辺に存在する他配線パターンとが所定の間隔を有しているかを判定する手段と、
    を有する回路設計装置。
11. 前記延伸された配線パターンと前記他配線パターンとが所定の間隔を有している場合、前記重なり部分を記録する手段と、
    前記記録した重なり部分を表示する手段と、
    を更に有する請求項１０に記載の回路設計装置。
12. 互いにビアにより接続される、第１配線パターン、あるいは前記第1配線パターンとは異なる配線層に形成された第２配線パターンとの少なくとも一方を、前記第1の配線パターンと前記第２の配線パターンとが重なり合う領域が形成されるように延伸するステップと、
    前記延伸された配線パターンと、前記延伸された配線パターンの周辺に存在するその他の配線パターンとの間に所定の間隔があるか否かを判定するステップと、
    前記延伸された配線パターンと、前記その他の配線パターンとの間に所定の間隔があると判定された場合に、当該延伸された配線パターンに対応する重なり合い領域に、前記第１の配線パターンと前記第２の配線パターンとを接続する新たなビアを形成するステップと、を供えたことを特徴とする回路設計方法。
13. 互いに異なる配線層に形成された第１の配線および第２の配線がビアにより接続される回路の設計方法において、
    前記第１の配線と前記第２の配線とを接続するビアを形成する候補地を設定するステップと、
    前記候補地を基準として、前記第１の配線あるいは前記第２の配線と、前記候補地周辺に存在する第３の配線との距離を判別するステップと、
    前記距離が所定の距離よりも大きいと判別された場合、前記候補地にビアを形成するステップと、を備えたことを特徴とする、回路設計方法。

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