WO2017169150A1

WO2017169150A1 - 半導体集積回路装置

Info

Publication number: WO2017169150A1
Application number: PCT/JP2017/004580
Authority: WO
Inventors: 雅庸廣瀬; 敏宏中村
Original assignee: 株式会社ソシオネクスト
Priority date: 2016-03-28
Filing date: 2017-02-08
Publication date: 2017-10-05
Also published as: JPWO2017169150A1; US11251125B2; JP6849927B2; US20210028110A1; CN108886020B; US10847462B2; US20190051601A1; CN108886020A

Abstract

半導体集積回路装置について、回路面積の増加を招くことなく、Ｉ／Ｏセルに対する電源供給能力およびＥＳＤ保護能力を十分に確保可能な構成を提供する。Ｉ／Ｏセル列（１０Ａ，１０Ｂ）に設けられた列内電源配線（２１ａ～２１ｄ）は、Ｉ／Ｏセル列（１０Ａ，１０Ｂ）の間に設けられた電源配線（２３）と、電源配線（２５ａ～２５ｄ）を介して接続されている。電源配線（２３）は、列内電源配線（２１ａ～２１ｄ）よりも厚さが大きい。

Description

半導体集積回路装置

　本開示は、コア領域とＩ／Ｏ領域とが形成された半導体集積回路装置に関する。

　近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、コア領域の周囲に入出力セル（Ｉ／Ｏセル）を一重に並べて配置すると、Ｉ／Ｏセルによって半導体集積回路の面積が律束され、半導体集積回路が構成される装置、すなわち半導体集積回路装置の面積が増大する場合がある、という問題がある。

　特許文献１では、Ｉ／Ｏセルを周囲に多重に配置した半導体集積回路の構成が開示されている。この構成によって、Ｉ／Ｏセルによって半導体集積回路の面積が律束されることを回避している。

特開２０００－２１９８７号公報

　特許文献１に開示されたようなＩ／Ｏセルを多重に配置した構成では、Ｉ／Ｏセル列のそれぞれにおいてリング状の電源配線が設けられており、この電源配線に外部接続パッドから電源が供給される。このため、Ｉ／Ｏセル列のそれぞれについて、十分な電源供給能力およびＥＳＤ(Electrostatic discharge)保護能力を保証する必要がある。このことは、各Ｉ／Ｏセル列において電源供給用Ｉ／Ｏセルを増やすことによって対処可能であるが、この場合には、半導体集積回路の面積がさらに増加してしまうという問題が起こる。

　本開示は、半導体集積回路装置について、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセルに対する電源供給能力およびＥＳＤ保護能力を十分に確保可能な構成を提供することを目的とする。

　本開示の一態様では、半導体集積回路装置であって、第１方向に並ぶ複数のＩ／Ｏセルをそれぞれ備え、前記第１方向と垂直をなす第２方向において隣り合う第１および第２Ｉ／Ｏセル列と、前記第１および第２Ｉ／Ｏセル列のそれぞれの領域内において、少なくとも１層の第１配線層において前記第１方向に延びるように設けられた、所定電源電位用の第１および第２列内電源配線と、前記第１Ｉ／Ｏセル列と前記第２Ｉ／Ｏセル列との間の領域に、前記第１配線層の上層にありかつ前記第１配線層の各層よりも厚さが大きい第２配線層において、前記第１方向に延びるように設けられた、前記所定電源電位用の第１電源配線と、前記第１電源配線と、前記第１および第２列内電源配線のうち少なくともいずれか一方とを接続する第２電源配線とを備える。

　この態様によると、第１および第２Ｉ／Ｏセル列にそれぞれ設けられた第１および第２列内電源配線のうち少なくともいずれか一方は、第１および第２Ｉ／Ｏセル列の間に設けられた第１電源配線と、第２電源配線を介して接続されている。このため、列内電源配線のみの場合に比べて、第１電源配線の存在により、電源供給能力やＥＳＤ保護能力が強化される。しかも、第１電源配線は列内電源配線よりも厚さが大きい配線層に形成されているので、電源供給能力やＥＳＤ保護能力の強化効果はより大きい。したがって、Ｉ／Ｏセルを増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力が強化される。また、電源供給用のパッドの個数も減らすことができる。

　本開示の他の態様では、半導体集積回路装置であって、第１方向に並ぶ複数のＩ／Ｏセルを備えた、少なくとも１つのＩ／Ｏセル列と、前記少なくとも１つのＩ／Ｏセル列の領域内において、少なくとも１層の第１配線層において前記第１方向に延びるように設けられた、所定電源電位用の列内電源配線と、前記少なくとも１つのＩ／Ｏセル列の領域内において、前記第１方向に並ぶように配置された複数の外部接続パッドをそれぞれ備え、前記第１方向と垂直をなす第２方向において並ぶ複数のパッド列と、前記少なくとも１つのＩ／Ｏセル列の領域内における前記複数のパッド列のいずれかの間において、前記第１配線層の上層にありかつ前記第１配線層の各層よりも厚さが大きい第２配線層において、前記第１方向に延びるように設けられた、前記所定電源電位用の第１電源配線と、前記第１電源配線と、前記列内電源配線とを接続する第２電源配線とを備える。

　この態様によると、Ｉ／Ｏセル列に設けられた列内電源配線は、複数のパッド列のいずれかの間に設けられた第１電源配線と、第２電源配線を介して接続されている。このため、列内電源配線のみの場合に比べて、第１電源配線の存在により、電源供給能力やＥＳＤ保護能力が強化される。しかも、第１電源配線は列内電源配線よりも厚さが大きい配線層に形成されているので、電源供給能力やＥＳＤ保護能力の強化効果はより大きい。したがって、Ｉ／Ｏセルを増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力が強化される。また、電源供給用のパッドの個数も減らすことができる。

　本開示の他の態様では、半導体集積回路装置であって、第１方向に並ぶ複数のＩ／Ｏセルを備えた、少なくとも１つのＩ／Ｏセル列と、前記少なくとも１つのＩ／Ｏセル列の領域内において、少なくとも１層の第１配線層において前記第１方向に延びるように設けられた、所定電源電位用の列内電源配線と、前記少なくとも１つのＩ／Ｏセル列の領域内において、前記第１方向に並ぶように配置された複数の外部接続パッドをそれぞれ備え、前記第１方向と垂直をなす第２方向において並ぶ複数のパッド列と、前記少なくとも１つのＩ／Ｏセル列の領域内における、前記複数のパッド列の前記第２方向における両側のうち少なくともいずれか一方において、前記第１配線層の上層にありかつ前記第１配線層の各層よりも厚さが大きい第２配線層において、前記第１方向に延びるように設けられた、前記所定電源電位用の第１電源配線と、前記第１電源配線と、前記列内電源配線とを接続する第２電源配線とを備える。

　この態様によると、Ｉ／Ｏセル列に設けられた列内電源配線は、複数のパッド列の、パッド並びと垂直をなす第２方向における両側の少なくとも一方に設けられた第１電源配線と、第２電源配線を介して接続されている。このため、列内電源配線のみの場合に比べて、第１電源配線の存在により、電源供給能力やＥＳＤ保護能力が強化される。しかも、第１電源配線は列内電源配線よりも厚さが大きい配線層に形成されているので、電源供給能力やＥＳＤ保護能力の強化効果はより大きい。したがって、Ｉ／Ｏセルを増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力が強化される。また、電源供給用のパッドの個数も減らすことができる。

　本開示に係る半導体集積回路装置によると、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセル列について電源供給能力およびＥＳＤ保護能力を十分に確保可能である。

第１実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図第１実施形態に係る半導体集積回路装置のＩ／Ｏ領域の構成例を示す図図２の構成例における断面図図２の構成例における断面図第１実施形態に係る半導体集積回路装置のＩ／Ｏ領域の他の構成例を示す図第２実施形態に係る半導体集積回路装置のＩ／Ｏ領域の構成例を示す図

　以下、実施の形態について、図面を参照して説明する。

　（第１実施形態）
　図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。Ｉ／Ｏ領域３には、半導体集積回路装置１の周辺部を環状に囲むように、２列のＩ／Ｏセル列１０Ａ，１０Ｂが設けられている。図１では図示を簡略化しているが、Ｉ／Ｏセル列１０Ａ，１０Ｂにはそれぞれ、インターフェイス回路を構成する複数のＩ／Ｏセル１０が並んでいる。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。

　図２は本実施形態に係る半導体集積回路装置１のＩ／Ｏ領域３の構成例を示す平面図であり、図１の部分Ｗの拡大図に相当する。なお、図２では、Ｉ／Ｏセルの内部構成や信号配線等については図示を省略している。また、図３は図２の線Ｘ－Ｘ’における模式断面図であり、図４は図２の線Ｙ－Ｙ’における模式断面図である。

　図２において、２列のＩ／Ｏセル列１０Ａ，１０Ｂは、それぞれ、第１方向に相当するＸ方向（図面横方向、半導体集積回路装置１の外辺に沿う方向）に並ぶ複数のＩ／Ｏセル１０（セル領域を２点鎖線で示している）を備えている。Ｉ／Ｏセル列１０Ａ，１０Ｂは、第１方向と垂直をなす第２方向に相当するＹ方向（図面縦方向）において隣り合っている。Ｉ／Ｏセル１０には、電源電位や接地電位を供給するためのＩ／Ｏセルや、信号用のＩ／Ｏセルが含まれる。

　Ｉ／Ｏセル列１０Ａ，１０Ｂの領域内において、複数の外部接続パッド（以下、適宜、単に「パッド」という）３０が配置されている。パッド３０は、Ｉ／Ｏセル１０の上層において、Ｘ方向に並ぶように配置されており、Ｉ／Ｏセル列１０Ａ，１０Ｂにおいてそれぞれ、２列ずつ、全体で４列、千鳥状にずらして配置されている。パッド３０の２列目と３列目との間隔が、Ｉ／Ｏセル列１０Ａ，１０Ｂの領域内におけるパッド列の間隔よりも広くなっている。パッド３０は、電源電位ＶＤＤＩＯが供給されるパッド３１ａ，３１ｂ，３１ｃ，３１ｄ（図で「ＶＤＤＩＯ」と記す）と、接地電位ＶＳＳが供給されるパッド３２ａ，３２ｂ，３２ｃ，３２ｄ（図で「ＶＳＳ」と記す）とを含む。ＶＤＤＩＯは例えば３．３Ｖである。その他のパッド３０は主に信号用である。第１パッドとしてのパッド３１ａ，３１ｂ，３２ａ，３２ｂはＩ／Ｏセル列１０Ａ上に配置されており、第２パッドとしてのパッド３１ｃ，３１ｄ，３２ｃ，３２ｄはＩ／Ｏセル列１０Ｂ上に配置されている。

　各パッド３０は、半導体集積回路装置１の外部と、例えばボンディングワイヤやバンプを介して接続される。また、各パッド３０は、対応するＩ／Ｏセル１０の上層に配置されており、対応するＩ／Ｏセル１０と接続されている。ただし、パッド３０とこれに対応するＩ／Ｏセル１０との位置関係は、この態様に限られるものではない。

　Ｉ／Ｏセル列１０Ａ，１０Ｂの領域内に、ＶＤＤＩＯ用の列内電源配線２１ａ，２１ｂ，２１ｃ，２１ｄと、ＶＳＳ用の列内電源配線２２ａ，２２ｂ，２２ｃ，２２ｄとが、Ｘ方向に延びるように設けられている。第１列内電源配線としての列内電源配線２１ａ，２１ｂ，２２ａ，２２ｂはＩ／Ｏセル列１０Ａの領域内に配置されており、第２列内電源配線としての列内電源配線２１ｃ，２１ｄ，２２ｃ，２２ｄはＩ／Ｏセル列１０Ｂの領域内に配置されている。なお、列内電源配線の本数や配置位置、および、供給する電位の種類は、図２に示した構成に限られるものではない。

　また、各Ｉ／Ｏセル１０間には、Ｙ方向に延びる信号配線領域２８が設けられている。信号配線領域２８には、信号配線を配置することができる。すなわち、Ｙ方向に延びる信号配線が、Ｉ／Ｏセル１０間を通っていてもよい。なお、Ｉ／Ｏセル１０を隙間なく配置してもよい。この場合、信号配線はＩ／Ｏセル１０内を通過させるようにしてもよい。また、図２では、Ｉ／Ｏセル１０は、サイズおよび形状が均一であるように図示しているが、これらは均一でなくてもよい。

　図３および図４に示すように、パッド３０（３１ｃ，３２ｂ，３２ｃ）の下層には厚膜の配線層Ｍ１，Ｍ２が設けられている。例えばボンディング時のダメージ緩和のために、パッド３０の下には、配線層Ｍ１，Ｍ２にそれぞれ厚膜配線５１，厚膜配線５２が設けられる。パッド３０と厚膜配線５１はビア５３を介して接続され、厚膜配線５１と厚膜配線５２はビア５４を介して接続される。列内電源配線２１ａ～２１ｄ，２２ａ～２２ｄは、配線層Ｍ２の下層にある、積層された３層の配線層Ｍ３１，Ｍ３２，Ｍ３２（第１配線層に相当）に設けられている。配線層Ｍ１，Ｍ２の厚さは、配線層Ｍ３１，Ｍ３２，Ｍ３３よりも大きい。

　図２にもどり、Ｉ／Ｏセル列１０ＡとＩ／Ｏセル列１０Ｂとの間の領域に、第１電源配線としての電源配線２３，２４が、Ｘ方向に延びるように設けられている。電源配線２３はＶＤＤＩＯ用であり、電源配線２４はＶＳＳ用である。また、第２電源配線としての電源配線２５ａ，２５ｂ，２５ｃ，２５ｄ，２６ａ，２６ｂ，２６ｃ，２６ｄが、主にＹ方向に延びるように、設けられている。

　電源配線２５ａ，２５ｂは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２３と接続され、また、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線２１ａ，２１ｂおよびＩ／Ｏセル列１０Ｂに設けられた列内電源配線２１ｃ，２１ｄと接続されている。電源配線２６ａ，２６ｂは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２４と接続され、また、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線２２ａ，２２ｂおよびＩ／Ｏセル列１０Ｂに設けられた列内電源配線２２ｃ，２２ｄと接続されている。

　また、電源配線２５ａはパッド３１ａ，３１ｃと接続されている。パッド３１ａ，３１ｃはＹ方向において対向する位置に配置されており、電源配線２５ａと平面視で重なっている。電源配線２５ｂはパッド３１ｂ，３１ｄと接続されている。パッド３１ｂ，３１ｄはＹ方向において対向する位置に配置されており、電源配線２５ｂと平面視で重なっている。電源配線２６ａはパッド３２ａ，３２ｃと接続されている。パッド３２ａ，３２ｃはＹ方向において対向する位置に配置されており、電源配線２６ａと平面視で重なっている。電源配線２６ｂはパッド３２ｂ，３２ｄと接続されている。パッド３２ｂ，３２ｄはＹ方向において対向する位置に配置されており、電源配線２６ｂと平面視で重なっている。このような配置によって、パッドと電源配線を効率良く、短い距離で接続することができる。

　また、電源配線２５ｃは、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２３とＩ／Ｏセル列１０Ａに設けられた列内電源配線２１ａ，２１ｂとを接続している。電源配線２５ｄは、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２３とＩ／Ｏセル列１０Ｂに設けられた列内電源配線２１ｃ，２１ｄとを接続している。電源配線２５ｃ、２５ｄは、屈曲部を有し、パッド３０と平面視で重ならないように配置されている。また、電源配線２６ｃは、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２４とＩ／Ｏセル列１０Ａに設けられた列内電源配線２２ｂとを接続している。電源配線２６ｄは、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２４とＩ／Ｏセル列１０Ｂに設けられた列内電源配線２２ｃとを接続している。

　図３および図４に示すように、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２３，２４は、厚膜の配線層Ｍ１に形成されている。また、主にＹ方向に延びる電源配線２６ｂ等は、厚膜の配線層Ｍ２に形成されている。電源配線２３，２４と配線層Ｍ２に形成された電源配線２６ｂ等とは、ビア４１を介して接続されている。列内電源配線２２ｂ，２２ｃ等と配線層Ｍ２に形成された電源配線２６ｂ等とは、ビア４２を介して接続されている。また、図４に示すように、パッド３０の形成層において、Ｙ方向においてＩ／Ｏセル列１０ＡからＩ／Ｏセル列１０Ｂにかけて延びる配線４３が形成されていてもよい。この配線４３は、ＶＳＳ用電源配線２４とビア４４を介して接続されている。

　なお、図３および図４に示す断面構造は一例であり、本実施形態はこれに限られるものではない。例えば、ここでは列内電源配線は３層構造であるものとしたが、１層配線でもよいし、３層以外の多層配線であってもよい。また、配線層Ｍ１と配線層Ｍ２との間に他の１層以上の配線層があってもよい。この場合は、電源配線２３，２４と配線層Ｍ２に形成された電源配線２６ａ等とは、その間の各配線層に形成した短配線とビアとの組み合わせによって、接続すればよい。同様に、配線層Ｍ２と列内電源配線が形成される配線層との間に他の１層以上の配線層があってもよい。この場合は、列内電源配線と配線層Ｍ２に形成された電源配線２６ａ等とは、その間の各配線層に形成した短配線とビアとの組み合わせによって、接続すればよい。また、図３のα１および図４のα２に示すように、電源配線２６ｂ等は、例えばパッド３０間を通過する部分において、配線層Ｍ１およびパッド３０の形成層を用いて多層配線として形成してもよい。これにより、電源配線２６ｂ等のインピーダンスを下げることができる。なお、図３のα１および図４のα２に示す構成は省いてもかまわない。

　図２の構成はさらに次のような特徴を有している。Ｉ／Ｏセルは一般に、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路部等を含む低電源電圧領域とを有している。そして、図２の各Ｉ／Ｏセル１０は、Ｙ方向において、高電源電圧領域（図２において「Ｈ」と示す部分）と、低電源電圧領域（図２において「Ｌ」と示す部分）とに分かれている。ここで、通常は、主として外部との入出力に用いられる高電源電圧領域は半導体集積回路装置１外側に、主として内部コア領域との入出力に用いられる低電源電圧領域は半導体集積回路装置１内側になるように、Ｉ／Ｏセルが配置される。これに対して図２の構成では、Ｉ／Ｏセル列１０Ａは、高電源電圧領域が半導体集積回路装置１内側に、低電源電圧領域が半導体集積回路装置１外側になるように配置されている。すなわち、Ｉ／Ｏセル列１０Ａ，１０Ｂはいずれも、高電源電圧領域が電源配線２３，２４の側にあるように配置されている。

　＜作用効果＞
　図２～図４の構成によると、ＶＤＤＩＯに関して、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線２１ａ，２１ｂおよびＩ／Ｏセル列１０Ｂに設けられた列内電源配線２１ｃ，２１ｄは、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２３と、電源配線２５ａ～２５ｄを介して接続されている。このため、列内電源配線２１ａ～２１ｄのみの場合に比べて、電源配線２３の存在により、電源供給能力やＥＳＤ保護能力が強化される。また、ＶＳＳに関して、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線２２ａ，２２ｂおよびＩ／Ｏセル列１０Ｂに設けられた列内電源配線２２ｃ，２２ｄは、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられた電源配線２４と、電源配線２６ａ～２６ｄを介して接続されている。このため、列内電源配線２２ａ～２２ｄのみの場合に比べて、電源配線２４の存在により、電源供給能力やＥＳＤ保護能力が強化される。

　しかも、電源配線２３，２４は厚膜の配線層Ｍ１に形成されており、配線層Ｍ３１～Ｍ３３に形成された列内電源配線２１ａ～２１ｄ，２２ａ～２２ｄよりも厚さが大きいので、電源供給能力やＥＳＤ保護能力の強化効果はより大きくなる。したがって、Ｉ／Ｏセル列１０Ａ，１０Ｂについて電源供給に用いるＩ／Ｏセル１０を増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力を強化することができる。また、電源供給に用いるパッド３０の個数も減らすことができる。

　また、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線２１ａ，２１ｂとＩ／Ｏセル列１０Ｂに設けられた列内電源配線２１ｃ，２１ｄとは、電源配線２３および電源配線２５ａ～２５ｄを介して、互いに接続されている。同様に、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線２２ａ，２２ｂとＩ／Ｏセル列１０Ｂに設けられた列内電源配線２２ｃ，２２ｄとは、電源配線２４および電源配線２６ａ～２６ｄを介して、互いに接続されている。このため、Ｉ／Ｏセル列１０Ａ，１０Ｂはそれぞれ、他方のＩ／Ｏセル列から電源供給を受けたり、他方のＩ／Ｏセル列のＥＳＤ保護機能を活用したりすることが可能になる。

　また、Ｉ／Ｏセル列１０Ａ，１０Ｂはいずれも、高電源電圧領域が電源配線２３，２４の側にあるように配置されている。このように、高電源電圧領域を、電源配線２３，２４が配置されている領域に近い方に配置することによって、電源配線２３，２４から高電源電圧領域に設けられたＥＳＤ回路や出力バッファに至るまでの距離を短くすることができるため、電源電圧降下の抑制やＥＳＤ耐性の向上をより効果的に実現することができる。

　＜他の構成例＞
　図２の構成では、Ｉ／Ｏセル列１０Ａ，１０Ｂの両方の列内電源配線を、Ｉ／Ｏセル列１０Ａ，１０Ｂ間の電源配線に接続するものとしたが、Ｉ／Ｏセル列１０Ａ，１０Ｂのうちいずれか一方の列内電源配線を、Ｉ／Ｏセル列１０Ａ，１０Ｂ間の電源配線に接続するようにしてもよい。

　また、図２の構成では、電源電位ＶＤＤＩＯと接地電位ＶＳＳとが供給される半導体集積回路装置において、ＶＤＤＩＯ，ＶＳＳそれぞれに関して本実施形態の構成を適用するものとしたが、これに限られるものではない。例えば、電源電位ＶＤＤＩＯのみに本実施形態の構成を適用してもよい。あるいは、複数種類の電源電位が供給される半導体集積回路装置において、複数種類の電源電位および接地電位のうちの一部または全部について、本実施形態の構成を適用してもよい。

　図５は複数種類の電源電位が供給される半導体集積回路装置１のＩ／Ｏ領域３の他の構成例を示す平面図である。図５の構成例では、３種類の電源電位ＶＤＤ，ＶＤＤＩＯ１８，ＶＤＤＩＯ３３が供給される。例えば、ＶＤＤは０．９Ｖ、ＶＤＤＩＯ１８は１．８Ｖ、ＶＤＤ３３は３．３Ｖである。なお、図５では、Ｉ／Ｏセルの内部構成や信号配線等については図示を省略している。また、列内電源配線についても、簡略化のために図示を省略している。

　パッド３０は、ＶＤＤが供給されるパッド３３ａ，３３ｂ（図で「ＶＤＤ」と記す）と、ＶＤＤＩＯ１８が供給されるパッド３４ａ，３４ｂ（図で「ＶＤＤＩＯ１８」と記す）と、ＶＤＤＩＯ３３が供給されるパッド３５ａ，３５ｂ（図で「ＶＤＤＩＯ３３」と記す）と、ＶＳＳが供給されるパッド３６ａ，３６ｂ，３６ｃ，３６ｄ（図で「ＶＳＳ」と記す）とを含む。その他のパッド３０は主に信号用である。第１パッドとしてのパッド３３ａ，３４ａ，３５ａ，３６ａ，３６ｂはＩ／Ｏセル列１０Ａ上に配置されており、第２パッドとしてのパッド３３ｂ，３４ｂ，３５ｂ，３６ｃ，３６ｄはＩ／Ｏセル列１０Ｂ上に配置されている。

　Ｉ／Ｏセル列１０ＡとＩ／Ｏセル列１０Ｂとの間の領域に、第１電源配線としての電源配線６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂ，６４ａ，６４ｂが、Ｘ方向に延びるように設けられている。電源配線６１ａ，６１ｂはＶＤＤ用であり、電源配線６２ａ，６２ｂはＶＤＤＩＯ１８用であり、電源配線６３ａ，６３ｂはＶＤＤＩＯ３３用であり、電源配線６４ａ，６４ｂはＶＳＳ用である。また、第２電源配線としての電源配線６５ａ，６５ｂ，６５ｃ，６６ａ，６６ｂ，６６ｃ，６７ａ，６７ｂ，６７ｃ，６８ａ，６８ｂ，６８ｃ，６８ｄが、主にＹ方向に延びるように、設けられている。

　電源配線６５ａは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられたＶＤＤ用電源配線６１ａ，６１ｂと接続され、また、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線およびＩ／Ｏセル列１０Ｂに設けられた列内電源配線と接続されている。電源配線６５ｂは、電源配線６１ａ，６１ｂとＩ／Ｏセル列１０Ａに設けられた列内電源配線とを接続している。電源配線６５ｃは、電源配線６１ａ，６１ｂとＩ／Ｏセル列１０Ｂに設けられた列内電源配線とを接続している。電源配線６５ｂ，６５ｃは屈曲部を有し、パッド３０と平面視で重ならないように配置されている。

　電源配線６６ａは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられたＶＤＤＩＯ１８用電源配線６２ａ，６２ｂと接続され、また、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線およびＩ／Ｏセル列１０Ｂに設けられた列内電源配線と接続されている。電源配線６６ｂは、電源配線６２ａ，６２ｂとＩ／Ｏセル列１０Ａに設けられた列内電源配線とを接続している。電源配線６６ｃは、電源配線６２ａ，６２ｂとＩ／Ｏセル列１０Ｂに設けられた列内電源配線とを接続している。電源配線６６ｂ，６６ｃは屈曲部を有し、パッド３０と平面視で重ならないように配置されている。

　電源配線６７ａは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられたＶＤＤＩＯ３３用電源配線６３ａ，６３ｂと接続され、また、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線およびＩ／Ｏセル列１０Ｂに設けられた列内電源配線と接続されている。電源配線６７ｂは、電源配線６３ａ，６３ｂとＩ／Ｏセル列１０Ａに設けられた列内電源配線とを接続している。電源配線６７ｃは、電源配線６３ａ，６３ｂとＩ／Ｏセル列１０Ｂに設けられた列内電源配線とを接続している。電源配線６７ｂ，６７ｃは屈曲部を有し、パッド３０と平面視で重ならないように配置されている。

　電源配線６８ａ，６８ｂは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に設けられたＶＳＳ用電源配線６４ａ，６４ｂと接続され、また、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線およびＩ／Ｏセル列１０Ｂに設けられた列内電源配線と接続されている。電源配線６８ｃは、電源配線６４ａ，６４ｂとＩ／Ｏセル列１０Ａに設けられた列内電源配線とを接続している。電源配線６８ｄは、電源配線６４ａ，６４ｂとＩ／Ｏセル列１０Ｂに設けられた列内電源配線とを接続している。電源配線６８ｃ，６８ｄは屈曲部を有し、パッド３０と平面視で重ならないように配置されている。

　また、電源配線６５ａはパッド３３ａ，３３ｂと接続されている。パッド３３ａ，３３ｂはＹ方向において対向する位置に配置されており、電源配線６５ａと平面視で重なっている。電源配線６６ａはパッド３４ａ，３４ｂと接続されている。パッド３４ａ，３４ｂはＹ方向において対向する位置に配置されており、電源配線６６ａと平面視で重なっている。電源配線６７ａはパッド３５ａ，３５ｂと接続されている。パッド３５ａ，３５ｂはＹ方向において対向する位置に配置されており、電源配線６７ａと平面視で重なっている。電源配線６８ａはパッド３６ａ，３６ｃと接続されている。パッド３６ａ，３６ｃはＹ方向において対向する位置に配置されており、電源配線６８ａと平面視で重なっている。電源配線６８ｂはパッド３６ｂ，３６ｄと接続されている。パッド３６ｂ，３６ｄはＹ方向において対向する位置に配置されており、電源配線６８ｂと平面視で重なっている。このような配置によって、パッドと電源配線を効率良く、短い距離で接続することができる。

　その他に、電源配線６１ａ，６１ｂを接続する電源配線６５ｄ、電源配線６２ａ，６２ｂを接続する電源配線６６ｄ、電源配線６３ａ，６３ｂを接続する電源配線６７ｄが、Ｙ方向に延びるように、設けられている。

　なお、図５の構成における配線層構造については、図２の構成と同様である。図５の構成においても、図２の構成と同様の作用効果が得られる。すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力を強化することができる。

　また、図２および図５の構成では、２列のＩ／Ｏセル列１０Ａ，１０Ｂが配置されているものとしたが、これに限られるものではない。例えば、３列以上のＩ／Ｏセル列について、本実施形態の構成を適用してもよいし、３列以上のＩ／Ｏセル列において、全列ではなく、２列以上の一部のＩ／Ｏセル列に本実施形態の構成を適用してもかまわない。

　また、パッドの配置形態、電源配線の配置形態等は、図２や図５の構成に限られるものではない。例えば、パッド３０は、Ｉ／Ｏセル列１０Ａ，１０Ｂにおいてそれぞれ、２列ずつ、千鳥状にずらして配置されているが、パッド列数はこれに限られるものではなく、また、パッドは千鳥状にずらしていなくてもかまわない。また、パッド列の間隔も、図２や図５に示したものに限られるものではない。また、ＶＤＤＩＯが供給されるパッドとＶＳＳが供給されるパッドとが、それぞれ２個ずつ、Ｉ／Ｏセル列１０Ａ，１０Ｂに配置されているが、これに限られるものではなく、例えば、Ｉ／Ｏセル列１０Ａ，１０ＢのいずれかにＶＤＤＩＯが供給されるパッドがなくてもかまわない。また、ＶＤＤＩＯが供給されるパッド同士、ＶＳＳが供給されるパッド同士がＹ方向において対向しているものとしたが、対向していなくてもかまわない。また、Ｉ／Ｏセル列１０Ａ，１０Ｂ間に、ＶＤＤ用電源配線２３とＶＳＳ用電源配線２４とが、図２の構成では１本ずつ、図５の構成では２本ずつ、配置されているものとしたが、電源配線の本数はこれに限られるものではない。

　（第２実施形態）
　図６は第２実施形態に係る半導体集積回路装置のＩ／Ｏ領域３の構成例を示す図であり、図１の部分Ｗの拡大図に相当する。図６の構成例では、３種類の電源電位ＶＤＤ，ＶＤＤＩＯ１８，ＶＤＤＩＯ３３が供給される。例えば、ＶＤＤは０．９Ｖ、ＶＤＤＩＯ１８は１．８Ｖ、ＶＤＤ３３は３．３Ｖである。なお、図６では、Ｉ／Ｏセルの内部構成や信号配線等については図示を省略している。

　図６において、２列のＩ／Ｏセル列１０Ａ，１０Ｂは、それぞれ、第１方向に相当するＸ方向（図面横方向、半導体集積回路装置１の外辺に沿う方向）に並ぶ複数のＩ／Ｏセル１０（セル領域を２点鎖線で示している）を備えている。Ｉ／Ｏセル列１０Ａ，１０Ｂは、第１方向と垂直をなす第２方向に相当するＹ方向（図面縦方向）において隣り合っている。Ｉ／Ｏセル１０には、電源電位や接地電位を供給するためのＩ／Ｏセルや、信号用のＩ／Ｏセルが含まれる。図６の構成では、２列のＩ／Ｏセル列１０Ａ，１０Ｂは、間隔を空けずに配置されている。

　Ｉ／Ｏセル列１０Ａ，１０Ｂの領域内において、複数のパッド３０が設けられている。パッド３０は、Ｉ／Ｏセル１０の上層において、Ｘ方向に並ぶように配置されており、Ｉ／Ｏセル列１０Ａ，１０Ｂにおいてそれぞれ２列ずつ、千鳥状にずらして配置されている。すなわち、Ｉ／Ｏセル列１０Ａ，１０Ｂの領域内に、４列のパッド列３０Ａ，３０Ｂ，３０Ｃ，３０Ｄが配置されている。パッド３０は、ＶＤＤが供給されるパッド３３ｃ，３３ｄ（図で「ＶＤＤ」と記す）と、ＶＤＤＩＯ１８が供給されるパッド３４ｃ，３４ｄ（図で「ＶＤＤＩＯ１８」と記す）と、ＶＤＤＩＯ３３が供給されるパッド３５ｃ，３５ｄ（図で「ＶＤＤＩＯ３３」と記す）と、ＶＳＳが供給されるパッド３６ｃ，３６ｄ（図で「ＶＳＳ」と記す）とを含む。その他のパッド３０は主に信号用である。

　Ｉ／Ｏセル列１０Ａ，１０Ｂの領域内に、ＶＤＤ用の列内電源配線７１ａ，７１ｂと、ＶＤＤＩＯ１８用の列内電源配線７２ａ，７２ｂと、ＶＤＤＩＯ３３用の列内電源配線７３ａ，７３ｂと、ＶＳＳ用の列内電源配線７４ａ，７４ｂ，７４ｃ，７４ｄ，７４ｅ，７４ｆとが、Ｘ方向に延びるように設けられている。列内電源配線７１ａ，７２ａ，７４ａはＩ／Ｏセル列１０Ａの領域内でパッド列３０Ａの下層に配置されており、列内電源配線７３ａ，７４ｂ，７４ｃはＩ／Ｏセル列１０Ａの領域内でパッド列３０Ｂの下層に配置されている。列内電源配線７３ｂ，７４ｄ，７４ｅはＩ／Ｏセル列１０Ｂの領域内でパッド列３０Ｃの下層に配置されており、列内電源配線７１ｂ，７２ｂ，７４ｆはＩ／Ｏセル列１０Ｂの領域内でパッド列３０Ｄの下層に配置されている。なお、列内電源配線の本数や配置位置、および、供給する電位の種類は、図６に示した構成に限られるものではない。

　また、各Ｉ／Ｏセル１０間には、Ｙ方向に延びる信号配線が通っていてもよい。また、図６では、Ｉ／Ｏセル１０は、サイズおよび形状が均一であるように図示しているが、これらは均一でなくてもよい。

　パッド列３０Ａ，３０Ｂ間の領域に、第１電源配線としてのＶＤＤＩＯ１８用の電源配線７６ａおよびＶＤＤＩＯ３３用の電源配線７７ａが、Ｘ方向に延びるように設けられている。パッド列３０Ｂ，３０Ｃ間の領域に、第１電源配線としてのＶＳＳ用の電源配線７８ａ，７８ｂが、Ｘ方向に延びるように設けられている。パッド列３０Ｃ，３０Ｄ間の領域に、第１電源配線としてのＶＤＤＩＯ１８用の電源配線７６ｂおよびＶＤＤＩＯ３３用の電源配線７７ｂが、Ｘ方向に延びるように設けられている。また、パッド列３０Ａの図面下側に、ＶＤＤ用の電源配線７５ａがＸ方向に延びるように設けられており、パッド列３０Ｄの図面上側に、ＶＤＤ用の電源配線７５ｂがＸ方向に延びるように設けられている。すなわち、複数のパッド列３０Ａ～３０ＤのＹ方向における両側にそれぞれ、第１電源配線としてのＶＤＤ用の電源配線７５ａ，７５ｂが設けられている。

　さらに、第２電源配線としての電源配線８１，８２ａ，８２ｂ，８２ｃ，８３ａ，８３ｂ，８３ｃ，８４ａ，８４ｂ，８４ｃ，８４ｄ，８４ｅが、主にＹ方向に延びるように、設けられている。電源配線８１は、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、複数のパッド列３０Ａ～３０ＤのＹ方向における両側にそれぞれ設けられたＶＤＤ用の電源配線７５ａ，７５ｂと、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線７１ａおよびＩ／Ｏセル列１０Ｂに設けられた列内電源配線７１ｂとを接続している。

　電源配線８２ａは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、ＶＤＤＩＯ１８用の電源配線７６ａ，７６ｂと、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線７２ａおよびＩ／Ｏセル列１０Ｂに設けられた列内電源配線７２ｂとを接続している。電源配線８２ｂ，８２ｃもまた、電源配線７６ａ，７６ｂと列内電源配線７２ａ，７２ｂとを接続している。電源配線８２ｂ，８２ｃは屈曲部を有しており、パッド３０と平面視で重ならないように配置されている。

　電源配線８３ａは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、ＶＤＤＩＯ３３用の電源配線７７ａ，７７ｂと、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線７３ａおよびＩ／Ｏセル列１０Ｂに設けられた列内電源配線７３ｂとを接続している。電源配線８３ｂ，８３ｃもまた、電源配線７７ａ，７７ｂと列内電源配線７３ａ，７３ｂとを接続している。電源配線８３ｂ，８３ｃは屈曲部を有しており、パッド３０と平面視で重ならないように配置されている。

　電源配線８４ａは、Ｉ／Ｏセル列１０ＡからＩ／Ｏセル列１０ＢにわたってＹ方向に直線状に延びており、ＶＳＳ用の電源配線７８ａ，７８ｂと、Ｉ／Ｏセル列１０Ａに設けられた列内電源配線７４ａ，７４ｂ，７４ｃおよびＩ／Ｏセル列１０Ｂに設けられた列内電源配線７４ｄ，７４ｅ，７４ｆとを接続している。電源配線８４ｂ，８４ｃは、電源配線７８ａ，７８ｂとＩ／Ｏセル列１０Ｂに設けられた列内電源配線７４ｄ，７４ｅ，７４ｆとを接続している。電源配線８４ｄ，８４ｅは、電源配線７８ａ，７８ｂとＩ／Ｏセル列１０Ａに設けられた列内電源配線７４ａ，７４ｂ，７４ｃとを接続している。電源配線８４ｂ，８４ｃ，８４ｄ，８４ｅは屈曲部を有しており、パッド３０と平面視で重ならないように配置されている。

　また、電源配線８１はパッド３３ｃ，３３ｄと接続されている。パッド３３ｃ，３３ｄはＹ方向において対向する位置に配置されており、電源配線８１と平面視で重なっている。電源配線８２ａはパッド３４ｃ，３４ｄと接続されている。パッド３４ｃ，３４ｄはＹ方向において対向する位置に配置されており、電源配線８２ａと平面視で重なっている。電源配線８３ａはパッド３５ｃ，３５ｄと接続されている。パッド３５ｃ，３５ｄはＹ方向において対向する位置に配置されており、電源配線８３ａと平面視で重なっている。電源配線８４ａはパッド３６ｃ，３６ｄと接続されている。パッド３６ｃ，３６ｄはＹ方向において対向する位置に配置されており、電源配線８４ａと平面視で重なっている。このような配置によって、パッドと電源配線を効率良く、短い距離で接続することができる。

　図６の構成における配線層構造は、第１実施形態において図３および図４に示したものと同様である。すなわち、パッド列間に設けられた電源配線７６ａ等や、パッド列のＹ方向における両側に設けられた電源配線７５ａ，７５ｂは、列内電源配線の配線層Ｍ３１，Ｍ３２，Ｍ３３の上層であり、配線層Ｍ３１，Ｍ３２，Ｍ３３よりも厚さが大きい配線層Ｍ１に設けられている。また、主にＹ方向に延びるように設けられた電源配線８１等は、配線層Ｍ２に設けられている。なお、第１実施形態と同様に、配線層構造はこれに限られるものではない。

　＜作用効果＞
　図６の構成によると、ＶＤＤＩＯ１８に関して、Ｉ／Ｏセル列１０Ａ，１０Ｂに設けられた列内電源配線７２ａ，７２ｂは、パッド列３０Ａ，３０Ｂ間に設けられた電源配線７６ａおよびパッド列３０Ｃ，３０Ｄ間に設けられた電源配線７６ｂと、電源配線８２ａ～８２ｃを介して接続されている。このため、列内電源配線７２ａ，７２ｂのみの場合に比べて、電源配線７６ａ，７６ｂの存在により、電源供給能力やＥＳＤ保護能力が強化される。また、ＶＤＤＩＯ３３に関して、Ｉ／Ｏセル列１０Ａ，１０Ｂに設けられた列内電源配線７３ａ，７３ｂは、パッド列３０Ａ，３０Ｂ間に設けられた電源配線７７ａおよびパッド列３０Ｃ，３０Ｄ間に設けられた電源配線７７ｂと、電源配線８３ａ～８３ｃを介して接続されている。このため、列内電源配線７３ａ，７３ｂのみの場合に比べて、電源配線７７ａ，７７ｂの存在により、電源供給能力やＥＳＤ保護能力が強化される。また、ＶＳＳに関して、Ｉ／Ｏセル列１０Ａ，１０Ｂに設けられた列内電源配線７４ａ～７４ｆは、パッド列３０Ｂ，３０Ｃ間に設けられた電源配線７８ａ，７８ｂと、電源配線８４ａ～８４ｅを介して接続されている。このため、列内電源配線７４ａ～７４ｆのみの場合に比べて、電源配線７８ａ，７８ｂの存在により、電源供給能力やＥＳＤ保護能力が強化される。しかも、電源配線７６ａ，７６ｂ，７７ａ，７７ｂ，７８ａ，７８ｂは列内電源配線７２ａ，７２ｂ，７３ａ，７３ｂ，７４ａ～７４ｆよりも厚さが大きいので、電源供給能力やＥＳＤ保護能力の強化効果はより大きい。

　また、図６の構成によると、ＶＤＤに関して、Ｉ／Ｏセル列１０Ａ，１０Ｂに設けられた列内電源配線７１ａ，７１ｂは、複数のパッド列３０Ａ～３０ＤのＹ方向における両側にそれぞれ設けられた電源配線７５ａ，７５ｂと、電源配線８１を介して接続されている。このため、列内電源配線７１ａ，７１ｂのみの場合に比べて、電源配線７５ａ，７５ｂの存在により、電源供給能力やＥＳＤ保護能力が強化される。しかも、電源配線７５ａ，７５ｂは列内電源配線７１ａ，７１ｂよりも厚さが大きいので、電源供給能力やＥＳＤ保護能力の強化効果はより大きい。

　したがって、Ｉ／Ｏセル列１０Ａ，１０Ｂについて電源供給に用いるＩ／Ｏセル１０を増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力が強化される。また、電源供給する電源パッドの個数も減らすことができる。

　＜他の構成例＞
　図６の構成は一例であり、パッドの配置形態、列内電源配線の配置形態、パッド列間の電源配線の配置形態等については、図６の構成に限られるものではない。例えば、図６の構成では、パッド列３０Ａ～３０ＤのＹ方向における両側にＶＤＤを供給する電源配線７５ａ，７５ｂをそれぞれ配置するものとしたが、他の電位例えばＶＳＳを供給する電源配線を配置してもよい。あるいは、パッド列のＹ方向における両側のいずれか一方にのみ電源配線を配置してもよいし、パッド列のＹ方向における両側に、互いに異なる電位を供給する電源配線をそれぞれ配置してもよい。

　また、図６の構成では、２列のＩ／Ｏセル列１０Ａ，１０Ｂが配置されているものとしたが、これに限られるものではない。例えば、１列や３列以上のＩ／Ｏセル列について、本実施形態の構成を適用してもよい。また、パッド３０は、Ｉ／Ｏセル列１０Ａ，１０Ｂにおいてそれぞれ、２列ずつ、千鳥状にずらして配置されているが、パッド列数はこれに限られるものではなく、また、パッドは千鳥状にずらしていなくてもかまわない。また、パッド列の間隔も、図６に示したものに限られるものではない。

　なお、上述した各実施形態では、Ｉ／Ｏセル列１０Ａ，１０Ｂは、半導体集積回路装置１の周辺部を環状に囲むように設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、Ｉ／Ｏセル列１０Ａ，１０Ｂの全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。

　本開示によると、半導体集積回路装置について、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセル列について電源供給能力およびＥＳＤ保護能力を十分に確保可能なので、例えば、入出力信号数が多い大規模ＬＳＩの小型化に有用である。

１　半導体集積回路装置
１０　Ｉ／Ｏセル
１０Ａ　Ｉ／Ｏセル列
１０Ｂ　Ｉ／Ｏセル列
２１ａ，２１ｂ，２２ａ，２２ｂ　第１列内電源配線
２１ｃ，２１ｄ，２２ｃ，２２ｄ　第２列内電源配線
２３，２４　第１電源配線
２５ａ～２５ｄ，２６ａ～２６ｄ　第２電源配線
３０　外部接続パッド
３０Ａ～３０Ｄ　パッド列
３１ａ，３１ｂ，３２ａ，３２ｂ　第１パッド
３１ｃ，３１ｄ，３２ｃ，３２ｄ　第２パッド
３３ａ，３４ａ，３５ａ，３６ａ，３６ｂ　第１パッド
３３ｂ，３４ｂ，３５ｂ，３６ｃ，３６ｄ　第２パッド
６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂ，６４ａ，６４ｂ　第１電源配線
６５ａ～６５ｃ，６６ａ～６６ｃ，６７ａ～６７ｃ，６８ａ～６８ｄ　第２電源配線
７１ａ，７１ｂ，７２ａ，７２ｂ，７３ａ，７３ｂ，７４ａ～７４ｄ　列内電源配線
７５ａ，７５ｂ，７６ａ，７６ｂ，７７ａ，７７ｂ，７８ａ，７８ｂ　第１電源配線
８１，８２ａ～８２ｃ，８３ａ～８３ｄ，８４ａ～８４ｅ　第２電源配線

Claims

　第１方向に並ぶ複数のＩ／Ｏセルをそれぞれ備え、前記第１方向と垂直をなす第２方向において隣り合う第１および第２Ｉ／Ｏセル列と、
　前記第１および第２Ｉ／Ｏセル列のそれぞれの領域内において、少なくとも１層の第１配線層において前記第１方向に延びるように設けられた、所定電源電位用の第１および第２列内電源配線と、
　前記第１Ｉ／Ｏセル列と前記第２Ｉ／Ｏセル列との間の領域に、前記第１配線層の上層にありかつ前記第１配線層の各層よりも厚さが大きい第２配線層において、前記第１方向に延びるように設けられた、前記所定電源電位用の第１電源配線と、
　前記第１電源配線と、前記第１および第２列内電源配線のうち少なくともいずれか一方とを接続する第２電源配線とを備えた
ことを特徴とする半導体集積回路装置。
　請求項１記載の半導体集積回路装置において、
　前記第２電源配線は、前記第２方向に直線状に延びるように配置されており、かつ、前記第１電源配線と、前記第１および第２列内電源配線の両方とを接続する配線を含む
ことを特徴とする半導体集積回路装置。
　請求項１記載の半導体集積回路装置において、
　前記第２電源配線は、屈曲部を有する配線を含む
ことを特徴とする半導体集積回路装置。
　請求項１記載の半導体集積回路装置において、
　前記第２電源配線は、前記第１配線層の上層でかつ前記第２配線層の下層にあり、かつ前記第１配線層の各層よりも厚さが大きい第３配線層に設けられている
ことを特徴とする半導体集積回路装置。
　請求項４記載の半導体集積回路装置において、
　前記第２電源配線は、配線経路の少なくとも一部において、前記第３配線層に加えて前記第２配線層に設けられている
ことを特徴とする半導体集積回路装置。
　請求項１記載の半導体集積回路装置において、
　前記第１および第２Ｉ／Ｏセル列のそれぞれの領域内に設けられており、前記所定電源電位を供給するための外部接続パッドである第１および第２パッドを備え、
　前記第１および第２パッドは、前記第２方向において対向する位置に配置されており、かつ、前記第２電源配線とそれぞれ接続されている
ことを特徴とする半導体集積回路装置。
　請求項１記載の半導体集積回路装置において、
　前記第１および第２Ｉ／Ｏセル列におけるＩ／Ｏセルは、前記第２方向において分かれた高電源電圧領域と低電源電圧領域とを含み、かつ、前記高電源電圧領域が前記第１電源配線の側にあるように配置されている
ことを特徴とする半導体集積回路装置。
　請求項１記載の半導体集積回路装置において、
　前記第２方向に延びる信号配線が、前記Ｉ／Ｏセル間を通っている
ことを特徴とする半導体集積回路装置。
　第１方向に並ぶ複数のＩ／Ｏセルを備えた、少なくとも１つのＩ／Ｏセル列と、
　前記少なくとも１つのＩ／Ｏセル列の領域内において、少なくとも１層の第１配線層において前記第１方向に延びるように設けられた、所定電源電位用の列内電源配線と、
　前記少なくとも１つのＩ／Ｏセル列の領域内において、前記第１方向に並ぶように配置された複数の外部接続パッドをそれぞれ備え、前記第１方向と垂直をなす第２方向において並ぶ複数のパッド列と、
　前記少なくとも１つのＩ／Ｏセル列の領域内における前記複数のパッド列のいずれかの間において、前記第１配線層の上層にありかつ前記第１配線層の各層よりも厚さが大きい第２配線層において、前記第１方向に延びるように設けられた、前記所定電源電位用の第１電源配線と、
　前記第１電源配線と、前記列内電源配線とを接続する第２電源配線とを備えた
ことを特徴とする半導体集積回路装置。
　請求項９記載の半導体集積回路装置において、
　前記第２電源配線は、前記第２方向に直線状に延びるように配置された配線を含む
ことを特徴とする半導体集積回路装置。
　請求項９記載の半導体集積回路装置において、
　前記第２電源配線は、屈曲部を有する配線を含む
ことを特徴とする半導体集積回路装置。
　請求項９記載の半導体集積回路装置において、
　前記第２電源配線は、前記第１配線層の上層でかつ前記第２配線層の下層にあり、かつ前記第１配線層の各層よりも厚さが大きい第３配線層に設けられている
ことを特徴とする半導体集積回路装置。
　請求項９記載の半導体集積回路装置において、
　前記第２方向に延びる信号配線が、前記Ｉ／Ｏセル間を通っている
ことを特徴とする半導体集積回路装置。
　第１方向に並ぶ複数のＩ／Ｏセルを備えた、少なくとも１つのＩ／Ｏセル列と、
　前記少なくとも１つのＩ／Ｏセル列の領域内において、少なくとも１層の第１配線層において前記第１方向に延びるように設けられた、所定電源電位用の列内電源配線と、
　前記少なくとも１つのＩ／Ｏセル列の領域内において、前記第１方向に並ぶように配置された複数の外部接続パッドをそれぞれ備え、前記第１方向と垂直をなす第２方向において並ぶ複数のパッド列と、
　前記少なくとも１つのＩ／Ｏセル列の領域内における、前記複数のパッド列の前記第２方向における両側のうち少なくともいずれか一方において、前記第１配線層の上層にありかつ前記第１配線層の各層よりも厚さが大きい第２配線層において、前記第１方向に延びるように設けられた、前記所定電源電位用の第１電源配線と、
　前記第１電源配線と、前記列内電源配線とを接続する第２電源配線とを備えた
ことを特徴とする半導体集積回路装置。
　請求項１４記載の半導体集積回路装置において、
　前記第２電源配線は、前記第２方向に直線状に延びるように配置された配線を含む
ことを特徴とする半導体集積回路装置。
　請求項１４記載の半導体集積回路装置において、
　前記第２電源配線は、屈曲部を有する配線を含む
ことを特徴とする半導体集積回路装置。
　請求項１４記載の半導体集積回路装置において、
　前記第２電源配線は、前記第１配線層の上層でかつ前記第２配線層の下層にあり、かつ前記第１配線層の各層よりも厚さが大きい第３配線層に設けられている
ことを特徴とする半導体集積回路装置。
　請求項１４記載の半導体集積回路装置において、
　前記第２方向に延びる信号配線が。前記Ｉ／Ｏセル間を通っている
ことを特徴とする半導体集積回路装置。