JPWO2020044438A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JPWO2020044438A1
JPWO2020044438A1 JP2020539902A JP2020539902A JPWO2020044438A1 JP WO2020044438 A1 JPWO2020044438 A1 JP WO2020044438A1 JP 2020539902 A JP2020539902 A JP 2020539902A JP 2020539902 A JP2020539902 A JP 2020539902A JP WO2020044438 A1 JPWO2020044438 A1 JP WO2020044438A1
Authority
JP
Japan
Prior art keywords
power supply
wiring
supply voltage
region
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020539902A
Other languages
English (en)
Other versions
JP7140994B2 (ja
Inventor
祖父江　功弥
功弥 祖父江
英俊 田中
英俊 田中
麻衣 塚本
麻衣 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2020044438A1 publication Critical patent/JPWO2020044438A1/ja
Application granted granted Critical
Publication of JP7140994B2 publication Critical patent/JP7140994B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半導体集積回路装置（１００）は、チップ（１）上にコア領域（２）とＩＯ領域（３）を備える。ＩＯ領域（３）に配置されたＩＯセル列（５）において、低電源電圧領域（３１）でＸ方向に延びる電源配線（４３１〜４３３）は、コア領域（２）側にはみ出た部分を有する。信号ＩＯセル（１１）は、低電源電圧領域（３１）でＸ方向に延びる電源配線（４１５）と高電源電圧領域（３２）でＸ方向に延びる電源配線（４１１〜４１４）とを接続する、電源配線（４１１〜４１５）の上層でＹ方向に延びる補強配線（８１，８２）を有する。

Description

本開示は、コア領域と、入出力セル（ＩＯセル）が配置されるＩＯ領域とが形成された半導体集積回路装置に関する。
近年の半導体集積回路は、微細化が進み、配線抵抗が増大している。また、電源の低電圧化が進んでいる。このため、ＥＳＤ（Electro-Static Discharge）耐性の低下や、電源電圧降下に起因した回路動作の不安定化、回路の誤動作等の問題が発生する。
特許文献１では、電源配線を強化するために、ＩＯセル内の電源配線（ＶＤＤ）／接地配線（ＶＳＳ）と、内部回路形成部に設けられた内部回路用電源配線とを、互いに接続する技術が開示されている。
特開２００８−７８３５４号公報
ところが、特許文献１の技術では、コア領域に、ＶＤＤ電源配線とＶＳＳ電源配線の両方について配線リソースが必要になるため、半導体集積回路装置の面積が増大してしまう。
本開示は、ＩＯセルが配置された半導体集積回路装置について、面積の増大を抑制しつつ、電源配線の強化が可能となる構成を提供することを目的とする。
本開示の一態様では、半導体集積回路装置であって、チップと、前記チップ上に設けられたコア領域と、前記チップ上の、前記コア領域の周囲に設けられたＩＯ領域と、前記ＩＯ領域に配置されており、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルからなるＩＯセル列と、前記ＩＯ領域に配置されており、前記第１方向に延びる電源配線とを備え、前記複数のＩＯセルは、前記第１方向と垂直をなす第２方向に分かれて設けられた、低電源電圧領域と高電源電圧領域とを有し、前記低電源電圧領域は、前記コア領域側に配置されており、前記電源配線は、前記低電源電圧領域において前記第１方向に延びており、第１電源電圧を供給する第１電源配線と、前記低電源電圧領域において前記第１方向に延びており、第２電源電圧を供給する第２電源配線と、前記高電源電圧領域において前記第１方向に延びており、前記第２電源電圧を供給する第３電源配線とを含み、前記第１電源配線は、前記低電源電圧領域から前記コア領域側にはみ出た第１部分を有しており、前記複数のＩＯセルの中の信号ＩＯセルの１つである第１ＩＯセルは、前記第２および第３電源配線よりも上層の配線層において、前記第２方向に延びており、前記第２および第３電源配線を互いに接続する第１補強配線を有する。
この態様によると、第１電源電圧を供給する第１電源配線は、ＩＯセルの低電源電圧領域からコア領域側にはみ出た第１部分を有している。この第１部分により、配線抵抗が下がるので、電源電圧降下を抑制することができる。また、第２電源電圧を供給する第２および第３電源配線は、第１ＩＯセルにおいて、第２および第３電源配線よりも上層の配線層に設けられた第１補強配線によって互いに接続されている。この第１補強配線により、コア領域に新たな電源配線を設けることなく、電源配線が強化されるので、電源電圧降下を抑制することができる。
本開示に係る半導体集積回路装置によると、面積の増大を抑制しつつ、電源配線の強化を行うことができる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 第１実施形態におけるＩＯ領域の構成例を示す平面図 対比例を示す平面図 第２実施形態におけるＩＯ領域の構成例を示す平面図 ＩＯ領域の他の構成例を示す平面図
以下、実施の形態について、図面を参照して説明する。
（第１実施形態）
図１は実施形態に係る半導体集積回路装置（半導体チップ）の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１００は、チップ１上に、内部コア回路が形成されたコア領域２と、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とが設けられている。ＩＯ領域３は、コア領域２の周囲に設けられている。ＩＯ領域３には、チップ１の外辺に沿うように、ＩＯセル列５が設けられている。図１では図示を簡略化しているが、ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。
ここでは、ＩＯセル１０は、信号の入力、出力または入出力を行う信号ＩＯセル１１、主にＩＯ領域３に向けて電源（電源電圧ＶＤＤＩＯ）を供給するためのＩＯ電源ＩＯセル２１、接地電位（電源電圧ＶＳＳ）を供給するためのＶＳＳＩＯセル２２、および、主にコア領域２に向けて電源（電源電圧ＶＤＤ）を供給するためのコア電源ＩＯセル２３を含む。ＶＤＤＩＯはＶＤＤよりも高く、例えば、ＶＤＤＩＯは３．３Ｖ、ＶＤＤは１．０Ｖである。本開示では、ＩＯ電源ＩＯセル、ＶＳＳＩＯセルおよびコア電源ＩＯセルを、適宜、まとめて電源ＩＯセルと呼ぶ。
ＩＯ領域３には、ＩＯセル１０が並ぶ方向に延びる電源配線４が設けられている。ここでは、電源配線４は、ＶＳＳを供給する電源配線４１、ＶＤＤＩＯを供給する電源配線４２、および、ＶＤＤを供給する電源配線４３を含む。なお、図１では、電源配線４１，４２，４３はそれぞれ１本の配線として図示しているが、実際には、後述するとおり、電源配線４１，４２，４３はそれぞれ、複数本の配線からなっていてもよい。また図１では図示を省略しているが、半導体集積回路装置１００には、複数の外部接続パッドが配置されている。
図２は本実施形態に係る半導体集積回路装置１００のＩＯ領域３の構成例を示す平面図であり、図１の部分Ｗの拡大図に相当する。図２では、ＩＯセル１０の内部構成や信号配線等については図示を省略している。また、ＶＤＤＩＯを供給する電源配線、ＶＳＳを供給する電源配線、ＶＤＤを供給する電源配線には、それぞれ異なる種類のハッチを付している。以下の平面図においても同様である。
図２において、ＩＯセル列５は、Ｘ方向（図面横方向、チップ１の外辺に沿う方向であり、第１方向に相当する）に並ぶ複数のＩＯセル１０、具体的には、信号ＩＯセル１１、並びに、電源セルであるＩＯ電源ＩＯセル２１、ＶＳＳＩＯセル２２、およびコア電源ＩＯセル２３を備えている。ここでは、ＩＯセル１０の高さすなわちＹ方向（図面縦方向、第１方向と垂直をなす第２方向に相当する）のサイズは同一としている。
信号ＩＯセル１１には、半導体集積回路装置１００の外部との間、または、コア領域２との間で信号のやりとりを行うために必要な回路、例えば、レベルシフタ回路、出力バッファ回路、ＥＳＤ保護用回路等が含まれる。ＩＯ電源ＩＯセル２１、ＶＳＳＩＯセル２２およびコア電源ＩＯセル２３は、外部接続パッドに供給される各電源を半導体集積回路装置１００の内部に供給するものであり、ＥＳＤ保護用回路等を含む。
ＩＯセルは一般に、ＥＳＤ保護用回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路等を含む低電源電圧領域とを有している。そして、図２のＩＯセル１０は、Ｙ方向において、低電源電圧領域３１と高電源電圧領域３２とに分かれている。低電源電圧領域３１はコア領域側にあり、高電源電圧領域３２はチップエッジ側にある。
ＩＯセル列５の領域には、Ｘ方向に延びる複数の電源配線が設けられている。具体的には、ＶＳＳを供給する電源配線４１を構成する電源配線４１１，４１２，４１３，４１４，４１５、ＶＤＤＩＯを供給する電源配線４２を構成する電源配線４２１，４２２，４２３，４２４，４２５、ＶＤＤを供給する電源配線４３を構成する電源配線４３１，４３２．４３３が設けられている。低電源電圧領域３１には、ＶＤＤ（第１電源電圧に相当する）を供給する電源配線４３１〜４３３（第１電源配線に相当する）、および、ＶＳＳ（第２電源電圧に相当する）を供給する電源配線４１５（第２電源配線に相当する）が設けられている。高電源電圧領域３２には、ＶＳＳを供給する電源配線４１１〜４１４（第３電源配線に相当する）、および、ＶＤＤＩＯ（第３電源電圧に相当する）を供給する電源配線４２１〜４２５（第４電源配線に相当する）が設けられている。
なお、ＶＤＤを供給する電源配線４３２，４３３は、低電源電圧領域３１からコア領域２側にはみ出た位置に、設けられている。言い換えると、ＶＤＤを供給する電源配線４３は、低電源電圧領域３１からコア領域２側にはみ出た部分（電源配線４３２，４３３）を有している。なお、電源配線４３２，４３３の下層には、コア領域２に配置されるトランジスタや配線等が配置されていてもよい。すなわち、低電源電圧領域３１からコア領域２側にはみ出た部分は、平面視で、コア領域２に配置されたトランジスタと重なりを有していてもよい。あるいは、電源配線４３２，４３３の下層には、コア領域２とＩＯセル列１０との間に設けられたスペースがあってもよい。
外部接続パッド５１，５２，５３，５４が設けられている。外部接続パッド５１は信号入出力用であり、Ｙ方向に延びる配線６１を介して、信号ＩＯセル１１と接続されている。外部接続パッド５２はＶＤＤＩＯ用であり、Ｙ方向に延びる配線６２を介して、ＩＯ電源ＩＯセル２１と接続されている。外部接続パッド５２はまた、配線６２を介して、電源配線４２１〜４２５と接続されている。外部接続パッド５３はＶＳＳ用であり、Ｙ方向に延びる配線６３を介して、ＶＳＳＩＯセル２２と接続されている。外部接続パッド５３はまた、配線６３を介して、電源配線４１１〜４１５と接続されている。外部接続パッド５４はＶＤＤ用であり、Ｙ方向に延びる配線６４を介して、コア電源ＩＯセル２３と接続されている。外部接続パッド５４はまた、配線６４を介して、電源配線４３１〜４３３と接続されている。
また、信号ＩＯセル１１（第１ＩＯセルに相当する）において、電源配線４１１〜４１５を互いに接続する補強配線８１，８２（第１補強配線に相当する）が設けられている。補強配線８１，８２は、電源配線４１１〜４１５よりも上層の配線層において、Ｙ方向に延びている。なお、補強配線８１，８２の厚さは電源配線４１１〜４１５の厚さよりも大きいことが好ましい。
また、電源配線４３１〜４３３は、Ｙ方向に延びる補強配線７１（第２補強配線に相当する）によって、互いに接続されている。補強配線７１は、電源配線４３１〜４３３よりも上層の配線層において、Ｙ方向に延びている。なお、補強配線７１の厚さは、電源配線４３１〜４３３の厚さよりも大きいことが好ましい。
なお、ここでは、Ｘ方向に延びる電源配線４１１〜４１５、４２１〜４２５，４３１〜４３３は、同一配線層に設けられているものとする。また、Ｙ方向に延びる配線６１〜６４、７１、８１，８２は、Ｘ方向に延びる電源配線４１１〜４１５、４２１〜４２５，４３１〜４３３よりも上層にあり、かつ、同一配線層に設けられているものとする。
本実施形態に係る構成には、以下のような特徴がある。
ＶＤＤ電源配線に関して、ＶＤＤを供給する電源配線４３２，４３３は、低電源電圧領域３１からコア領域２側にはみ出た位置に、設けられている。そして、ＶＤＤを供給する電源配線４３１〜４３３は、Ｙ方向に延びる補強配線７１によって、互いに接続されている。これにより、ＶＤＤ電源配線の強化が行われ、ＶＤＤ電源配線の抵抗値を下げることができる。したがって、電源電圧降下を抑制し、ＥＳＤ耐性を向上させることができる。
なお、設計時において、電源配線４３２，４３３は、ＩＯセルに含まれた配線とすればよい。この場合には、別途配線を設ける必要がないため、設計工数が削減できる。あるいは、電源配線４３２，４３３はＩＯセルに含まれない配線とし、設計時において、別途、配置してもかまわない。この場合は、必要に応じて配線幅を調整できるため、設計柔軟性が向上する。
また、ＶＳＳ電源配線に関して、低電源電圧領域３１に電源配線４１５が配置されており、高電源電圧領域３２に電源配線４１１〜４１４が配置されている。そして、信号ＩＯセル１１において、電源配線４１１〜４１５を互いに接続する補強配線８１，８２が設けられている。これにより、ＶＳＳ電源配線の強化が行われ、ＶＳＳ電源配線の抵抗値を下げることができる。したがって、電源電圧降下を抑制し、ＥＳＤ耐性を向上させることができる。しかも、このＶＳＳ電源配線の強化は、コア領域側に新たなＶＳＳ電源配線を設けることなく実現されるので、半導体集積回路装置の面積の増大が抑制される。
図３は本実施形態の対比例を示す平面図であり、図２の構成例からＶＤＤを供給する電源配線４３２，４３３、補強配線７１、および、信号ＩＯセル１１における補強配線８１，８２を省いた構成を示す。ここで、ＥＳＤ保護用回路は、コア電源ＩＯセル２３の高電源電圧領域３２に配置されているものとする。コアトランジスタからＥＳＤ保護用回路までの電源配線抵抗は、できるだけ低い方が好ましい。電源配線抵抗が低いほど、ＥＳＤ放電時のＶＤＤ−ＶＳＳ間の電位差を小さく抑えることができるので、コアトランジスタのＥＳＤ耐性を向上させることができる。
ところが図３の構成では、コアトランジスタからＥＳＤ保護用回路までのＶＤＤ電源配線抵抗Ｒ１およびＶＳＳ電源配線抵抗Ｒ２が、高くなってしまう。電源配線抵抗Ｒ１，Ｒ２を抑制するためには、信号セルのすぐ隣りにＶＤＤ電源セルやＶＳＳ電源セルを配置しなければならない。ところがこの場合には、ＶＤＤ電源セルやＶＳＳ電源セルを多数配置する必要があるため、ＩＯ領域のサイズの増大を招いてしまう。
これに対して本実施形態では、ＶＤＤ電源配線およびＶＳＳ電源配線の両方が補強されているため、ＶＤＤ電源セルやＶＳＳ電源セルを多数配置する必要が生じない。したがって、ＩＯ領域のサイズを抑制することができる。
（第２実施形態）
図４は第２実施形態に係る半導体集積回路装置１００のＩＯ領域３の構成例を示す平面図であり、図１の部分Ｗの拡大図に相当する。図４の構成例は、図２の構成例とほぼ同様であり、図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。
図４の構成例では、信号ＩＯセル１１において、ＶＳＳを供給する電源配線４１１〜４１５を互いに接続する補強配線８２が省かれており、その代わりに、ＶＤＤＩＯを供給する電源配線４２１〜４２５を互いに接続する補強配線８５（第３補強配線に相当する）が設けられている。補強配線８５は、Ｘ方向に延びる配線８６を介して、外部接続パッド５２とＩＯ電源セル２１とを接続する配線６２と接続されている。
本実施形態によると、信号ＩＯセル１１に設けられた補強配線８５によって、ＶＤＤＩＯ電源配線が強化される。これにより、ＶＤＤＩＯの電源電圧降下を抑制することができる。なお、補強配線８５は、外部接続パッド５２と接続されていなくてもよい。ただし、補強配線８５を外部接続パッド５２と接続することによって、ＶＤＤＩＯの電源電圧降下を抑制する効果がより大きくなる。
なお、ＶＳＳを補強する補強配線８１と、ＶＤＤＩＯを補強する補強配線８５とは、同一配線層に設けてもよいし、異なる配線層に設けてもかまわない。
なお、上述の実施形態では、Ｘ方向に延びるＶＤＤ電源配線、ＶＳＳ電源配線、およびＶＤＤＩＯ電源配線は同一配線層に設けられているものとしたが、異なる配線層に設けられていてもよい。また、各電源配線は、単一配線層で構成されていてもよいし、複数配線層で構成されていてもよい。また、ＶＤＤ電源配線、ＶＳＳ電源配線、およびＶＤＤＩＯ電源配線を構成する配線の本数は、上述の実施形態で示したものに限られず、例えば１本の配線で構成されていてもよいし、任意の本数の配線で構成されていてもよい。
また、上述の実施形態では、Ｙ方向に延びる補強配線は同一配線層に設けられているものとしたが、異なる配線層に設けられていてもよい。また、各補強配線は、単一配線層で構成されていてもよいし、複数配線層で構成されていてもよい。ただし、補強配線の最下層の配線は、Ｘ方向に延びる電源配線の最上層の配線よりも上層にある。また、補強配線の本数は、上述の実施形態で示したものに限られない。例えば、信号ＩＯセル１１において、２本の補強配線を設けているが、１本の補強配線を設けてもよいし、３本以上の補強配線を設けてもよい。
また、上述の実施形態では、２種類の電源電圧ＶＤＤＩＯ，ＶＤＤを供給するものとしたが、これ以外の電源電圧を供給する構成であってもよい。この場合でも、低電源電圧領域におけるＶＳＳ電源配線と高電源電圧領域におけるＶＳＳ電源配線とを互いに接続する補強配線を設けることによって、ＶＳＳ電源配線の強化を行うことができる。
（ＩＯ領域の他の構成例）
図５は半導体集積回路装置１００のＩＯ領域３の他の構成例を示す平面図である。図５の構成例では、３個の信号ＩＯセル１１Ａ，１１Ｂ，１１Ｃが配置されている。信号ＩＯセル１１Ｃには、第１実施形態と同様に、ＶＳＳを供給する電源配線４１１〜４１５を互いに接続する補強配線９１，９２が設けられている。信号ＩＯセル１１Ａには、第２実施形態と同様に、ＶＳＳを供給する電源配線４１１〜４１５を互いに接続する補強配線９３と、ＶＤＤＩＯを供給する電源配線４２１〜４２５を互いに接続する補強配線９４とが設けられている。一方、信号ＩＯセル１１Ｂには、補強配線は設けられていない。この構成例のように、ＶＳＳ電源配線の補強配線を有する信号ＩＯセル、ＶＳＳ電源配線の補強配線およびＶＤＤＩＯ電源配線の補強配線を有する信号ＩＯセル、並びに、電源配線の補強配線を有しない信号ＩＯセルを、ＩＯセル列５に混在させてもかまわない。
なお、上述した各実施形態では、ＩＯセル列５は、半導体集積回路装置１００の周辺部全体に設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１００の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、ＩＯセル列５の全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。
本開示によると、ＩＯセルが配置された半導体集積回路装置について、面積の増大を抑制しつつ、電源配線の強化を行うことができるので、例えば、ＬＳＩの性能向上に有用である。
１ チップ
２ コア領域
３ ＩＯ領域
４，４１，４２，４３ 電源配線
５ ＩＯセル列
１０ ＩＯセル
１１ 信号ＩＯセル（第１ＩＯセル）
３１ 低電源電圧領域
３２ 高電源電圧領域
７１ 補強配線（第２補強配線）
８１，８２ 補強配線（第１補強配線）
８５ 補強配線（第３補強配線）
１００ 半導体集積回路装置
４１１〜４１４ 電源配線（第３電源配線）
４１５ 電源配線（第２電源配線）
４２１〜４２５ 電源配線（第４電源配線）
４３１〜４３３ 電源配線（第１電源配線）

Claims (5)

  1. チップと、
    前記チップ上に設けられたコア領域と、
    前記チップ上の、前記コア領域の周囲に設けられたＩＯ領域と、
    前記ＩＯ領域に配置されており、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルからなるＩＯセル列と、
    前記ＩＯ領域に配置されており、前記第１方向に延びる電源配線とを備え、
    前記複数のＩＯセルは、前記第１方向と垂直をなす第２方向に分かれて設けられた、低電源電圧領域と高電源電圧領域とを有し、前記低電源電圧領域は、前記コア領域側に配置されており、
    前記電源配線は、
    前記低電源電圧領域において前記第１方向に延びており、第１電源電圧を供給する第１電源配線と、
    前記低電源電圧領域において前記第１方向に延びており、第２電源電圧を供給する第２電源配線と、
    前記高電源電圧領域において前記第１方向に延びており、前記第２電源電圧を供給する第３電源配線とを含み、
    前記第１電源配線は、前記低電源電圧領域から前記コア領域側にはみ出た第１部分を有しており、
    前記複数のＩＯセルの中の信号ＩＯセルの１つである第１ＩＯセルは、前記第２および第３電源配線よりも上層の配線層において、前記第２方向に延びており、前記第２および第３電源配線を互いに接続する第１補強配線を有する
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１電源配線の前記第１部分は、平面視で、前記コア領域に配置されたトランジスタと重なりを有している
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第１電源配線は、前記第１方向に延びており、前記第２方向に並ぶ複数の配線からなり、
    前記第１電源配線よりも上層の配線層において、前記第２方向に延びており、前記第１電源配線を構成する前記複数の配線を互いに接続する第２補強配線が設けられている
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記電源配線は、
    前記高電源電圧領域において前記第１方向に延びており、第３電源電圧を供給する第４電源配線を含み、
    前記第４電源配線は、前記第１方向に延びており、前記第２方向に並ぶ複数の配線からなり、
    前記第１ＩＯセルは、前記第４電源配線よりも上層の配線層において、前記第２方向に延びており、前記第４電源配線を構成する前記複数の配線を互いに接続する第３補強配線を有する
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記第１補強配線の厚さは、前記第２および第３電源配線の厚さよりも大きい
    ことを特徴とする半導体集積回路装置。
JP2020539902A 2018-08-28 2018-08-28 半導体集積回路装置 Active JP7140994B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/031774 WO2020044438A1 (ja) 2018-08-28 2018-08-28 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPWO2020044438A1 true JPWO2020044438A1 (ja) 2021-08-12
JP7140994B2 JP7140994B2 (ja) 2022-09-22

Family

ID=69644853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020539902A Active JP7140994B2 (ja) 2018-08-28 2018-08-28 半導体集積回路装置

Country Status (4)

Country Link
US (1) US11699660B2 (ja)
JP (1) JP7140994B2 (ja)
CN (1) CN112567507B (ja)
WO (1) WO2020044438A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117397029A (zh) * 2021-06-03 2024-01-12 株式会社索思未来 半导体集成电路装置
WO2024029040A1 (ja) * 2022-08-04 2024-02-08 株式会社ソシオネクスト 半導体集積回路装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04312958A (ja) * 1991-03-25 1992-11-04 Mitsubishi Electric Corp 半導体集積回路装置
JPH0677444A (ja) * 1992-08-28 1994-03-18 Nec Corp 集積回路装置
JP2008078354A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
JP2009032908A (ja) * 2007-07-27 2009-02-12 Renesas Technology Corp 半導体集積回路装置
JP2009049370A (ja) * 2007-07-25 2009-03-05 Renesas Technology Corp 半導体装置
WO2017169150A1 (ja) * 2016-03-28 2017-10-05 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9801038L (sv) 1998-03-27 1999-09-28 Sca Hygiene Prod Ab Materiallaminat för användning som ytskikt på absorberande alster
JP2000223575A (ja) * 1999-01-28 2000-08-11 Hitachi Ltd 半導体装置の設計方法、半導体装置および半導体装置の製造方法
JP3540232B2 (ja) * 2000-02-10 2004-07-07 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
JP2008066371A (ja) * 2006-09-05 2008-03-21 Matsushita Electric Ind Co Ltd 半導体集積回路における電源配線構造
US8063415B2 (en) 2007-07-25 2011-11-22 Renesas Electronics Corporation Semiconductor device
JP2013182943A (ja) * 2012-02-29 2013-09-12 Canon Inc 固体撮像装置の製造方法
CN107112281B (zh) * 2015-01-08 2020-11-10 松下半导体解决方案株式会社 半导体装置以及其设计方法
US10790277B2 (en) * 2015-06-19 2020-09-29 Renesas Electronics Corporation Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04312958A (ja) * 1991-03-25 1992-11-04 Mitsubishi Electric Corp 半導体集積回路装置
JPH0677444A (ja) * 1992-08-28 1994-03-18 Nec Corp 集積回路装置
JP2008078354A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
JP2009049370A (ja) * 2007-07-25 2009-03-05 Renesas Technology Corp 半導体装置
JP2009032908A (ja) * 2007-07-27 2009-02-12 Renesas Technology Corp 半導体集積回路装置
WO2017169150A1 (ja) * 2016-03-28 2017-10-05 株式会社ソシオネクスト 半導体集積回路装置

Also Published As

Publication number Publication date
JP7140994B2 (ja) 2022-09-22
US11699660B2 (en) 2023-07-11
WO2020044438A1 (ja) 2020-03-05
CN112567507A (zh) 2021-03-26
CN112567507B (zh) 2024-07-05
US20210175172A1 (en) 2021-06-10

Similar Documents

Publication Publication Date Title
JP6326553B2 (ja) 半導体装置
US7786566B2 (en) Semiconductor integrated circuit
JP7093020B2 (ja) 半導体集積回路装置
JP6579111B2 (ja) 半導体集積回路装置
JP5896682B2 (ja) 半導体集積回路装置
JP6597628B2 (ja) 半導体集積回路装置
US11699660B2 (en) Semiconductor integrated circuit device
US11251125B2 (en) Semiconductor integrated circuit device
GB2526825A (en) An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
US10886220B2 (en) Semiconductor integrated circuit device
JP5939840B2 (ja) 半導体装置
JP5358672B2 (ja) 半導体集積回路装置
JP2010161158A (ja) 半導体集積回路装置
WO2021171408A1 (ja) 半導体集積回路装置
WO2022254676A1 (ja) 半導体集積回路装置
US7550838B2 (en) Semiconductor device
WO2024029040A1 (ja) 半導体集積回路装置
JP2007027401A (ja) 半導体装置
JP6118923B2 (ja) 半導体集積回路装置
CN112868094A (zh) 半导体芯片
JP2015056420A (ja) Ｅｓｄ保護回路
JP2004349681A (ja) 半導体装置およびその設計方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210115

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220822

R150 Certificate of patent or registration of utility model

Ref document number: 7140994

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150