JP2009049370A - 半導体装置 - Google Patents
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Abstract
【解決手段】CMOSインバータNT1、PT1がスタンダードセル51aに含まれている。電源線は、CMOSインバータNT1、PT1に電気的に接続され、かつ下層配線32a、32bおよび上層配線34c、34dを有している。下層配線32a、32bは互いに隣り合うスタンダードセル51aの境界に沿って境界上に延在している。上層配線34c、34dは平面視において下層配線32a、32bよりもスタンダードセル51aの内側に位置している。CMOSインバータNT1、PT1は上層配線34c、34dを介して下層配線32a、32bに電気的に接続されている。
【選択図】図3
Description
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す平面図である。図1を参照して、半導体装置(たとえば半導体チップ)50は、その表面に、スタンダードセル領域51と、そのスタンダードセル領域51の周囲に配置されたI/O(Input/Output)セル領域52と、外部との入出力に用いられるパッド(図示せず)とを主に有している。
の一例を示す回路図である。図2を参照して、スタンダードセル51a内に形成される機能素子の回路は、たとえばTriState(トライステート)用バッファの一部回路であり、出力段とドライバー部とを有している。出力段は、たとえばpMOSトランジスタPT1とnMOSトランジスタNT1とからなるCMOSインバータよりなっている。ドライバー部は、たとえばpMOSトランジスタPT2およびnMOSトランジスタNT2からなるCMOSインバータと、pMOSトランジスタPT3とnMOSトランジスタNT3とからなるCMOSインバータとからなっている。
(実施の形態2)
図5は、本発明の実施の形態2における半導体装置の複数個のスタンダードセルが並んだ様子を概略的に示す平面図である。図6は、図5のVI−VI線に沿う概略断面図である。図5および図6を参照して、本実施の形態では、複数のスタンダードセル51aのそれぞれに、nMOSトランジスタNT1およびpMOSトランジスタPT1よりなるCMOSインバータが形成された構成について説明する。
なお、実施の形態2において、図5において機能素子(たとえばCMOSインバータ)が形成されていないスタンダードセル51aに、図7に示すようにヒューズ40が配置されていてもよい。このようなヒューズ40が配置された複数のスタンダードセル51aよりなる列がさらに半導体装置内に存在していてもよい。このヒューズ40は、たとえば電源線の下層配線32a、32bの分岐部分の経路の途中に配置されていてもよい。
本実施の形態は、実施の形態2の構成を変形することにより図2に示す回路構成を実現したものである。
なお上記の実施の形態1〜3においては、機能素子としてCMOSインバータを有する素子について説明したが、本発明はこれに限定されるものではなく、CMOSのNANDやNOR回路、これ以外の他の機能素子に適用することもできる。
図11は本発明の実施の形態4における半導体装置の回路構成を示す回路図である。また図12は図11に示す回路図をトランジスタレベルで示す回路図である。
(実施の形態5)
本実施の形態においては、高速セルと高集積セルとを有する半導体装置について説明する。
また本実施の形態によれば、第1層目の金属層とそれより下層との平面レイアウトが、高速セルと高集積セルとにおいて共通化されている。このため、平面レイアウトの設計が容易となる。この設計におけるP&R(Place and Route:自動配線配置)フローは以下のとおりである。
図24は、本発明の実施の形態6における半導体装置として高速セルおよび高集積セルの双方を有する装置の構成を概略的に示す平面図である。図24を参照して、本実施の形態の構成は、図21〜図23に示す実施の形態5の構成と比較して、高速セルの平面レイアウトに対して高集積セルの平面レイアウトを相対的に90°回転させた構成を有する点において異なっている。
Claims (11)
- 配列された複数個のスタンダードセルを有する半導体装置であって、
前記スタンダードセルに含まれる機能素子と、
前記機能素子に電気的に接続され、かつ下層配線および上層配線を有する電源線とを備え、
前記下層配線は互いに隣り合う前記スタンダードセルの境界に沿って前記境界上に延在する部分を有し、
前記上層配線が平面視において前記下層配線よりも前記スタンダードセルの内側に位置する部分を有し、
前記機能素子は前記上層配線を介して前記下層配線に電気的に接続されている、半導体装置。 - 前記機能素子に電気的に接続された信号線をさらに備え、
前記信号線は、平面視において、前記機能素子および前記上層配線の接続部と前記下層配線の前記境界上を延在する部分との間に位置するように配置されている、請求項1に記載の半導体装置。 - 前記機能素子が配置される前記スタンダードセル内で前記上層配線と前記下層配線とが接続されている、請求項1または2に記載の半導体装置。
- 前記機能素子を含まない前記スタンダードセル内で前記上層配線と前記下層配線とが接続されている、請求項1または2に記載の半導体装置。
- 前記機能素子を含まない前記スタンダードセル内に配置され、かつ前記下層配線のいずれかに電気的に接続されたヒューズをさらに備えた、請求項4に記載の半導体装置。
- 前記上層配線は前記スタンダードセルの境界に沿って前記境界上に延在する部分を有し、
前記上層配線の前記境界上に延在する部分の線幅は、前記下層配線の前記境界上に延在する部分の線幅よりも大きい、請求項1〜4のいずれかに記載の半導体装置。 - 配列された複数個のスタンダードセルを有する半導体装置であって、
前記スタンダードセルに含まれる機能素子と、
前記機能素子に電気的に接続され、かつ下層配線および上層配線を有する第1の電源線とを備え、
前記下層配線および前記上層配線のそれぞれは、互いに電気的に接続され、かつ互いに隣り合う前記スタンダードセルの境界に沿って前記境界上に延在する部分を有し、
前記上層配線が平面視において前記下層配線よりも太い線幅を有している、半導体装置。 - 前記下層配線と前記上層配線とは複数個の第1のビアホールにより電気的に接続されており、
前記複数個の第1のビアホールは、前記機能素子を構成するトランジスタの配置ピッチと同じピッチで配置されている、請求項7に記載の半導体装置。 - 前記第1の電源線は、前記上層配線よりも上の層に形成された補強配線を有し、
前記補強配線は平面視において前記上層配線と直交する方向に延在している、請求項7または8に記載の半導体装置。 - 前記上層配線と前記補強配線との間に形成された第2の層間絶縁層をさらに備え、
前記第2の層間絶縁層は、平面視において前記上層配線と前記補強配線とが交差する1つの交差部において、前記上層配線と前記補強配線とを電気的に接続するための複数個の第2のビアホールを有している、請求項9に記載の半導体装置。 - 前記複数個のスタンダードセルは、第1のスタンダードセルと第2のスタンダードセルとを含み、
前記第1のスタンダードセルは、
前記下層配線および前記上層配線を有する前記第1の電源線と、
前記上層配線と同じ層上に延び、かつ平面視において前記下層配線および前記上層配線と同じ方向に延びる第1の信号線とを含み、
前記第2のスタンダードセルは、
前記下層配線と同じ層上に延びる配線層のみからなる第2の電源線と、
前記上層配線と同じ層上に延び、かつ平面視において前記配線層と直交する方向に延びる第2の信号線とを含む、請求項7〜10のいずれかに記載の半導体装置。
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