CN101388391A - 半导体装置 - Google Patents

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Abstract

本发明涉及一种半导体装置。CMOS反相器NT1、PT1包含在标准单元(51a)中。电源线电连接到CMOS反相器NT1、PT1，并且具有下层布线(32a)、(32b)以及上层布线(34c)、(34d)。下层布线(32a)、(32b)在沿着彼此相邻的标准单元(51a)的边界在边界上延伸。对于上层布线(34c)、(34d)来说，在平面图中与下层布线(32a)、(32b)相比位于标准单元(51a)的内侧。CMOS反相器NT1、PT1通过上层布线(34c)、(34d)电连接到下层布线(32a)、(32b)。由此，得到能够兼顾高速化以及高集成化这两者的半导体装置。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别涉及具有所排列的多个标准单元的半导体装置。
背景技术
近年来，在SOC(System On Chip)中，由于电路的大规模化，一般地进行使用了标准单元库(standard cell library)的布局。此外，伴随着SOC的高功能化、高性能化，标准单元库要求高集成化、高速化。另一方面，伴随着高速化，功耗增加，由此，引起IR-Drop(电流I流过某路径时，该路径的电阻值为R时，在路径的两端产生以I×R来表现的电位差)等的电源噪声所导致的特性劣化的问题变大。
以往，在标准单元库的标准单元中，具有形成有例如CMOS(ComplementaryMetal Oxide Semiconductor：互补金属氧化物半导体)反相器(inverter)结构，作为功能元件。在该结构中，在n型阱区域的表面形成有p沟道MOS晶体管(以下称为pMOS晶体管)，在p型阱区域的表面形成有n沟道MOS晶体管(以下称为nMOS晶体管)。分别在这些pMOS晶体管以及nMOS晶体管上连接有电源线(VDD布线、GND布线)。这些电源线分别与衬底接触，并使衬底电位固定，共同地设置在各标准单元的功能元件上。
伴随着标准单元库的高速化，标准单元的功耗增大，所以，在电源线中流过的电流也增加。此外，在各标准单元中，在共同的电源线中流过多个标准单元的电流。由此，电源线中流过的电流值变大，所以，需要考虑IR-Drop的影响。电源线的IR-Drop与电源线的电阻值相关，电阻值越小IR-Drop的影响越小。因此，以往进行使电源线的线宽度变粗的对策。
另一方面，伴随着标准单元库的高集成化，有时将漏极节点不同的两个CMOS晶体管配置在一个标准单元内。在该情况下，将四个晶体管在平面图中纵向排列成一列地配置，由此，以往进行谋求标准单元的高集成化的方法。在该方法中，将晶体管彼此连接的布线和将晶体管与电源线连接的布线增多，存在布线布局变得复杂的倾向。
此外，例如，在特开2000-223575号公报中公开了配置有多个现有的标准单元的布局。在该公报中公开了如下内容：设置第一层电源线(3VDD1、3VSS1)和与其平行的第三层电源线(3VDD3、3VSS3)，此外，在第二层通过信号线(3S2)，由此，在第二层的配置中不产生限制，用第三层电源线加强第一层电源线。
但是，在上述现有的标准单元的结构中，为了实现高集成且高速的标准单元，兼顾面向高速化的使电源线变粗的结构和面向高集成化的将多个晶体管在纵向配置的结构是困难的。这是因为，使电源线变粗从而确保连接构成反相器的pMOS晶体管以及nMOS晶体管的各漏极的布线和将电源线连接到晶体管上的布线部分的间隔是困难的。
发明内容
本发明是鉴于上述课题而进行的，其目的是提供能够兼顾高速化以及高集成化这二者的半导体装置。
本发明实施方式的半导体装置是具有所排列的多个标准单元的半导体装置，具有功能元件和电源线。功能元件包含在标准单元中。电源线与功能元件电连接，并且具有下层布线以及上层布线。下层布线具有沿着彼此相邻的标准单元的边界在边界上延伸的部分。上层布线具有在平面图中与下层布线相比位于标准单元内侧的部分。功能元件通过上层布线电连接到下层布线。
根据本发明实施方式的半导体装置，电源线与下层布线和上层布线隔离，与电源线是单一层的情况相比，电流路径增加，所以，能够谋求高速化。此外，不使电源线的线宽度变粗就能够使电流路径增加，所以能够谋求高集成化。
此外，下层布线沿着标准单元的边界延伸，所以，能够在相邻的标准单元间共有下层布线。由此，不需要分别在相邻的标准单元中分别形成下层布线，所以能够谋求高集成化。
并且，功能元件通过上层布线连接到下层布线，所以，位于标准单元的边界的下层布线不需要延伸到功能元件所位于的标准单元的中央部。由此，在应该使下层布线延伸到标准单元的中央部的部分产生空置空间，所以，能够在该空置空间配置其它布线等，能够谋求高集成化。
如上所述，能够得到可兼顾高速化以及高集成化这二者的半导体装置。
本发明的上述以及其它目的、特征、局面以及优点根据与附图相关联地理解的与本发明相关的以下的详细说明可明确。
附图说明
图1是概略示出本发明实施方式1的半导体装置结构的平面图。
图2是示出图1所示的一个标准单元51a内所形成的功能元件的电路结构的一例的电路图。
图3是概略示出形成有图2所示的电路的一个标准单元的结构的平面图。
图4是沿着图3的IV-IV线的概略剖面图。
图5是概略示出本发明实施方式2的半导体装置的多个标准单元排列方式的平面图。
图6是沿着图5的VI-VI线的概略剖面图。
图7是概略示出在图5的结构中在没有形成功能元件的标准单元中形成了熔丝(fuse)的结构的平面图。
图8是概略示出在图5的结构中在没有形成功能元件的标准单元中未将电源线的上层布线和下层布线连接的结构的平面图。
图9是概略示出本发明实施方式3的半导体装置的多个标准单元排列的方式的样子的平面图。
图10是沿着图9的X-X线的概略剖面图。
图11是示出本发明实施方式4的半导体装置的电路结构的电路图。
图12是用晶体管电平表示图11所示的电路图的电路图。
图13是示出构成图11以及图12所示的电路的半导体装置的平面布局结构的概略平面图，是示出形成在半导体衬底上的扩散区域以及元件隔离区域和形成在半导体衬底上的栅极电极层等的多晶硅层的图。
图14是示出构成图11以及图12中示出的电路的半导体装置的平面布图结构的概略平面图，主要示出多晶硅层和其上的第一层金属层的图。
图15是示出构成图11以及图12中示出的电路的半导体装置的平面布图结构的概略平面图，是示出第一层金属层、其上的第二层金属层、第三层金属层的图。
图16是示出在图15所示的加强布线GNDS以及加强VDDS配置方式的概略平面图。
图17是概略示出作为本发明实施方式5中的半导体装置的SOC芯片结构的平面图。
图18是示出在高集成优先的逻辑区域HIL中形成的高速单元和在高性能优先逻辑区域HRL中形成的高集成单元的平面布图结构的概略平面图，是示出在半导体衬底上形成的扩散区域以及元件隔离区域和在半导体衬底上形成的栅极电极层等的多晶硅层的图。
图19是示出在高集成优先的逻辑区域HIL中形成的高速单元和在高性能优先逻辑区域HRL中形成的高集成单元的平面布图结构的概略平面图，是主要示出多晶硅层和其上的第一层金属层的图。
图20是示出在高集成优先的逻辑区域HIL中形成的高速单元和在高性能优先逻辑区域HRL中形成的高集成单元的平面布图结构的概略平面图，是示出第一层金属层和其上的第二层金属层的图。
图21是示出高集成优先的逻辑区域HIL中的多个标准单元由高速单元形成、并且高性能优先的逻辑区域HRL中的多个标准单元由高集成单元形成时的平面布图结构的概略平面图，是示出第一层金属层的图。
图22是从下层依次示出高集成优先的逻辑区域HIL中的多个标准单元由高速单元形成、并且高性能优先逻辑区域HRL中多个标准单元由高集成元件形成时的平面布图结构的概略平面图，是示出第一层金属层和其上的第二层金属层的图。
图23是从下层依次示出高集成优先的逻辑区域HIL中的多个标准单元由高速单元形成、并且高性能优先逻辑区域HRL中的多个标准单元由高集成元件形成时的平面布结构的概略平面图，是示出第一层以及第二层金属层和其上的第三层金属层和其上的第四金属层的图。
图24是概略示出具有作为本发明实施方式6中的半导体装置的高速单元以及高集成单元这两者的装置结构的平面图。
具体实施方式
以下，根据附图，对本发明的实施方式进行说明。
参照图1，对于半导体装置(例如半导体芯片)50来说，在其表面主要具有标准单元区域51、配置在该标准单元区域51周围的I/O(Input/Output)单元区域52、在与外部的输入输出中使用的焊盘(未图示)。
标准单元区域51具有以矩阵状(行列状)配置的多个标准单元51a。在使用了标准单元库的SOC中，在该标准单元区域51内形成CPU(Central ProcessingUnit)、RAM(Random Access Memory)、FIFO(First-In First-Out)、SCSI(Small ComputerSystem Interface)、SOG(Sea Of Gate)等。
参考图2，在标准单元51a内形成的功能元件的电路是例如TriState(三态)用缓冲器(buffer)的一部电路，具有输出级和驱动器部。输出级例如由pMOS晶体管PT1和nMOS晶体管NT1构成的CMOS反相器构成。对于驱动器部来说，例如，以由pMOS晶体管PT2以及nMOS晶体管NT2构成的CMOS反相器、和由pMOS晶体管PT3与nMOS晶体管NT3构成的CMOS反相器构成。
由pMOS晶体管PT2以及nMOS晶体管NT2构成的CMOS反相器的输出，被输入到输出级的nMOS晶体管NT1。另外，由pMOS晶体管PT3以及nMOS晶体管NT3构成的CMOS反相器的输出，被输入到输出级的pMOS晶体管PT1。
在该电路中，在驱动器部的两个CMOS反相器中输入“High(高)”的情况下，从输出级的CMOS反相器输出“High”。此外，在驱动器部的两个CMOS反相器中输入“Low(低)”的情况下，从输出级的CMOS反相器输出“Low”。此外，在由pMOS晶体管PT3以及nMOS晶体管NT3构成的CMOS反相器中输入“Low”、在由pMOS晶体管PT2以及nMOS晶体管NT2构成的CMOS反相器中输入“High”的情况下，输出级的CMOS反相器的输出成为浮动状态，即，成为“高阻抗(Highimpedance)”。
参照图3以及图4，在半导体衬底的表面形成p型阱区域1，在该p型阱区域1内的表面选择性形成n型阱区域2。在该p型阱区域1内的表面，形成有nMOS晶体管NT1、NT2、NT3。在n型阱区域2内的表面形成有pMOS晶体管PT1、PT2、PT3。
另外，沿着标准单元51a的纵向(图3中Y方向)边界的一方(图3中的Y方向下侧的边界)，以在p型阱区域1内的表面沿着横向(图3中X方向)延伸的方式形成p+区域15。此外，沿着标准单元51a的纵向(图3中Y方向)的边界的另一方(图3中的Y方向上侧的边界)，以在n型阱区域2内的表面沿着横向(图3中X方向)延伸的方式形成n+区域25。
为了分别电隔离多个MOS晶体管的形成区域、p+区域15以及n+区域25，在半导体衬底的表面，形成例如由STI(Shallow Trench Isolation)构成的元件隔离区域3。该STI由设置在半导体衬底表面上的槽和填充该槽内的绝缘性填充物构成。
各个nMOS晶体管NT1、NT2、NT3具有漏极区域11a以及源极区域11b、栅极绝缘层12、栅极电极层13。漏极区域11a以及源极区域11b由n型杂质区域构成，在p型阱区域1的表面彼此隔开距离地形成。在被漏极区域11a和源极区域11b夹持的区域，隔着栅极绝缘层12，形成栅极电极层13。
各个pMOS晶体管PT1、PT2、PT3具有：漏极区域21a以及源极区域21b；栅极绝缘层22；栅极电极层23。漏极区域21a以及源极区域21b由p型杂质区域构成，在n型阱区域2的表面彼此隔开距离地形成。在被漏极区域21a和源极区域21b夹持的区域上，隔着栅极绝缘层22，形成栅极电极层23。
nMOS晶体管NT2的栅极电极层13和pMOS晶体管PT2的栅极电极层23由共同的导电层构成，并且彼此电连接。此外，nMOS晶体管NT3的栅极电极层13和pMOS晶体管PT3的栅极电极层23由共同的导电层构成，并且彼此电连接。
以覆盖这些各MOS晶体管NT1～NT3、PT1～PT3的方式，在半导体衬底的表面上层叠形成层间绝缘层31A、31B。层间绝缘层31A例如TEOS(Tetra-Ethyl-Ortho-Silicate)氧化膜构成，层间绝缘层31B例如由SiOC、MSQ(MethylSilses-Quioxane)等构成。
在层间绝缘层31B上，形成从其上表面到达层间绝缘层31A的布线用槽31b，在层间绝缘层31A上，形成从布线用槽31b的底部到达半导体衬底的接触孔31a。在上述布线用槽31b的各个的内部，分别埋入形成例如由CuAl合金(Al含有量为例如0.1～1.0％左右)构成的布线层32a～32h。另外，在上述各个接触孔31a的内部埋入形成例如由钨(W)构成的插塞层。
另外，在接触孔31a的侧面以及底面形成阻挡金属(barrier metal)层(图未示)。该阻挡金属层位于上述插塞层和层间绝缘层31A之间以及上述插塞层和半导体衬底之间。该阻挡金属层例如具有钛(Ti)和氮化钛(TiN)的叠层结构。
在布线用槽31b的侧面以及底面，也形成阻挡金属层(图未示)。该阻挡金属层位于上述布线层32a～32h和层间绝缘层31B之间、上述布线层32a～32h和上述插塞层之间、以及上述布线层32a～32h和层间绝缘层31A之间。该阻挡金属层由例如钽(Ta)构成。
此外，在层间绝缘层31A和层间绝缘层31B之间，形成例如由SiCN构成的刻蚀停止层(图未示)。
利用布线层32e，将nMOS晶体管NT1的漏极区域11a和pMOS晶体管PT1的漏极区域21a彼此电连接。此外，利用布线层32c，将nMOS晶体管NT2的漏极区域11a和pMOS晶体管PT2的漏极区域21a彼此电连接，并且，电连接到nMOS晶体管NT1的栅极电极层13。另外，利用布线层32d，将nMOS晶体管NT3的漏极区域11a和pMOS晶体管PT3的漏极区域21a彼此电连接，并且，电连接到pMOS晶体管PT1的栅极电极层23。这些布线层32c、32d相当于从驱动器部向输出级传送信号的信号线。
此外，对于布线层32a来说，以沿着标准单元51a的纵向的边界的一方(图3中的Y方向下侧的边界)横向(图3中X方向)地在该边界上延长的方式延伸。此外，对于布线层32b来说，以沿着标准单元51a的纵向的边界的另一方(图3中的Y方向上侧的边界)横向(图3中X方向)地在该边界上延长的方式延伸。沿着这些标准单元的边界上延伸的各个布线层32a、32b，能够施加电源电位(VDD、GND)，对应于电源线的下层布线。
具体地，能够对布线层32a施加GND电位，能够对布线层32b施加VDD电位。
布线层32a电连接到p+区域15，固定p型阱区域1的电位。此外，布线层32a具有从沿着纵向(图3中的Y方向)边界的一方(图3中的Y方向下侧的边界)直线延伸的部分分支、并且在nMOS晶体管NT2、NT3的各自的源极区域11b上延伸的部分，并且在该部分电连接到这些源极区域11b。
布线层32b电连接到n+区域25，固定n型阱区域2的电位。此外，布线层32b具有从沿着纵向(图3中的Y方向)边界的另一方(图3中的Y方向上侧的边界)直线延伸的部分分支、并且在pMOS晶体管PT2的源极区域21b上延伸的部分，并且在该部分电连接到该源极区域21b。
此外，在各个nMOS晶体管NT1的源极区域11b、pMOS晶体管PT1的源极区域21b以及pMOS晶体管PT3的源极区域21b上分别电连接布线层32g、32h、32f。
此外，通过在层间绝缘层31A上形成的接触孔31a内的插塞层，进行各个布线层32a～32h和在半导体衬底的表面上形成的杂质区域的连接。
以覆盖布线层32a～32h的方式，在层间绝缘层31B上形成例如由SiOC、MSQ构成的层间绝缘层33。在该层间绝缘层33的上表面形成布线用槽33b，形成从布线用槽33b的底部到达下层各布线层的通孔槽33a。以埋入该通孔槽33a以及布线用槽33b内的方式，分别形成例如CuAl合金(Al含有量例如0.1～1.0％左右)构成的布线层34a～34d。
此外，在通孔槽33a以及布线用槽33b的侧面以及底面，形成阻挡金属层(未图示)。该阻挡金属层位于各个布线层34a～34d和层间绝缘层33之间、各个通孔槽33a和层间绝缘层33之间、以及各个通孔槽33a和下层的绝缘层之间。该阻挡金属层具有例如钽(Ta)和氮化钽(TaN)的叠层结构。
此外，在层间绝缘层33之下，形成由例如SiCN构成的刻蚀停止层(图未示)。
利用布线层34c，将nMOS晶体管NT1的源极区域11b(布线层32g)和nMOS晶体管NT3的源极区域11b彼此电连接，并且，电连接到能够施加GND电位的布线层32a。另外，利用布线层34d，将pMOS晶体管PT1的源极区域21b(布线层32h)、pMOS晶体管PT3的源极区域21b(布线层32f)、pMOS晶体管PT2的源极区域21b彼此电连接，并且，电连接到能够施加VDD电位的布线层32b。
在图3所示的平面图中，布线层34c与电源线的下层布线32a相比，配置在标准单元51a的内侧(中央侧)。另外，在图3所示的平面图中，布线层34d与电源线的下层布线32b相比，配置在标准单元51a的内侧(中央侧)。
此外，对于布线层34a来说，以沿着标准单元51a的纵向(图3中的Y方向)的边界的一方(图3中的Y方向下侧的边界)横向(图3中X方向)地在该边界上延长的方式延伸。此外，对于布线层34b来说，以沿着标准单元51a的纵向(图3中的Y方向)边界的另一方(图3中的???Y方向上侧的边界)横向(图3中X方向)地在该边界上延长的方式延伸。布线层34a连接到在其下层并走延伸的布线层32a，布线层34b连接到其下层并行延伸的布线层32b。
此外，布线层34a具有比在其下层并行延伸的布线层32a的线宽W1a大的线宽W2a。此外，布线层34b具有在比其下层并行延伸的布线层32b的线宽W1b大的线宽W2b。
这样，该标准单元51a内的所有布线层34a、34b、34c、34d成为VDD以及GND的任意一个的电源电位，所以，相当于电源线的上层布线。
此外，通过埋入各个布线层34a～34d的通孔槽33a内的部分，进行各个布线层34a～34d和各个布线层32a、32b、32e～32h的电连接。
如上所述，nMOS晶体管NT1的源极区域11b通过GND电位的电源线的上层布线34c电连接到GND电位的电源线的下层布线32a。此外，pMOS晶体管PT1、PT3的各自的源极区域21b通过VDD电位的电源线的上层布线34d，电连接到VDD电位的电源线的下层布线32b。
此外，在图3所示的平面图中，以位于电源线的上层布线34c以及布线层32g的连接部(通孔33a)和沿着下层布线32a的标准单元51a的边界直线延伸的部分之间的方式，配置信号线32c。在图3所示的平面图中，以位于电源线的上层布线34d以及布线层32h的连接部(通孔33a)和沿着下层布线32b的标准单元51a的边界直线延伸的部分之间的方式，配置信号线32d。
根据本实施方式，GND电位的电源线分离为下层布线32a和上层布线34a，并且VDD电位的电源线分离为下层布线32b和上层布线34b。因此，电源线与单一层的情况相比，电流路径增加，所以能够谋求高速化。此外，不使电源线的线宽变大就能够增加电流路径，所以也能够谋求高集成化。
此外，上层布线34a、34b具有比下层布线32a、32b的线宽W1a、W1b大的线宽W2a、W2b，所以能够降低电源线的电阻值。
此外，下层布线32a、32b具有比上层布线34a、34b的线宽W2a、W2b小的线宽W1a、W1b，所以，相应地用于布线配置的空置空间变大。因此，在与下层布线的相同的层上容易配置其它布线(例如，信号线32c、32d)等，其它布线的平面布局的自由度提高。
此外，各个下层布线32a、32b沿着标准单元51a的边界延伸。因此，在相邻的标准单元51a间能够共有下层布线32a、32b。由此，不需要在各个相邻的标准单元51a中分别形成下层布线32a、32b，所以能够谋求高集成化。
此外，各个上层布线34a、34b沿着标准单元51a的边界延伸。因此，与上述相同地，不需要在各个相邻的标准单元51a中分别形成上层布线34a、34b，所以能够谋求高集成化。
并且，nMOS晶体管NT1的源极区域11b通过GND电位的电源线的上层布线34c，电连接到GND电位的电源线的下层布线32a。此外，pMOS晶体管PT1、PT3的各自的源极区域21b通过VDD电位的电源线的上层布线34d，电连接到VDD电位的电源线的下层布线32b。因此，位于标准单元51a的边界的各个下层布线32a、32b不需要向晶体管所位于的标准单元51a的中央部延伸。由此，在应该将各个下层布线32a、32b向标准单元51a的中央部延伸的部分，产生空置空间，所以，能够在该空置空间配置信号线32c、32d等的其它布线，能够谋求高集成化。
这样，在空置空间配置信号线32c、32d的结果是，在图3所示的平面图中，能够以位于电源线的上层布线34c以及布线层32g的连接部和沿着下层布线32a的标准单元51a的边界延伸的部分之间的方式配置信号线32c。此外，在图3所示的平面图中，能够以位于电源线的上层布线34d以及布线层32h的连接部和沿着下层布线32b的标准单元51a的边界延伸的部分之间的方式配置信号线32d。
如上所述，能够得到可兼顾高速化以及高集成化这两者的半导体装置。
(实施方式2)
参照图5和图6，在本实施方式中，对分别在多个标准单元51a中形成由nMOS晶体管NT1以及pMOS晶体管PT1构成的CMOS反相器的结构进行说明。
在半导体衬底的表面形成p型阱区域1，在该p型阱区域1内的表面，选择性形成n型阱区域2。在p型阱区域1内的表面形成nMOS晶体管NT1。在n型阱区域2的表面形成pMOS晶体管PT1。
以沿着标准单元51a的纵向(图5中的Y方向)的边界的一方(图5中的Y方向下侧的边界)在横向(图5中X方向)延伸的方式，在p型阱区域1内的表面形成p+区域15。此外，以沿着标准单元51a的纵向(图5中的Y方向上侧的边界)的边界的另一方(图5中的X方向)在横向(图5中X方向)延伸的方式，在n型阱区域2内的表面形成n+区域25。
为了分别将多个MOS晶体管的形成区域、p+区域15以及n+区域25电隔离，在半导体衬底的表面，形成例如由STI构成的元件隔离区域3。该STI由在半导体衬底的表面设置的槽和填充该槽内的绝缘性的填充物构成。
nMOS晶体管NT1具有：漏极区域11a以及源极区域11b；栅极绝缘层12；栅极电极层13。漏极区域11a以及源极区域11b由n型杂质区域构成，在p型阱区域1的表面，彼此隔开距离地形成。在被漏极区域11a和源极区域11b夹持的区域上，隔着栅极绝缘层12形成栅极电极层13。
pMOS晶体管PT1具有：漏极区域21a以及源极区域21b；栅极绝缘层22；栅极电极层23。漏极区域21a以及源极区域21b由p型杂质区域构成，在n型阱区域2的表面彼此隔开距离地形成。在被漏极区域21a以及源极区域21b夹持的区域上，隔着栅极绝缘层22形成栅极电极层23。
nMOS晶体管NT2的栅极电极层13和pMOS晶体管PT2的栅极电极层23由共同的导电层构成，并且彼此电连接。
以覆盖这些各MOS晶体管NT1、PT1的方式，在半导体衬底的表面上层叠形成层间绝缘层31A、31B。层间绝缘层31A例如由TEOS氧化膜构成，层间绝缘层31B由例如SiOC、MSQ等构成。在层间绝缘层31B上，形成从其上表面到达层间绝缘层31A的布线用槽31b，在层间绝缘层31A上，形成从布线用槽31b的底部到达半导体衬底的接触孔31a。在上述布线用槽31b的各自的内部，分别埋入形成例如由CuAl合金(Al含有量为例如0.1～1.0％左右)构成的布线32a、32b、32e、32g、32h。此外，在上述接触孔31a各自的内部埋入形成例如由钨(W)构成的插塞层。
此外，在接触孔31a的侧面以及底面，形成阻挡金属层(图未示)。该阻挡金属层位于上述插塞层和层间绝缘层31A之间、以及上述插塞层和半导体衬底之间。该阻挡金属层具有例如钛(Ti)和氮化钛(TiN)的叠层结构。
在布线用槽31b的侧面以及底面，也形成阻挡金属层(图未示)。该阻挡金属层位于各个上述布线层32a、32b、32e、32g、32h和层间绝缘层31B之间、各个上述布线层32a、32b、32e、32g、32h和上述插塞层之间、以及各个上述上述布线层32a、32b、32e、32g、32h和层间绝缘层31A之间。该阻挡金属层由例如钽(Ta)构成。
此外，在层间绝缘层31A和层间绝缘层31B之间，形成例如由SiCN构成的刻蚀停止层(图未示)。
利用布线层32e，将nMOS晶体管NT1的漏极区域11a和pMOS晶体管PT1的漏极区域21a彼此电连接。此外，对于布线层32a来说，以沿着标准单元51a的纵向(图5中的Y方向)边界的一方(图5中的Y方向下侧的边界)横向(图5中X方向)地在该边界上延长的方式延伸。此外，对于布线层32b来说，以沿着标准单元51a的纵向(图5中的Y方向)边界的另一方(图5中的Y方向上侧的边界)横向(图5中X方向)地在该边界上延长的方式延伸。该布线层32b电连接到其下层的n+区域25，由此，固定n型阱区域2的电位。沿着这些标准单元51a的边界线上延伸的各个布线层32a、32b能够施加VDD以及GND的任意一个的电源电位，与电源线的下层布线相对应。
具体地，能够对布线层32a施加GND电位，能够对布线层32b施加VDD电位。
布线层32a电连接到其下层的p+区域15，由此，固定p阱区域1的电位。此外，对于布线层32a来说，具有从沿着纵向(图5中的Y方向)边界的一方(图5中的Y方向下侧的边界)直线延伸的部分分支、并且在不形成CMOS反相器等的功能元件的标准单元51a上延伸的部分。
布线层32b电连接到n+区域25，由此，固定n阱区域2的电位。此外，对于布线层32b来说，具有从沿着纵向(图5中的Y方向)边界的另一方(图5中的Y方向上侧的边界)直线延伸的部分分支、并且在不形成CMOS反相器等的功能元件的标准单元51a上延伸的部分。
此外，在各个nMOS晶体管NT1的源极区域11b以及pMOS晶体管的PT1源极区域21b分别电连接布线层32g、32h。
此外，通过在层间绝缘层31A上形成的接触孔31a内的插塞层，进行各个布线层32a、32b、32e、32g、32h和在半导体衬底的表面形成的杂质区域的连接。
以覆盖布线层32a、32b、32e、32g、32h的方式，在层间绝缘层31B上形成例如由SiOC、MSQ构成的层间绝缘层33。在该层间绝缘层33的上表面，形成布线用槽33b，形成从布线用槽33b的底部分别到达下层的各布线层的通孔槽33a。以埋入该通孔槽33a以及布线用槽33b内的方式，分别形成例如由CuAl合金(Al含有量为例如0.1～1.0％左右)构成的布线层34c、34d。
此外，在通孔槽33a以及布线用槽33b的侧面以及底面，形成阻挡金属层(图未示)。该阻挡金属层位于各个布线层34c、34d和层间绝缘层33之间、各个通孔槽33a和层间绝缘层33之间、以及各个通孔槽33a和下层的布线层之间。该阻挡金属层具有例如钽(Ta)和氮化钽(TaN)的叠层结构。
此外，在层间绝缘层33之下形成例如由SiCN构成的刻蚀停止层(图未示)。
利用布线层34c，将各标准单元51a中的nMOS晶体管NT1的源极区域11b(布线层32g)彼此电连接。此外，布线层34c在不形成CMOS反相器的标准单元51a内，与电源线的下层布线32a的分支部电连接。
利用布线层34d，将各标准单元51a中的pMOS晶体管PT1的源极区域21b(布线层32h)彼此电连接。此外，布线层34d在不形成CMOS反相器的标准单元51a内，与电源线的下层布线32b的分支部电连接。
在图5所示的平面图中，布线层34c与电源线的下层布线32a相比，配置在标准单元51a的内侧(中央侧)。此外，在图5所示的平面图中，布线层34d与电源线的下层布线32b相比，配置在标准单元51a的内侧(中央侧)。
此外，通过埋入布线层34c、34d的各个通孔槽33a内的部分，进行各个布线层34c、34d和各个布线层32a、32b、32g、32h的电连接。
如上所述，nMOS晶体管NT1的源极区域11b通过GND电位的电源线的上层布线34c，电连接到GND电位的电源线的下层布线32a。此外，pMOS晶体管PT1的源极区域21b通过VDD电位的电源线的上层布线34d，电连接到VDD电位的电源线的下层布线32b。
根据本实施方式，各个下层布线32a、32b沿着标准单元51a的边界延伸。因此，能够在相邻的标准单元51a间共有下层布线32a、32b。由此，在各个相邻的标准单元51a中不需要分别形成下层布线32a、32b，所以能够谋求高集成化。
此外，各个上层布线34a、34b沿着标准单元51a的边界延伸。因此，与上述相同地，不需要在各个邻接标准单元51a中分别形成上层布线34a、34b，所以能够谋求高集成化。
并且，nMOS晶体管NT1的源极区域11b通过GND电位的电源线的上层布线34c，电连接到GND电位的电源线的下层布线32a。此外，pMOS晶体管PT1的源极区域21b通过VDD电位的电源线的上层布线34d，电连接到VDD电位的电源线的下层布线32b。因此，不需要使位于标准单元51a的边界的各个下层布线32a、32b向各晶体管所位于的标准单元51a的中央部延伸。由此，在应该使各个下层布线32a、32b向标准单元51a的中央部延伸的部分，产生空置空间，能够在该空置空间配置信号线32c、32d等其它布线，能够谋求高集成化。
如上所述，能够得到可兼顾高速化以及高集成化这两者的半导体装置。
此外，在实施方式2中，在图5中，在不形成功能元件(例如CMOS反相器)的标准单元51a中，如图7所示，可以配置熔丝40。由配置有上述熔丝40的多个标准单元51a构成的列也可以存在于半导体装置中。该熔丝40也可以配置在例如电源线的下层布线32a、32b的分支部分的路径的中途。
除此以外的图7的结构与上述图5和图6的结构大致相同，所以，对同一要素给出同一符号，不重复其说明。
此外，在图5中，对在不形成功能元件的标准单元51a中电源线的上层布线34c电连接到下层布线32a、并且电源线的上层布线34d电连接到下层布线32b的结构进行了说明。但是，在实施方式2中，如图8所示，在不形成功能元件的标准单元51a内电源线的上层布线34c不电连接到下层布线32a、并且电源线的上层布线34d不电连接到下层布线32b这样的多个标准单元51a构成的列也可以存在于半导体装置内。
其以外的图8的结构大致与上述图5和图6结构相同，对同一要素给出同一符号，不重复其说明。
如实施方式2的图5所示，在不形成功能元件的标准单元51a中，电源线的上层布线34c电连接到下层布线32a、并且电源线的上层布线34d电连接到下层布线32b的方式为A方式。此外，如图8所示，在不形成功能元件的标准单元51a中，电源线的上层布线34c不电连接到下层布线32a、并且电源线的上层布线34d不电连接到下层布线32b的方式为B方式。
仅在半导体装置的设计阶段替换这些A方式和B方式，就能够以具有A方式的多个标准单元51a列作为可进行高速工作的列来使用的方式设计，并且能够以具有B方式的多个标准单元51a列可作为能够进行低功耗工作的列来使用的方式设计。
在具有A方式的多个标准单元51a列中，利用来自多层的电源线，供给工作电流，所以，能够进行高速工作。此外，在具有B方式的多个标准单元51a列中，电位关系为：下层布线32a<上层布线34c<上层布线34d<下层布线32b。由此，对nMOS晶体管NT1或pMOS晶体管PT1的衬底的电位和源极电位供给不同的电位的电压，使由衬底效应(substrate effect)引起的晶体管的阈值(Vth)变大，由此，能够使含有标准单元51a的电路的待机电流变小，所以，能够进行低功耗工作。
对于这些A方式和B方式来说，单元的大小非常相似，可以简单替换，可简单地替换能够进行高速工作的列和能够进行低功耗工作的列。
另外，如图7所示，将在不形成功能元件的标准单元51a中配置有熔丝40的方式记为C方式。具有该C方式，由此，在产品的测试工序中，可根据有无切断熔丝，替换上述的高速工作和低功耗工作。伴随着半导体工艺的微细化，产品的晶片工艺完成后的特性不均的问题变大。但是，在测试工序中，将标准单元51a选择为面向高速工作或低功耗工作，由此，可以使特性误差变小。例如，考虑如下情况：向晶体管的阈值电压Vth变低的方向移动，由此，工作速度与目标速度相比充分快，但是，功耗与目标功耗相比变大。此时，切断熔丝40，成为具有B方式的多个标准单元51a列的电位关系，由此，利用由衬底效应引起的功耗减少，可以将功耗抑制为目标功耗内。
(实施方式3)
对于本实施方式来说，通过对实施方式2的结构进行变形，从而实现图2所示的电路结构。
参照图9和图10，在本实施方式的结构中，例如，具有反相器的三个并列的标准单元51a的中央的标准单元51a内的nMOS晶体管NT1以及pMOS晶体管PT一对应于图2中的输出级的CMOS反相器。
此外，中央的标准单元51a的图中右侧的标准单元51a的nMOS晶体管NT2以及pMOS晶体管PT2构成的CMOS反相器、和图中左侧的标准单元51a的nMOS晶体管NT3以及pMOS晶体管PT3构成的CMOS反相器对应于图2中的驱动器部。
中央的标准单元51a内的nMOS晶体管NT1的栅极电极层13和pMOS晶体管PT1的栅极电极层23被电隔离。右侧的标准单元51a中的布线层32e1电连接到中央的标准单元51a的栅极电极层13，对应于实施方式1中的信号线32c。该布线层32e1电连接nMOS晶体管NT2的漏极区域11a和pMOS晶体管PT2的漏极区域21a。
此外，左侧的标准单元51a中的布线层32e2电连接到中央的标准单元51a的栅极电极层23，对应于实施方式1中的信号线32d。该布线层32e2电连接nMOS晶体管NT3的漏极区域11a和pMOS晶体管PT3的漏极区域21a。
电源线的上层布线34c具有比在其下层并行延伸的下层布线32a的线宽W1a大的线宽W2a，上层布线34d具有比在其下层并行延伸的下层布线32b的线宽W1b大的线宽W2b。因此，在图9所示的平面图中，上层布线34c具有与下层布线32a相比位于标准单元51a的内侧的部分。上层布线34c的与下层布线32a相比位于内侧的部分平面地与布线层32g重复，并且通过通孔33a电连接到布线层32g。
此外，在图9所示的平面图中，电源线的上层布线34d具有与下层布线32b相比位于标准单元51a的内侧的部分。上层布线34d的与下层布线32b相比位于内侧的部分平面地与布线层32h重复，并且通过通孔33a电连接到布线层32h。
各个电源线的下层布线32a、32b沿着标准单元51a的边界线直线延伸，不具有从该边界部向标准单元51a的内侧延伸的分支部分。
如上所述，nMOS晶体管NT1的源极区域11b通过GND电位的电源线的上层布线34c，电连接到GND电位的电源线的下层布线32a。此外，pMOS晶体管PT1的源极区域21b通过VDD电位的电源线的上层布线34d，电连接到VDD电位的电源线的下层布线32b。
此外，在图9所示的平面图中，以位于电源线的上层布线34c以及布线层32g的连接部(通孔33a)和下层布线32a之间的方式配置信号线32e1。在图9所示的平面图中，以位于电源线的上层布线34d以及布线层32h的连接部(通孔33a)和下层布线32b之间的方式配置信号线32e2。
此外，本实施方式的上述以外的结构与图5和图6所示的实施方式2的结构大致相同，所以，对同一要素给出同一符号，不重复其说明。
根据本实施方式，GND电位的电源线分离为下层布线32a和上层布线34c，并且，VDD电位的电源线分离为下层布线32b和上层布线34d。因此，电源线与单一层的情况相比，电流路径增加，所以能够谋求高速化。此外，不使电源线的线宽变粗就能够增加电流路径，所以也能够谋求高集成化。
此外，由于上层布线34c、34d具有比下层布线32a、32b的线宽W1a、W1b大的线宽W2a、W2b，所以，能够降低电源线的电阻值。
此外，下层布线32a、32b具有比上层布线34c、34d的线宽W2a、W2b小的线宽W1a、W1b，所以，相应地用于布线的配置空的空置空间变大。因此，容易在与下层布线32a、32b相同的层上配置其它布线(例如，信号线32e1、32e2)等，其它布线的平面布局的自由度提高。
此外，由于各个下层布线32a、32b沿着标准单元51a的边界延伸。因此，能够在相邻的标准单元51a间共有下层布线32a、32b。由此，在相邻的各个标准单元51a中不需要分别形成下层布线32a、32b，所以能够谋求高集成化。
此外，各个上层布线34c、34d沿着标准单元51a的边界延伸，所以，与上述相同地，在各个相邻的标准单元51a间，不需要分别形成上层布线34c、34d，所以能够谋求高集成化。
并且，nMOS晶体管NT1～NT3各自的源极区域11b通过GND电位的电源线的上层布线34c，电连接到GND电位的电源线的下层布线32a。此外，pMOS晶体管PT1～PT3各自的源极区域21b通过VDD电位的电源线的上层布线34d，电连接到VDD电位的电源线的下层布线32b。因此，不需要使位于标准单元51a的边界的各个下层布线32a、32b向各晶体管所位于的标准单元51a的中央部延伸。由此，在应该使各个下层布线32a、32b向标准单元51a的中央部延伸的部分，产生空置空间，所以，能够在该空置空间配置信号线32e1、32e2等其它布线，能够谋求高集成化。
这样，在空置空间配置了信号线32e1、32e2的结果是，在图9所示的平面图中，能够以位于电源线的上层布线34c以及布线层32g的连接部和下层布线32a之间的方式配置信号线32e1。此外，在图9所示的平面图中，能够以位于电源线的上层布线34d以及布线层32h的连接部和下层布线32b之间的方式配置信号线32e2。
如上所述，能够得到可兼顾高速化以及高集成化这两者的半导体装置。
此外，在上述实施方式1～3中，作为功能元件，对具有CMOS反相器的元件进行了说明，但是，本发明不限定于此，也能够应用于CMOS的NAND或NOR电路、其以外的其它功能元件。
(实施方式4)
参照图11以及图12，本实施方式的电路具有：二输入的NAND门电路(gate)NA1、NA2；缓冲器BU1、BU2、BU3；反相器IN。
如图12所示，二输入的NAND门电路NA1具有所连接的pMOS晶体管PT11、PT12和nMOS晶体管NT11、NT12。在pMOS晶体管PT11和nMOS晶体管NT11的各栅极上电连接有端子A，在pMOS晶体管PT12和nMOS晶体管NT12的各栅极上电连接有端子B。
缓冲器BU1利用由pMOS晶体管PT13以及nMOS晶体管NT13构成的CMOS反相器、和由pMOS晶体管PT14以及nMOS晶体管NT14构成的CMOS反相器构成。该缓冲器BU1以被输入NAND门电路NA1的输出的方式构成。
缓冲器BU2利用由pMOS晶体管PT15以及nMOS晶体管NT15构成的CMOS反相器、和由pMOS晶体管PT16以及nMOS晶体管NT16构成的CMOS反相器构成。该缓冲器BU2以被输入缓冲器BU1的输出的方式构成。
缓冲器BU3利用由pMOS晶体管PT17以及nMOS晶体管NT17构成的CMOS反相器、和由pMOS晶体管PT18以及nMOS晶体管NT18构成的CMOS反相器构成。端子C电连接到pMOS晶体管PT17以及nMOS晶体管NT17的各栅极上。
如图12所示，二输入的NAND门电路NA2具有所连接的pMOS晶体管PT19、PT20和nMOS晶体管NT19、NT20。缓冲器BU2的输出电连接到pMOS晶体管PT19和nMOS晶体管NT19的各栅极。缓冲器BU3的输出电连接到pMOS晶体管PT20和nMOS晶体管NT20的各栅极。
反相器IN利用由pMOS晶体管PT21以及nMOS晶体管NT21构成的CMOS反相器构成。NAND门电路NA2的输出电连接到pMOS晶体管PT21以及nMOS晶体管NT21的各栅极。此外，反相器IN的输出电连接到端子Y。
接着，说明构成图11以及图12所示的电路的半导体装置的平面布局结构。
图13示出：在半导体衬底上形成的扩散区域以及元件隔离区域；在半导体衬底上形成的栅极电极层等的多晶硅层。图14主要示出上述的多晶硅层和其上的第一层金属层。此外，图15示出上述的第一层金属层、其上的第二层金属层、第三层金属层。
参照图13，在半导体衬底SUB的表面具有：NAND门电路的形成区域NA1、NA2；缓冲器的形成区域BU1、BU2、BU3；反相器的形成区域IN；电路非结构区域NON。这些形成区域分别是标准单元。
缓冲器的形成区域BU3、电路非结构区域NON、反相器的形成区域IN依次在图中X方向并列配置。此外，NAND门电路的形成区域NA1、缓冲器的形成区域BU1、缓冲器的形成区域BU2、NAND门电路的形成区域NA2依次在图中X方向并列配置。
在NAND门电路的形成区域NA1，形成上述的pMOS晶体管PT11、PT12和上述的nMOS晶体管NT11、NT12。在缓冲器的形成区域BU1，形成上述的pMOS晶体管PT13、PT14和nMOS晶体管NT13、NT14。在缓冲器的形成区域BU2，形成上述的pMOS晶体管PT15、PT16和nMOS晶体管NT15、NT16。在NAND门电路的形成区域NA2，形成上述的pMOS晶体管PT19、PT20和nMOS晶体管NT19、NT20。
在缓冲器的形成区域BU3，形成上述的pMOS晶体管PT17、PT18和nMOS晶体管NT17、NT18。在反相器的形成区域IN，形成上述的pMOS晶体管PT21以及nMOS晶体管NT21。
以沿着缓冲器的形成区域BU3、电路非结构区域NON以及反相器的形成区域IN的图中Y方向上侧的边界在图中X方向延伸的方式，在半导体衬底SUB内的表面形成p+区域PR1。此外，以沿着NAND门电路的形成区域NA1、缓冲器的形成区域BU1、BU2以及NAND门电路的形成区域NA2的图中Y方向下侧的边界在图中X方向延伸的方式，在半导体衬底SUB内的表面形成p+区域PR2。
此外，在缓冲器的形成区域BU3、电路非结构区域NON以及反相器的形成区域IN的图中Y方向下侧的边界，NAND门电路的形成区域NA1、缓冲器的形成区域BU1、BU2以及NAND门电路的形成区域NA2的图中Y方向上侧的边界，形成n+区域NR。该n+区域NR也以沿着该边界在图中X方向延伸的方式形成在半导体衬底SUB内的表面。
参照图14，在MOS晶体管上，隔着层间绝缘层(图未示)，形成被构图后的第一层金属层。该第一属金属层具有：GND电位的电源线的下层布线GNDL1、GNDL2；VDD电位的电源线的下层布线VDDL；其它信号线SL1。
下层布线GNDL1沿着缓冲器的形成区域BU3、电路非结构区域NON以及反相器的形成区域IN的图中Y方向上侧的边界在图中X方向延伸。该下层布线GNDL1通过多个接触孔CH电连接到下层的p+区域PR1。
下层布线GNDL2沿着NAND门电路的形成区域NA1、缓冲器的形成区域BU1、BU2以及NAND门电路的形成区域NA2的图中Y方向下侧的边界在图中X方向延伸。该下层布线GNDL2通过多个接触孔CH电连接到下层的p+区域PR2。
对于下层布线VDDL来说，在缓冲器的形成区域BU3、电路非结构区域NON以及反相器的形成区域IN的图中Y方向下侧的边界，沿着NAND门电路的形成区域NA1、缓冲器的形成区域BU1、BU2以及NAND门电路的形成区域NA2的图中Y方向上侧的边界在图中X方向上延伸。下层布线VDDL通过多个接触孔CH电连接到下层n+区域NR。
参照图15，在第一层金属层上，隔着层间绝缘层(图未示)形成被构图后的第二层金属层。该第二层金属层具有：GND电位的电源线的上层布线GNDU1、GNDU2；VDD电位的电源线的上层布线VDDU；其它信号线SL2。
上层布线GNDU1沿着缓冲器的形成区域BU3、电路非结构区域NON以及反相器的形成区域IN的图中Y方向上侧的边界在图中X方向延伸。该上层布线GNDU1通过多个通孔VH1电连接到下层的下层布线GNDL1。此外，上层布线GNDU1具有比下层布线GNDL1的线宽W1a1大的线宽W2a1。
上层布线GNDU2沿着NAND栅极的形成区域NA1、缓冲器的形成区域BU1、BU2以及NAND栅极的形成区域NA2的图中Y方向下侧的边界在图中X方向延伸。该上层布线GNDU2通过多个通孔VH1电连接到下层的下层布线GNDL2。此外，上层布线GNDU2具有比下层布线GNDL2的线宽W1a2更大线宽度W2a2。
对于上层布线VDDU来说，缓冲器的形成区域BU3、电路非结构区域NON以及反相器的形成区域IN的图中Y方向下侧的边界，沿着NAND门电路的形成区域NA1、缓冲器的形成区域BU1、BU2以及NAND门电路的形成区域NA2的图中Y方向上侧的边界，在图中X方向上延伸。该上层布线VDDU通过多个通孔VH1电连接到下层的下层布线VDDL。此外，上层布线VDDU具有比下层布线VDDL的线宽W1b大的线宽W2b。
在第二层金属层上，隔着层间绝缘层(图未示)，形成被构图后的第三层金属层。该第三层金属层具有：对GND电位的电源线的电位进行加强的加强布线GNDS；对VDD电位的电源线的电位进行加强的加强布线VDDS；其它信号线SL3。
对于各个加强布线GNDS以及加强布线VDDS来说，在平面图中，在与上层布线GNDU1、GNDU2、VDDU正交的方向(即，图中Y方向)上延伸。对于加强布线GNDS来说，在平面图中，分别与层布线GNDU1、GNDU2交叉，在一个交点，利用多个(例如四个)通孔VH2分别电连接到GNDU1、GNDU2。此外，加强布线VDDS在平面图中与上层布线VDDU交叉，在一个交点，利用多个(例如四个)通孔VH2而与上层布线VDDU电连接。
此外，以成为图11以及图12所示的电路结构的方式，各层中信号线SL1、SL2、SL3电连接各个MOS晶体管。并且，在图13中，斜线所示的部位是在半导体衬底上形成的栅极电极层等的多晶硅层，水珠图案所示的部位是在半导体衬底上形成的扩散区域。这些多晶硅层或扩散区域，以成为图11以及图12所示的电路结构的方式电连接各个MOS晶体管。
此外，连接图15所示的下层布线GNDL1和上层布线GNDU1的多个通孔VH1的配置间距PV，是与图13所示的晶体管的配置间距PT相同的间距。此外，连接下层布线GNDL2和上层布线GNDU2的多个通孔VH1的配置间距PV以及连接下层布线VDDL和上层布线VDDU的多个通孔VH1的配置间距PV，也是与图13所示的晶体管的配置间距PT相同的间距。由此，可以降低电源线的电阻值，并且，能够强化下层布线和上层布线的电位。
参照图16，多个加强布线GNDS、VDDS和多个上层布线GNDU、VDDU以在平面图中构成格子的方式配置。
多条加强布线GNDS分别通过通孔VH2电连接到多条上层布线GNDU(包括GNDU1、GNDU2)。此外，多条加强布线VDDS分别通过通孔VH2电连接到多条上层布线VDDU。
根据本实施方式，GND电位的电源线分离为下层布线GNDL1、GNDL2和上层布线GNDU1、GNDU2，并且VDD电位的电源线分离为下层布线VDDL和上层布线VDDU。因此，电源线与单一层的情况相比，电流路径增加，所以，能够谋求高速化。此外，不使电源线的线宽变粗就能够增加电流路径，所以，能够谋求高集成化。
此外，上层布线GNDU1、GNDU2、VDDU的线宽W2a1、W2a2、W2b分别比下层布线GNDL1、GNDL2、VDDL的线宽W1a1、W1a2、W1b大，所以，能够降低电源线的电阻值。
此外，由于下层布线GNDL1、GNDL2、VDDL的线宽W1a1、W1a2、W1b分别比上层布线GNDU1、GNDU2、VDDU的线宽W2a1、W2a2、W2b小，所以，相应地用于配置布线的空置空间变大。因此，在与下层布线GNDL1、GNDL2、VDDL相同的层配置其它布线等变得容易，其它布线的平面布局的自由度提高。
此外，下层布线GNDL1、GNDL2、VDDL以及上层布线GNDU1、GNDU2、VDDU分别沿着标准单元的边界延伸。因此，在相邻的各个标准单元中可以共有这些电源线。由此，不需要按照各标准单元分别形成这些电源线，所以能够谋求高集成化。
此外，第一层金属层的信号线SLI被用作标准单元内布线。第二层金属层的信号线SL2沿着图中X方向延伸，被用作连接以被下层布线GNDL1、GNDL2、VDDL这样的电源系统的布线夹持的方式配置的标准单元间的布线。并且，第三层金属层的信号线SL3沿着图中Y方向延伸，被用作连接跨过下层布线GNDL1、GNDL2、VDDL这样的电源系统的布线的标准单元间的布线。由此，P&R(Placeand Route：自动布线配置)中的布线设计变得容易。
如上所述，能够得到可兼顾高速化以及高集成化这两者的半导体装置。
(实施方式5)
在本实施方式中，说明具有高速单元和高集成单元的半导体装置。
参照图17，SOC芯片SOC例如具有高集成优先的逻辑区域HIL、高性能优先的逻辑区域HRL、逻辑以外的区域AR。在高集成优先的逻辑区域HIL，形成适于高速工作的高速单元。此外，在高性能优先的逻辑区域HRL，形成适于高集成化的高集成单元。
图18示出在半导体衬底上形成的扩散区域以及元件隔离区域和在半导体衬底上形成的栅极电极层等的多晶硅层。图19主要示出上述的多晶硅层和其上的第一层金属层。此外，图20主要示出上述的第一层金属层和其上的第二层金属层。
参照图18，高速单元以及高集成单元这两者都以由pMOS晶体管PT和nMOS晶体管NT构成的CMOS反相器构成。
在高速单元以及高集成单元的任意一个中，pMOS晶体管PT具有：一对p型源极/漏极区域SD；栅极绝缘膜(图未示)；栅极电极层GE。一对p型源极/漏极区域SD分别形成在半导体衬底SUB的表面。栅极电极层GE隔着栅极绝缘膜形成在被一对p型源极/漏极区域SD夹持的半导体衬底SUB的表面上。
在高速单元以及高集成单元的任意一个中，nMOS晶体管NT具有：一对n型源极/漏极区域SD；栅极绝缘膜(图未示)；栅极电极层GE。一对n型源极/漏极区域SD分别形成在半导体衬底SUB的表面。栅极电极层GE隔着栅极绝缘膜形成在被一对n型源极/漏极区域SD夹持的半导体衬底SUB的表面上。
在高速单元以及高集成单元的任意一个中，pMOS晶体管PT的栅极电极层GE和nMOS晶体管NT的栅极电极层GE被一体化并被彼此电连接。
在高速单元以及高集成单元的任意一个中，以沿着标准单元区域的图中Y方向上侧的边界在图中X方向延伸的方式，在半导体衬底SUB内的表面形成n+区域NIR。此外，以沿着标准单元区域的图中Y方向下侧的边界在图中X方向延伸的方式，在半导体衬底SUB内的表面形成p+区域PIR。
在此，高速单元中的CMOS反相器的平面布局和高集成化中的CMOS反相器的平面布局相同。此外，高速单元中的n+区域NIR以及p+区域PIR各自的平面布局和高集成单元中的n+区域NIR以及p+区域PIR各自的平面布局相同。
参照图19，在MOS晶体管PT、NT上，隔着层间绝缘层(图未示)形成被构图后的第一层金属层。该第一层金属层具有：GND电位的电源线的下层布线GND、GNDL；VDD电位的电源线的下层布线VDD、VDDL；其它信号线SLL1、SLL2。
下层布线GNDL沿着高速单元中的标准单元区域的图中Y方向下侧的边界在图中X方向上延伸。该下层布线GNDL通过多个接触孔CH电连接到下层的p+区域PIR。此外，下层布线GNDL通过多个接触孔CH电连接到nMOS晶体管NT的源极/漏极区域SD的一方。
下层布线VDDL沿着高速单元中的标准单元区域的图中Y方向上侧的边界在图中X方向上延伸。该下层布线VDDL通过多个接触孔CH电连接到下层的n+区域NIR。此外，下层布线VDDL通过多个接触孔CH电连接到pMOS晶体管PT的源极/漏极区域SD的一方。
信号线SLL1通过接触孔CH分别电连接到nMOS晶体管的NT的源极/漏极区域SD的另一方和pMOS晶体管PT的源极/漏极区域SD的另一方。信号线SLL2通过接触孔CH电连接到栅极电极层GE。
在此，高速单元中的下层布线GNDL以及下层布线VDDL各自的平面布局和高集成单元中的下层布线GND以及下层布线VDD各自的平面布局相同。此外，高速单元中的信号线SLL1以及信号线SLL2的平面布局和高集成单元中的信号线SLL1以及信号线SLL2的平面布局相同。
参照图20，在第一层金属层上，隔着层间绝缘层(图未示)形成被构图后的第二层金属层。该第二层金属层具有：GND电位的电源线的上层布线GNDU；VDD电位的电源线的上层布线VDDU；其它信号线SLU1～SLU4。
上层布线GNDU沿着在高速单元中的标准单元区域的图中Y方向下侧的边界在图中X方向上延伸。该上层布线GNDU通过多个通孔VH1电连接到下层的下层布线GNDL。此外，上层布线GNDU具有比下层布线GNDL的线宽W1a大的线宽W2a。
上层布线VDDU沿着高速单元中的标准单元区域的图中Y方向上侧的边界在图中X方向上延伸。该上层布线VDDU通过多个通孔VH1电连接到下层的下层布线VDDL。此外，上层布线VDDU具有比下层布线VDDL的线宽W1b大的线宽W2b。
此外，各个信号线SLU3、SLU4形成在高速单元中的标准单元内。这些信号线SLU3、SLU4的每一个沿着图中X方向(即，在平面图中与GNDU、VDDU延伸的方向相同的方向)横跨(across)高速单元中的标准单元区域的边界。信号线SLU3通过通孔VH1电连接到信号线SLL1。此外，信号线SLU4通过通孔VH1电连接到信号线SLL2。
此外，在高集成单元的标准单元中，各个信号线SLU1、SLU2在图中Y方向(即，在平面图中与下层布线GND、VDD延伸的方向正交的方向)延伸。信号线SLU1通过通孔VH1电连接到信号线SLL1。此外，信号线SLU2通过通孔VH1电连接到信号线SLL2。
此外，各个信号线SLU1、SLU2在图中Y方向延伸并横跨高集成单元中的标准单元区域的边界。
接着，说明各个高集成优先的逻辑区域HIL和高性能优先的逻辑区域HRL的多个标准单元。
图21示出第一层金属层。图22示出第一层金属层和其上的第二层金属层。图23示出第一层以及第二层金属层、其上的第三层金属层、其上的第四金属层。
参照图21，在多个标准单元的情况下，也与单一标准单元的情况相同，第一层金属层和比其更靠下的层的各自的平面布局结构在高速单元和高集成单元中是相同的。
参照图22以及图23，在多个标准单元的情况下，也与单一标准单元的情况相同，第二层金属层和比其更靠上的层(例如，第三以及第四的金属层)的各自的平面布局结构在高速单元和高集成单元中是不同的。
在高速单元中，由第二层金属层构成的上层布线GNDU、VDDU以由比下层布线GNDL、VDDL的线宽小的线宽、沿着标准单元的边界延伸的方式形成。此外，由第二层金属层构成的信号线SLU在与下层布线GNDL、VDDL延伸的方向相同的方向延伸。
另一方面，在高集成单元中，不设置由第二层金属层构成的上层布线GNDU、VDDU。此外，由第二层金属层构成的信号线SLU在与下层布线GNDL、VDDL延伸的方向正交的方向延伸。
在高速单元中，如图22所示，不设置由第二层金属层构成的上层布线GNDU、VDDU。因此，不能使由第二层金属层构成的信号线SLU以跨过图中Y方向上侧的标准单元和下侧的标准单元的边界的方式延伸。在高速单元中，如图23所示，当不使用第三层金属层和第四层金属层时，不能将图中Y方向相邻的标准单元内的元件彼此间、图中X方向相邻的标准单元内的元件彼此间电连接。
即，以跨过图中Y方向的上下的标准单元间的边界的方式，配置由第三层金属层构成的信号线SL3，由此，能够将在图中Y方向相邻的标准单元内的元件彼此电连接。此外，以跨过图中X方向的左右标准单元间的边界的方式，配置由第四层金属层构成的信号线SL4，由此，能够将在图中X方向相邻的标准单元内的元件彼此间电连接。
另一方面，在高集成单元中，如图22所示，不设置由第二层金属层构成的上层布线GNDU、VDDU。因此，能够使由第二层金属层构成的信号线SLU以跨过在图中Y方向上下相邻的标准单元间的边界的方式延伸。因此，在高集成单元中，如图23所示，不使用第四层金属层，使用第二层金属层和第三层金属层，也能够将在图中Y方向相邻的标准单元内的元件彼此间、在图中Y方向上相邻的标准单元内的元件彼此间电连接。
即，以跨过图中Y方向的上下的标准单元间的边界的方式配置由第二层金属层构成的信号线SLU，由此，能够将在图中Y方向相邻的标准单元内的元件彼此电连接。此外，以跨过图中X方向的左右的标准单元间的边界的方式配置由第三层金属层构成的信号线SL3，由此，能够将在图中X方向相邻的标准单元内的元件彼此电连接。
根据本实施方式，在高速单元的标准单元内，GND电位的电源线分离为下层布线GNDL和上层布线GNDU，并且VDD电位的电源线分离为下层布线VDDL和上层布线VDDU。因此，电源线与单一层的情况相比，电流路径增加，所以能够谋求高速化。此外，不使电源线的线宽变粗就能增加电流路径，所以，也能够谋求高集成化。
此外，上层布线GNDU、VDDU的线宽W2a、W2b分别比下层布线GNDL、VDDL的线宽W1a、W1b大，所以，可以降低电源线的电阻值。
此外，下层布线GNDL、VDDL的线宽W1a、W1b分别比上层布线GNDU、VDDU的线宽W2a、W2b小，所以，相应地布线的配置用的空置空间变大。因此，在与下层布线相同的层配置其它布线等变得容易，其它布线的平面布局的自由度提高。
此外，下层布线GNDL、VDDL以及上层布线GNDU、VDDU分别沿着标准单元的边界延伸。因此，在各个相邻的标准单元中可以共有这些电源线。由此，不需要按照各标准单元分别形成这些电源线，所以能够谋求高集成化。
如上所述，能够得到可兼顾高速化以及高集成化这两者的半导体装置。
此外，根据本实施方式，第一层金属层和其下层的平面布局在高速单元和高集成单元中是共同的。因此，平面布局的设计变得容易。该设计中的P&R(Placeand Route：自动布线配置)流程(flow)如下。
首先，第一层金属层以及其下层的平面布局作为高速单元和高集成单元的共同布局而注册到标准单元库中。另一方面，准备注册了在高速单元的端子存取中所使用的通孔和在高集成单元的端子存取中所使用的通孔的工艺文件(technologyfile)。
在P&R流程中，从注册到标准单元库的共同的布局追加P&R的工艺文件的注册数据，从而设计高速单元和高集成单元。
这样，第一层金属层和其下层的平面布局在高速化单元和高集成单元中是共同的，所以，不需要准备在高速单元和高集成单元中单元结构不同的多个库，设计变得容易。
此外，仅变更第二层金属层和其上层的图案，在高集成优先的逻辑区域HIL形成高速单元，并且在高性能优先的逻辑区域HRL形成高集成单元。因此，在高速单元和高集成单元，可以使第二层金属层和其下层的平面图案相同，所以，可以使兼顾高速化以及高集成化这两者的半导体装置的图案设计变得容易。
此外，在本实施方式中，在高集成优先的逻辑区域HIL形成高速单元，并且在高性能优先的逻辑区域HRL形成高集成单元。在该高速单元中，电源线(VDD布线、GND布线)被分配为下层布线GNDL、VDDL和上层布线GNDU、VDDU。因此，电源线与单一层的情况相比，电流路径增加，所以能够谋求高速化。
此外，在高集成单元中，电源线(VDD布线、GND布线)由单一层构成，所以，能够谋求叠层方向的高集成化。此外，由于电源线(VDD布线、GND布线)由单一层构成，所以，与高速单元相比，能够自由地配置由第二层金属层构成的信号线。例如，如图20所示，能够使由第二层金属层构成的信号线在与下层布线GND、VDD在平面图中正交方向上延伸、并横跨标准单元的边界。因此，由第二层金属层构成的信号线的平面布局的自由度提高。
(实施方式6)
参照图24，本实施方式的结构与图21～图23所示的实施方式5的结构相比较，具有使高集成单元的平面布局相对于高速单元的平面布局相对地旋转90°的结构，在这一点上是不同的。
由此，由第三层金属层构成的信号线SL3延伸的方向在高速单元以及高集成单元这两者中能够为相同的方向。
此外，本实施方式的上述以外的结构与图21～图23所示的实施方式5的结构大致相同，所以同一要素给出同一符号，不重复其说明。
根据本实施方式，能够使由第三层金属层构成的信号线SL3延伸的方向在高速单元和高集成单元中为相同的方向，所以布线设计变得容易。因此，能够谋求集成度的提高以及自动布线的收敛时间的缩短等。
此外，在上述实施方式1～6中，相对彼此相邻的标准单元内的功能元件以及布线的平面布局结构，可以具有相对于这些标准单元的边界线为线对称的结构。特别地，在多个种类的标准单元间，在标准单元边界所设置的接地布线或电源布线在单元边界为线对称的结构。由此，在该单元的边界上下所存在的标准单元能够将接地布线或电源布线共同化，布局的缩小或P&R(Place and Route：自动布线配置)中的单元配置设计变得容易。
此外，在上述实施方式4～6中，作为功能元件，对具有CMOS反相器、NAND等的元件进行了说明，但是，本发明不限定于此，也可以应用于CMOS的NAND或NOR电路、触发器电路、三态缓冲器电路、其以外的其它功能元件。
本发明能够特别有利地应用于具有所排列的多个标准单元的半导体装置。
应该认为本次公开的实施方式在所有方面都是示例而并不是限定。本发明的范围不是上述的说明，而是由技术方案的范围来示出，包括与技术方案的范围等同的意义以及在范围内的全部变更。

Claims (11)

1.一种半导体装置，具有所排列的多个标准单元，其中，
具备：包含在上述标准单元中的功能元件；与上述功能元件电连接、并且具有下层布线以及上层布线的电源线，
上述下层布线具有沿着彼此相邻的上述标准单元的边界在上述边界上延伸的部分，
上述上层布线具有在平面图中与上述下层布线相比位于上述标准单元的内侧的部分，
上述功能元件通过上述上层布线电连接到上述下层布线。
2.根据权利要求1的半导体装置，其中，
还具备电连接到上述功能元件上的信号线，
上述信号线以配置如下方式：在平面图中，位于上述功能元件与上述上层布线的连接部和上述下层布线的在上述边界上延伸的部分之间。
3.根据权利要求1的半导体装置，其中，
在配置上述功能元件的上述标准单元内，连接上述上层布线和上述下层布线。
4.根据权利要求1的半导体装置，其中，
在不包含上述功能元件的上述标准单元内，连接上述上层布线和上述下层布线。
5.根据权利要求4的半导体装置，其中，
还具备配置在不包含上述功能元件的上述标准单元内、并且电连接到上述下层布线的熔丝。
6.根据权利要求1的半导体装置，其中，
上述上层布线具有沿着上述标准单元的边界在上述边界上延伸的部分，
上述上层布线的在上述边界上延伸的部分的线宽，比上述下层布线的在上述边界上延伸的部分的线宽大。
7.一种半导体装置，具有所排列的多个标准单元，其中，
具备：包含在上述标准单元中的功能元件；电连接到上述功能元件、并且具有下层布线以及上层布线的第一电源线，
上述下层布线以及上述上层布线彼此电连接，并且，分别具有沿着彼此相邻的上述标准单元的边界在上述边界上延伸的部分，
上述上层布线在平面图中具有比上述下层布线粗的线宽。
8.根据权利要求7的半导体装置，其中，
上述下层布线和上述上层布线通过多个第一通孔被电连接，
上述多个第一通孔以与构成上述功能元件的晶体管的配置间距相同的间距配置。
9.根据权利要求7的半导体装置，其中，
上述第一电源线具有加强布线，该加强布线形成在比上述上层布线更靠上的层上，
上述加强布线在平面图中在与上述上层布线正交的方向延伸。
10.根据权利要求9的半导体装置，其中，
还具备在上述上层布线和上述加强布线之间形成的层间绝缘层，
上述层间绝缘层在平面图中上述上层布线和上述加强布线交叉的一个交叉部，具有用于电连接上述上层布线和上述加强布线的多个第二通孔。
11.根据权利要求7的半导体装置，其中，
上述多个标准单元包含第一标准单元和第二标准单元，
上述第一标准单元包含：具有上述下层布线以及上述上层布线的上述第一电源线；在与上述上层布线相同的层上延伸、并且在平面图中在与上述下层布线以及上述上层布线相同的方向延伸的第一信号线，
上述第二标准单元包含：仅由在与上述下层布线相同的层上延伸的布线层构成的第二电源线；在与上述上层布线相同的层上延伸、并且在平面图中在与上述布线层正交的方向延伸的第二信号线。
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