CN112868094A - 半导体芯片 - Google Patents

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Abstract

半导体芯片(1)具备：由在X方向上排列配置的I/O单元(10)构成的第1单元列(5)；和由在X方向上排列配置的I/O单元(10)构成且在Y方向上与第1单元列(5)空出给定的间隔配置的第2单元列(6)。多个外部连接焊盘(12)包含：各自与任一个I/O单元(10)连接的焊盘(12)；和与哪一个I/O单元(10)都不连接且与电源供给用的焊盘(12)连接的增强电源焊盘(14)。增强电源焊盘(14)配置成位于第1单元列(5)与第2单元列(6)之间的区域。

Description

半导体芯片
技术领域
本公开涉及具有核心区域和I/O区域的半导体芯片。
背景技术
近年的半导体集成电路的大规模化得以进展，输入输出信号数在增大。因此，在构成半导体集成电路的装置即半导体芯片中，用于与外部交换信号等的外部连接焊盘的个数正大幅增加。外部连接焊盘的个数增大关系到半导体芯片面积的增加。此外，外部连接焊盘由于制造过程中的短路的担忧等而很难进行微细化。
在专利文献1中公开了将I/O单元列设为2列且在每个I/O单元列以交错状配置了键合焊盘的半导体集成电路。
在先技术文献
专利文献
专利文献1：美国专利8549447号
发明内容
发明要解决的课题
但是，在用键合线从半导体集成电路向外部连接的情况下，为了不使键合线彼此短路而需要将键合焊盘间分离给定距离。因此，在如专利文献1那样将I/O单元列设为2列的情况下，有时需要使I/O单元列间分离，在该情况下会产生死角。
本公开的目的在于，提供有效活用在I/O单元列间分离的情况下产生的死角而实现小面积化的半导体集成电路。
用于解决课题的手段
在本公开中，具有形成有内部电路的核心区域和处于所述核心区域的周围的I/O区域的半导体芯片具备：配置在所述I/O区域的多个I/O单元；和与该半导体芯片的外部连接的多个外部连接焊盘，所述多个I/O单元具备：由在沿该半导体芯片的外边缘的方向即第1方向上排列配置的I/O单元构成的第1单元列；和由在所述第1方向上排列配置的I/O单元构成且在与所述第1方向垂直的第2方向上与所述第1单元列空出给定的间隔配置的第2单元列，所述多个外部连接焊盘包括：各自与所述多个I/O单元的任一个连接的多个单元连接焊盘；和与所述多个I/O单元的哪一个都不连接且与所述多个单元连接焊盘当中用于电源供给的单元连接焊盘连接的增强电源焊盘，所述增强电源焊盘配置成中心位于所述第1单元列与所述第2单元列之间的区域。
根据该方案，配置在I/O区域的多个I/O单元具有由在第1方向上排列配置的I/O单元构成的第1以及第2单元列。第1单元列和第2单元列空出给定的间隔配置。在第1单元列与第2单元列之间的区域配置增强电源焊盘。增强电源焊盘不与I/O单元连接，而与用于电源供给的单元连接焊盘连接。由此，能够在不增加半导体芯片的面积的情况下，追加电源供给用的焊盘。
此外，通过在第1单元列与第2单元列之间的区域配置增强电源焊盘，能够在不增加电源单元的情况下，降低电源的电感、阻抗。因此，能够减少电源供给用的I/O单元、用于电源供给的单元连接焊盘的个数。由此，能够实现半导体芯片的小面积化。
因此，能够有效活用在I/O单元列间分离的情况下产生的死角，实现半导体集成电路的小面积化。
发明效果
根据本公开，能够提供可有效活用在I/O单元列间分离的情况下产生的死角而实现小面积化的半导体芯片。
附图说明
图1是示意性表示实施方式涉及的半导体芯片的整体结构的俯视图。
图2是第1实施方式涉及的半导体芯片中的焊盘配置的例子。
图3是示意性表示安装有半导体芯片的半导体装置的结构例的截面图。
图4是图2所示的部分A的焊盘配置的放大图。
图5是将图4所示的焊盘与键合线连接的结构例。
图6是图2所示的部分B的焊盘配置的放大图。
图7是图2所示的部分C的焊盘配置的放大图。
图8是图2所示的部分D的焊盘配置的放大图。
图9是图2所示的部分E的焊盘配置的放大图。
图10是第1实施方式中的焊盘配置的其他例子。
图11是第2实施方式涉及的半导体芯片中的焊盘配置的例子。
图12是第2实施方式中的焊盘配置的其他例子。
图13是第2实施方式中的焊盘配置的其他例子。
具体实施方式
(第1实施方式)
图1是示意性表示实施方式涉及的半导体芯片的整体结构的俯视图。图1所示的半导体芯片1具备：形成有内部电路的核心区域2；和设置于核心区域2的周围且形成有接口电路(I/O电路)的I/O区域3。在I/O区域3按照以环状包围半导体芯片1的周边部的方式配置有构成I/O电路的多个I/O单元10，这一点在图1中简化了图示。另外，在图1中，I/O区域3设置在核心区域2的周围整体，但I/O区域3设置在核心区域2的周围的一部分也没有关系。即，I/O区域3处于核心区域2与半导体芯片1的外边缘之间。此外，在半导体芯片1配置有用于将半导体芯片1与外部连接的多个外部连接焊盘12(以下，适当仅称为焊盘)，这一点在图1中省略了图示。外部连接焊盘12配置在I/O区域3以及核心区域2的一部分。
图2是表示第1实施方式涉及的半导体芯片中的焊盘配置的例子的图。图2与图1的部分Z的放大图相当。在图2中，在I/O区域3配置有多个I/O单元10以及多个外部连接焊盘12。多个I/O单元10以及多个外部连接焊盘12在与第1方向相当的X方向(图面横向，沿半导体芯片的外边缘的方向)上排列配置。各I/O单元10与配置在I/O区域3的任一个焊盘12连接。
另外，在本公开中，所谓与同一节点连接的焊盘是指向半导体芯片1内的电路供给或者输入输出同一电位、同一信号的焊盘。例如，供给同一电源电位的电源焊盘、供给接地电位的接地焊盘、输入共通的信号的信号焊盘、输出共通的信号的信号焊盘、给出同一偏置电位的信号焊盘等相当于与同一节点连接的焊盘。
图3是示意性表示安装有半导体芯片1的半导体装置的结构例的截面图。图3的结构表示BGA(Ball Grid Array，球栅阵列)封装的例子。半导体芯片1安装在封装基板7的主面上。在封装基板7的主面的半导体芯片1的周围设置有键合用的指8。半导体芯片1的外部连接焊盘12通过键合线9与设置于封装基板7的指8连接。
回到图2，多个I/O单元10包含第1单元列5和第2单元列6。第1单元列5以及第2单元列6由在X方向上配置的I/O单元10构成。此外，第1单元列5在与第2方向相当的Y方向(图面纵向，与第1方向垂直的方向)上与第2单元列6之间空出给定的间隔配置。此外，属于第2单元列6的I/O单元10在Y方向上配置在与属于第1单元列5的I/O单元10对置的位置。在图2中，第1单元列5配置得比第2单元列6更靠核心区域2侧(图面上侧)。
此外，多个外部连接焊盘12包含第1焊盘群16和第2焊盘群17。第1焊盘群16由与第1单元列5中包含的I/O单元10的任一个连接的焊盘12构成且配置在第1单元列5之上。第2焊盘群17由与第2单元列6中包含的I/O单元10的任一个连接的焊盘12构成且配置在第2单元列6之上。因此，第1焊盘群16在Y方向上与第2焊盘群17之间空出间隔而配置。属于第1以及第2焊盘群16、17的焊盘12与单元连接焊盘相当。
此外，第1以及第2焊盘群16、17分别将由在X方向上排列配置的焊盘12构成的焊盘列在Y方向上排列配置2列。在第1以及第2焊盘群16、17中，焊盘12以交错状配置。
此外，多个外部连接焊盘12包含多个增强电源焊盘14。多个增强电源焊盘14在第1焊盘群16与第2焊盘群17之间在X方向上排列配置。各增强电源焊盘14在俯视下配置成中心位于第1单元列5与第2单元列6之间。在图2中，各增强电源焊盘14在俯视下与属于第1以及第2单元列5、6的I/O单元10没有重合。另外，增强电源焊盘14也可以是中心位于第1单元列5与第2单元列6之间，且与I/O单元10有一部分重合。增强电源焊盘14与第1单元列5以及第2单元列6中包含的哪一个I/O单元10都不直接连接。
<部分A>
图4是图2的部分A的放大图。在图4中，从同一节点向着色为灰色的部分供给电源。I/O单元100是用于向半导体集成电路供给电源的电源单元，焊盘120与半导体芯片1的外部连接，且为了向I/O单元100供给电源而通过省略图示的手段与I/O单元100连接。与半导体芯片1的外部连接且被供给电源的增强电源焊盘140在X方向上配置在与焊盘120相同的位置，并通过布线180与焊盘120连接。增强电源焊盘140配置在相比于与属于第1焊盘群16的任一个焊盘的中心间距离(在图4中，与焊盘121、122的中心间距离最短)而与焊盘120的中心间距离更加短的位置。此外，增强电源焊盘140与属于第1焊盘群16的哪一个焊盘12都不连接。
图5是表示在图4所示的结构中将焊盘与键合线连接的状态的图。各焊盘12分别与键合线9连接，且通过键合线9与配置在图面下方的省略图示的键合用的指8连接。各焊盘12与相互相同或者不同的节点连接，但焊盘120和增强电源焊盘140与同一节点连接。
这里，焊盘120以及增强电源焊盘140配置在与属于第1焊盘群16的焊盘12当中配置在距增强电源焊盘140最近的位置的焊盘121、122在X方向上错开的位置。因此，与焊盘120以及增强电源焊盘140各自连接的键合线9和与焊盘121、122各自连接的键合线9相互不短路。另一方面，由于焊盘120和增强电源焊盘140在X方向上配置在相同的位置，因此各自连接的键合线9有可能会短路。但是，由于焊盘120以及增强电源焊盘140与同一节点连接，因此即使各自连接的键合线9彼此短路也不会出现问题。不如通过各自连接的键合线9发生短路，从而使键合线9的电感值以及阻抗值降低，抑制电源的IR-drop(电源电压下降)的问题、针对电源的EM(Electro migration，电迁移)的问题以及同时变化输出噪声(Simultaneous Switching Output，同时开关输出)的问题。
另外，焊盘120和增强电源焊盘140也可以不在X方向上配置在完全相同的位置。其中，增强电源焊盘140优选在X方向上配置在比焊盘121、122中的任一个更接近焊盘120的位置。
此外，焊盘120、增强电源焊盘140以及布线180可以配置在同一布线层，也可以配置在不同的布线层。
<部分B>
图6是图2的部分B的放大图。在图6中，从同一节点向着色为灰色的部分供给电源。I/O单元101、102均是用于向半导体集成电路供给电源的电源单元。此外，焊盘123是属于第1焊盘群16且为了向I/O单元101供给电源而通过省略图示的手段与I/O单元101连接的电源焊盘。焊盘124是属于第2焊盘群17且为了向I/O单元102供给电源而通过省略图示的手段与I/O单元102连接的电源焊盘。增强电源焊盘141通过布线181与焊盘123连接，并通过布线182与焊盘124连接。增强电源焊盘141在X方向上配置在焊盘123与焊盘124之间的位置。
图6中也与图5同样，各焊盘12通过未图示的键合线9与键合用的指8连接。各焊盘12与相互相同或者不同的节点连接，焊盘123、124以及增强电源焊盘141与同一节点连接。
这里，增强电源焊盘141在X方向上配置在焊盘123与焊盘124之间，因此与焊盘123、124以及增强电源焊盘141各自连接的键合线9有可能短路。但是，由于焊盘123、124以及增强电源焊盘141与同一节点连接，因此即使所连接的键合线9彼此短路也不会出现问题。不如通过各自连接的键合线9发生短路，从而使键合线9的电感值以及阻抗值降低，来抑制电源的IR-drop的问题、针对电源的EM的问题以及同时变化输出噪声的问题。
另外，在图6中，焊盘123、124、增强电源焊盘141以及布线181、182可以配置在同一布线层，也可以配置在不同的布线层。
<部分C>
图7是图2的部分C的放大图。在图7中，从同一节点向着色为灰色的部分供给电源。I/O单元103是用于向半导体集成电路供给电源的电源单元。此外，焊盘125是属于第1焊盘群16且为了向I/O单元103供给电源而通过省略图示的手段与I/O单元103连接的电源焊盘。增强电源焊盘142通过布线183与属于第1焊盘群16的焊盘125连接。增强电源焊盘142配置成在X方向上与焊盘125成为相同的位置。增强电源焊盘142与属于第2焊盘群17的哪一个焊盘12都不连接。
图7中也与图5同样，各焊盘12通过未图示的键合线9与键合用的指8连接。各焊盘12是与相互相同或者不同的节点连接的焊盘，焊盘125和增强电源焊盘142与同一节点连接。
这里，增强电源焊盘142在X方向上配置在与焊盘125相同的位置，因此与焊盘125以及增强电源焊盘142连接的键合线9有可能相互接触而短路。但是，由于焊盘125和增强电源焊盘142与同一节点连接，因此即使所连接的键合线9彼此短路也不会出现问题。不如通过与焊盘125和增强电源焊盘142连接的键合线9发生短路，从而使键合线9的电感值以及阻抗值降低，来抑制电源的IR-drop的问题、针对电源的EM的问题以及同时变化输出噪声的问题。
另外，在图7中，焊盘125和增强电源焊盘142可以不必一定在X方向上配置在相同的位置。
此外，焊盘125、增强电源焊盘142以及布线183可以配置在同一布线层，也可以配置在不同的布线层。
<部分D>
图8与图2的部分D的放大图相当。在图8中，从同一节点向着色为灰色的部分供给电源。I/O单元104～106均是用于向半导体芯片1供给电源的电源单元。此外，焊盘127～129是为了各自向I/O单元104～106供给电源而通过省略图示的手段与该I/O单元连接的电源焊盘。在图8中，焊盘127、128属于第1焊盘群16，焊盘129属于第2焊盘群17。此外，焊盘129在X方向上配置在焊盘127与焊盘128之间。
增强电源焊盘143、144在第1单元列5与第2单元列6之间的区域在X方向上排列配置。增强电源焊盘143通过布线184与焊盘127连接，增强电源焊盘144通过布线185与焊盘128连接。增强电源焊盘143在X方向上处于与焊盘127相同的位置，增强电源焊盘144在X方向上处于与焊盘128相同的位置。进一步地，焊盘129以及增强电源焊盘143、144通过布线186相互连接。即，多个增强电源焊盘143、144在X方向上排列配置，且相互通过布线连接。
图8中也与图5同样，各焊盘12通过未图示的键合线9与键合用的指8连接，各焊盘12与相互相同或者不同的节点连接，焊盘127～129以及增强电源焊盘143、144与同一节点连接。
这里，增强电源焊盘143在X方向上配置在与焊盘127相同的位置，增强电源焊盘144在X方向上配置在与焊盘128相同的位置。此外，增强电源焊盘143、144以及焊盘129在X方向上配置在接近的位置。因此，与焊盘127～129以及增强电源焊盘143、144各自连接的键合线9有可能相互接触而短路。但是，由于焊盘127～129以及增强电源焊盘143、144与同一节点连接，因此即使所连接的键合线9彼此短路也不会出现问题。不如通过键合线9彼此发生短路，从而使键合线9的电感值以及阻抗值降低，来抑制电源的IR-drop的问题、针对电源的EM的问题以及同时变化输出噪声的问题。
另外，在图8中，焊盘127和增强电源焊盘143以及焊盘128和增强电源焊盘144均可以不在X方向上配置在相同的位置。其中，增强电源焊盘143、144优选在X方向上配置在焊盘127与焊盘128之间。
此外，焊盘127～129、增强电源焊盘143、144以及布线184、185、186均可以配置在同一布线层，也可以配置在不同的布线层。
<部分E>
图9与图2的部分E的放大图相当。从同一节点向着色为灰色的部分供给电源。I/O单元107～113均是向半导体集成电路供给电源的电源单元。I/O单元107～110属于第1单元列5且在X方向上相邻地排列配置。I/O单元111～113属于第2单元列6且在X方向上相邻地排列配置。焊盘130～136是为了各自向I/O单元107～113供给电源而通过省略图示的手段与该I/O单元连接的电源焊盘。
增强电源焊盘145在X方向上配置在与焊盘132相同的位置。此外，焊盘130～132通过布线187相互连接，焊盘134～136通过布线188相互连接。焊盘131～133以及增强电源焊盘145通过布线189相互连接，焊盘135以及增强电源焊盘145通过布线190相互连接。即，焊盘130～136以及增强电源焊盘145通过布线187～190相互连接。此外，布线187与布线191连接，且经由布线191向核心区域2内供给电源。
图9中也与图5同样，各焊盘12通过未图示的键合线9与键合用的指8连接，且与相互相同或者不同的节点连接，焊盘130～136以及增强电源焊盘145与同一节点连接。
这里，由于增强电源焊盘145在X方向上配置在与焊盘132相同的位置，因此与焊盘132以及增强电源焊盘145连接的键合线9有可能相互接触而短路。此外，由于焊盘130～136以及增强电源焊盘145在X方向上接近地配置，因此与焊盘130、131、133～136以及增强电源焊盘145各自连接的键合线9有可能相互接触而短路。但是，由于焊盘130～136以及增强电源焊盘146与同一节点连接，因此即使所连接的键合线9彼此短路也不会出现问题。不如通过与焊盘130～136以及增强电源焊盘145连接的键合线9发生短路，从而使键合线9的电感值以及阻抗值降低，能够抑制电源的IR-drop的问题、针对电源的EM的问题以及同时变化输出噪声的问题。
进一步地，由于焊盘130～136以及增强电源焊盘145与同一节点连接，且焊盘130～136在X方向上配置在接近的位置，因此键合线9的设计自由度上升。此外，由于与同一节点连接的焊盘数多，因此电源的IR-drop的问题、针对电源的EM的问题以及同时变化输出噪声的问题可更加得到抑制。
另外，在图9中，增强电源焊盘145和焊盘132可以不必一定在X方向上配置在相同的位置。其中，增强电源焊盘145优选在X方向上配置在配置有焊盘130～136的范围内。
此外，焊盘130～136、增强电源焊盘145以及布线187～191均可以配置在同一布线层，也可以配置在不同的布线层。
此外，如图2所示那样，在与焊盘130～136以及增强电源焊盘145连接的节点、和与焊盘127～129、增强电源焊盘143，144连接的节点是同一节点的情况下，可以通过布线192将增强电源焊盘144和增强电源焊盘145连接。由此，能够进一步抑制电源的IR-drop的问题、针对电源的EM的问题以及同时变化输出噪声的问题。
如以上那样，根据本实施方式，在I/O区域3配置有由在X方向上排列配置的I/O单元10构成的第1以及第2单元列5、6。第1单元列5和第2单元列6空出给定的间隔配置。在第1单元列5与第2单元列6之间的区域配置增强电源焊盘14。增强电源焊盘14不与I/O单元10连接，而与用于电源供给的焊盘12连接。由此，能够在不增加半导体芯片1的面积的情况下追加电源供给用的焊盘。
此外，通过在第1单元列5与第2单元列6之间的区域配置增强电源焊盘14，能够在不增加电源单元的情况下降低电源的电感、阻抗。因此，能够减少第1以及第2单元列5、6中包含的电源单元的个数、第1以及第2焊盘群16、17中包含的电源供给用的焊盘的个数。由此，能够实现半导体芯片1的小面积化。
另外，与部分A中的焊盘120以及增强电源焊盘140连接的节点、与部分B中的焊盘123、124以及增强电源焊盘141连接的节点、与部分C中的焊盘125以及增强电源焊盘142连接的节点、与部分D中的焊盘127～129、增强电源焊盘143、144连接的节点、以及与部分E中的焊盘130～136以及增强电源焊盘145连接的节点可以相同，也可以不同。
图10是本实施方式中的焊盘配置的其他例子。图10的结构基本上与图2相同。其中，增强电源焊盘140～145分别在Y方向上各排列配置有2个，在Y方向上排列的增强电源焊盘140～145通过布线相互连接。
通过该配置，能够获得与图2的结构同样的效果。此外，通过增加配置在第1单元列5与第2单元列6之间的区域的增强电源焊盘14的数目，能够增加与同一节点连接的焊盘数，因此能够降低电源的电感、阻抗，能够进一步抑制电源的IR-drop的问题、针对电源的EM的问题以及同时变化输出噪声的问题。
另外，各增强电源焊盘140～145也可以在Y方向上排列配置3个以上且相互连接。
(第2实施方式)
图11是表示第2实施方式涉及的半导体芯片中的焊盘配置的例子的图。在图11中，经由各焊盘12向I/O单元100以及104～113供给电源VDD，经由各焊盘12向I/O单元101～103供给电源VSS。
图11的结构基本上是与图2相同的结构，但在第1单元列5与第2单元列6之间的区域在X方向上延伸地形成有多个增强电源布线。具体来说，供给电源VDD的增强电源布线21以及供给电源VSS的增强电源布线22形成在增强电源焊盘14与第1单元列5之间的区域以及增强电源焊盘14与第2单元列6之间的区域。此外，在图11中，增强电源布线21形成得比增强电源布线22更接近增强电源焊盘14。
增强电源布线21经由过孔与布线180、184～186、189、190各自连接。此外，增强电源布线22经由过孔与布线181～183各自连接。
根据本实施方式，能够获得与第1实施方式相同的效果。除此以外，能够经由增强电源布线21、22连接多个电源焊盘、增强电源焊盘，以低电阻稳定地向各I/O单元10供给电源。此外，能够减少为了应对ESD的制约而设置的电源单元的数目。
另外，增强电源布线21、22和各焊盘12以及各增强电源焊盘14可以配置在同一布线层，也可以配置在不同的布线层。其中，各布线180～186、180、190和增强电源布线21、22为了避免短路而配置在不同的布线层。
此外，增强电源布线21、22可以仅形成在增强电源焊盘14与第1单元列5之间的区域以及增强电源焊盘14与第2单元列6之间的区域的任一方。此外，可以仅将增强电源布线21、22的任一方形成在增强电源焊盘14与第1单元列5之间的区域以及增强电源焊盘14与第2单元列6之间的区域。此外，可以将增强电源布线22配置得比增强电源布线21更接近增强电源焊盘14。
图12是本实施方式中的焊盘配置的其他例子。图12的结构基本上与图11相同。其中，增强电源布线21、22在俯视下配置在与增强电源焊盘14重合的位置。增强电源布线21经由过孔与增强电源焊盘140、143～145各自连接。增强电源布线22经由过孔与增强电源焊盘141、142各自连接。
由此，除了可得到与第1实施方式相同的效果以外，能够从增强电源布线21、22以低电阻稳定地向各I/O单元10供给电源。此外，能够减少为了应对ESD的制约而设置的电源单元的数目。
另外，增强电源布线21、22和各增强电源焊盘14(增强电源焊盘140～145)为了避免短路而配置在不同的布线层。
此外，如图12所示那样，也可以设置将增强电源布线21和I/O单元10内的电源布线(未图示)连接的布线193a、193b、将增强电源布线22和I/O单元10内的电源布线(未图示)连接的布线194a、194b。由此，能够从增强电源布线21、22向I/O单元10直接供给电源。
图13是本实施方式中的焊盘配置的其他例子。图13的结构基本上与图11相同。其中，第1单元列5以及第2单元列6在X方向上分离成被供给的电源相互不同的第1部分41和第2部分42。第1部分41被供给电源VDD1、VSS1，第2部分42被供给电源VDD2、VSS2。此外，在第1单元列5与第2单元列6之间的区域形成有增强电源布线23～26。
具体来说，增强电源布线23、24是分别用于将电源VDD1、VSS1向配置在第1部分41的I/O单元10供给的布线。增强电源布线25、26是分别用于将电源VDD2、VSS2向配置在第2部分42的I/O单元10供给的布线。
增强电源布线23、24形成在第1单元列5的第1部分41与增强电源焊盘140、141之间的区域以及第2单元列6的第1部分41与增强电源焊盘140、141之间的区域。增强电源布线25、26形成在第1单元列5的第2部分42与增强电源焊盘142～145之间的区域以及第2单元列6的第2部分42与增强电源焊盘142～145之间的区域。
此外，增强电源布线23经由过孔与布线180连接，增强电源布线24经由过孔与布线181、182各自连接。增强电源布线25经由过孔与布线184～186、189、190各自连接，增强电源布线26与布线183连接。
并且，在第1单元列5的第1部分41与第2部分42之间的区域配置有增强电源焊盘146，在第2单元列6的第1部分41与第2部分42之间的区域配置有增强电源焊盘147。进一步地，在增强电源焊盘146与增强电源焊盘147之间按照在X方向上与增强电源焊盘140～145相排列的方式配置增强电源焊盘148。增强电源焊盘146～148均不与属于第1单元列5以及第2单元列6的I/O单元10连接，而通过布线195、196相互连接。并且，增强电源焊盘146～148经由布线195、196与增强电源布线25连接。
由此，能够在获得与第1实施方式相同的效果的同时从增强电源布线23～26各自以低电阻向各I/O单元10供给电源。此外，能够为了应对ESD的制约而减少电源单元的数目。此外，第1单元列5以及第2单元列6中未配置有I/O单元10的死角也能够得到有效活用，能够谋求半导体集成电路的小面积化。
另外，增强电源焊盘146可以使其一部分在俯视下与第1单元列5的I/O单元10重合。其中，增强电源焊盘146的中心处于第1单元列5中第1部分41与第2部分42之间的区域。同样地，增强电源焊盘147可以使其一部分在俯视下与第2单元列6的I/O单元10重合。其中，增强电源焊盘147的中心处于第2单元列6中第1部分41与第2部分42之间的区域。
此外，第1部分41和第2部分42虽然将电源VDD1和电源VDD2、以及电源VSSl和电源VSS2双方分离，但也可以仅将任一方分离。例如，虽然将电源VDD1和电源VDD2分离，但电源VSS1和电源VSS2可以是共通的，虽然电源VDD1和电源VDD2是共通的，但也可以将电源VSS1和电源VSS2分离。
此外，可以不配置增强电源焊盘146～148当中的一部分增强电源焊盘。此外，增强电源焊盘146～148可以设置多个。
此外，增强电源布线23～26和各布线18(布线180～186、189、190、195、196)为了避免短路而被配置在不同的布线层。
另外，在上述实施方式以及变形例中，为了方便，将第1单元列5配置得比第2单元列6更靠核心区域2侧，但也可以将第2单元列6配置得比第1单元列5更靠核心区域2侧。在进行该配置的情况下，第1焊盘群16和第2焊盘群17被调换来配置。
产业上的可利用性
根据本公开，能够有效活用在I/O单元列间分离的情况下产生的死角，实现半导体集成电路的小面积化，因此例如在LSI的小型化、降低成本方面有效。
附图标记说明
1 半导体芯片
2 核心区域
3 I/O区域
5 第1单元列
6 第2单元列
10 I/O单元
12 外部连接焊盘
14 增强电源焊盘
16 第1焊盘群
17 第2焊盘群
18 布线
21～26 增强电源布线
41 第1部分
42 第2部分
100～113 I/O单元
120～136 外部连接焊盘
140～148 增强电源焊盘
180～196 布线。

Claims (10)

1.一种半导体芯片，具备：
形成有内部电路的核心区域；
处于所述核心区域与该半导体芯片的外边缘之间的I/O区域；
配置在所述I/O区域的多个I/O单元；和
与该半导体芯片的外部连接的多个外部连接焊盘，
所述多个I/O单元具备：
由在沿该半导体芯片的外边缘的方向即第1方向上排列配置的I/O单元构成的第1单元列；和
由在所述第1方向上排列配置的I/O单元构成且在与所述第1方向垂直的第2方向上与所述第1单元列空出给定的间隔配置的第2单元列，
所述多个外部连接焊盘包含：
各自与所述多个I/O单元的任一个连接的多个单元连接焊盘；和
与所述多个I/O单元的哪一个都不连接且与所述多个单元连接焊盘当中用于电源供给的单元连接焊盘连接的增强电源焊盘，
所述增强电源焊盘配置成中心位于所述第1单元列与所述第2单元列之间的区域。
2.根据权利要求1所述的半导体芯片，其中，
所述增强电源焊盘与连接了该增强电源焊盘的单元连接焊盘在所述第1方向上处于相同的位置。
3.根据权利要求1所述的半导体芯片，其中，
所述多个单元连接焊盘包含：
由各自与属于所述第1单元列的I/O单元连接的多个外部连接焊盘构成的第1焊盘群；和
由各自与属于所述第2单元列的I/O单元连接的多个外部连接焊盘构成的第2焊盘群，
所述增强电源焊盘与属于所述第1焊盘群的第1单元连接焊盘以及属于所述第2焊盘群的第2单元连接焊盘连接，且在所述第1方向上处于所述第1单元连接焊盘与所述第2单元连接焊盘之间的位置。
4.根据权利要求1所述的半导体芯片，其中，
所述多个单元连接焊盘包含：
由各自与属于所述第1单元列的I/O单元连接的多个外部连接焊盘构成的第1焊盘群；和
由各自与属于所述第2单元列的I/O单元连接的多个外部连接焊盘构成的第2焊盘群，
所述增强电源焊盘与属于所述第2焊盘群的第2单元连接焊盘连接，且与属于所述第1焊盘群的哪一个单元连接焊盘都不连接，
所述增强电源焊盘处于使得与所述第2单元连接焊盘的中心间距离相比于与属于所述第1焊盘群的任一个单元连接焊盘的中心间距离更短的位置。
5.根据权利要求1所述的半导体芯片，其中，
所述半导体芯片具备多个所述增强电源焊盘，
所述多个增强电源焊盘在所述第1方向上排列配置，且通过布线相互连接。
6.根据权利要求1所述的半导体芯片，其中，
所述半导体芯片具备多个所述增强电源焊盘，
所述多个增强电源焊盘在所述第2方向上排列配置，且通过布线相互连接。
7.根据权利要求1所述的半导体芯片，其中，
在所述第1单元列与所述第2单元列之间的区域具备在所述第1方向上延伸形成的增强电源布线。
8.根据权利要求7所述的半导体芯片，其中，
所述增强电源布线配置在所述增强电源焊盘与所述第1单元列之间的区域以及所述增强电源焊盘与所述第2单元列之间的区域当中的至少任一方。
9.根据权利要求7所述的半导体芯片，其中，
所述增强电源布线在俯视下与所述增强电源焊盘有重合。
10.根据权利要求7所述的半导体芯片，其中，
所述第1单元列在所述第1方向上分离成由被供给第1电源的I/O单元构成的第1部分和由被供给与所述第1电源不同的第2电源的I/O单元构成的第2部分，
所述多个外部连接焊盘包含与所述多个I/O单元的哪一个都不连接且与所述增强电源布线连接的第2增强电源焊盘，
所述第2增强电源焊盘配置成中心位于所述第1单元列中所述第1部分与所述第2部分之间的区域。
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