JPWO2020079830A1 - 半導体チップ - Google Patents

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Abstract

半導体チップ（１）は、Ｘ方向に並べて配置されたＩ／Ｏセル（１０）からなる第１セル列（５）と、Ｘ方向に並べて配置されたＩ／Ｏセル（１０）からなり、Ｙ方向において第１セル列（５）と所定の間隔を空けて配置された第２セル列（６）とを備える。複数の外部接続パッド（１２）は、それぞれがいずれかのＩ／Ｏセル（１０）と接続されたパッド１２と、いずれのＩ／Ｏセル（１０）とも接続されておらず、かつ、電源供給用のパッド（１２）と接続された補強電源パッド（１４）とを含む。補強電源パッド（１４）は、第１セル列（５）と第２セル列（６）との間の領域に位置するように、配置されている。

Description

本開示は、コア領域とＩ／Ｏ領域とを有する半導体チップに関する。
近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、半導体集積回路が構成される装置、すなわち半導体チップにおいて、外部と信号等をやりとりするための外部接続パッドの個数が大幅に増えている。外部接続パッドの個数の増大は、半導体チップ面積の増加につながる。また、外部接続パッドは、製造過程でのショートの懸念等のために、微細化が困難である。
特許文献１では、Ｉ／Ｏセル列を２列とし、かつ、Ｉ／Ｏセル列ごとに千鳥状にボンディングパッドを配置した半導体集積回路が開示されている。
米国特許８５４９４４７号
ところで、半導体集積回路から外部へボンディングワイヤで接続する場合、ボンディングワイヤ同士がショートしないようにボンディングパッド間を所定距離離間する必要がある。このため、特許文献１のようにＩ／Ｏセル列を２列とした場合、Ｉ／Ｏセル列間を離間させる必要がある場合があり、この場合にはデッドスペースが生じる。
本開示は、Ｉ／Ｏセル列間が離間した場合に発生するデッドスペースを有効に活用し、小面積化を実現する半導体集積回路を提供することを目的とする。
本開示では、内部回路が形成されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体チップは、前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、当該半導体チップの外部と接続される複数の外部接続パッドとを備え、前記複数のＩ／Ｏセルは、当該半導体チップの外辺に沿う方向である第１方向に並べて配置されたＩ／Ｏセルからなる第１セル列と、前記第１方向に並べて配置されたＩ／Ｏセルからなり、前記第１方向と垂直をなす第２方向において、前記第１セル列と所定の間隔を空けて配置された第２セル列とを備え、前記複数の外部接続パッドは、それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数のセル接続パッドと、前記複数のＩ／Ｏセルのいずれとも接続されておらず、かつ、前記複数のセル接続パッドのうち電源供給に用いられるセル接続パッドと接続された補強電源パッドと、を含み、前記補強電源パッドは、中心が前記第１セル列と前記第２セル列との間の領域に位置するように、配置されている。
この態様によると、Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルは、第１方向に並べて配置されたＩ／Ｏセルからなる第１および第２セル列を備える。第１セル列と第２セル列とは、所定の間隔を空けて配置されている。第１セル列と第２セル列との間の領域に補強電源パッドが配置される。補強電源パッドは、Ｉ／Ｏセルと接続されておらず、電源供給に用いられるセル接続パッドと接続されている。これにより、半導体チップの面積を増加させることなく、電源供給用のパッドを追加することができる。
また、第１セル列と第２セル列との間の領域に補強電源パッドを配置することによって、電源セルを増加させることなく電源のインダクタンスやインピーダンスを低減することができる。したがって、電源供給用のＩ／Ｏセルや電源供給に用いられるセル接続パッドの個数を減らすことが可能になる。これにより、半導体チップの小面積化を実現することができる。
したがって、Ｉ／Ｏセル列間が離間した場合に発生するデッドスペースを有効に活用し、半導体集積回路の小面積化を実現することができる。
本開示によると、Ｉ／Ｏセル列間が離間した場合に発生するデッドスペースを有効に活用し、小面積化を実現する半導体チップを提供することができる。
実施形態に係る半導体チップの全体構成を模式的に示す平面図 第１実施形態に係る半導体チップにおけるパッド配置の例 半導体チップが実装された半導体装置の構成例を模式的に示す断面図 図２に示す部分Ａのパッド配置の拡大図 図４に示すパッドをボンディングワイヤと接続した構成例 図２に示す部分Ｂのパッド配置の拡大図 図２に示す部分Ｃのパッド配置の拡大図 図２に示す部分Ｄのパッド配置の拡大図 図２に示す部分Ｅのパッド配置の拡大図 第１実施形態におけるパッド配置の他の例 第２実施形態に係る半導体チップにおけるパッド配置の例 第２実施形態におけるパッド配置の他の例 第２実施形態におけるパッド配置の他の例
（第１実施形態）
図１は実施形態に係る半導体チップの全体構成を模式的に示す平面図である。図１に示す半導体チップ１は、内部回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。図１では図示を簡略化しているが、Ｉ／Ｏ領域３には、半導体チップ１の周辺部を環状に囲むように、Ｉ／Ｏ回路を構成する複数のＩ／Ｏセル１０が配置されている。なお、図１では、Ｉ／Ｏ領域３はコア領域２の周囲全体に設けられているが、Ｉ／Ｏ領域３はコア領域２の周囲の一部に設けられていてもかまわない。すなわち、Ｉ／Ｏ領域３はコア領域２と半導体チップ１の外辺との間にある。また図１では図示を省略しているが、半導体チップ１には、半導体チップ１と外部とを接続するための複数の外部接続パッド１２（以下、適宜、単にパッドという）が配置されている。外部接続パッド１２は、Ｉ／Ｏ領域３および、コア領域２の一部に配置されている。
図２は第１実施形態に係る半導体チップにおけるパッド配置の例を示す図である。図２は、図１の部分Ｚの拡大図に相当する。図２において、Ｉ／Ｏ領域３には、複数のＩ／Ｏセル１０および複数の外部接続パッド１２が配置されている。複数のＩ／Ｏセル１０および複数の外部接続パッド１２は、第１方向に相当するＸ方向（図面横方向、半導体チップの外辺に沿う方向）に並べて配置される。各Ｉ／Ｏセル１０は、Ｉ／Ｏ領域３に配置された、いずれかのパッド１２と接続される。
なお、本開示では、同一ノードに接続されるパッドとは、同一の電位や同一の信号を半導体チップ１内の回路に供給し、もしくは入出力するパッドのことをいう。例えば、同一電源電位を供給する電源パッド、接地電位を供給するグランドパッド、共通の信号を入力する信号パッド、共通の信号を出力する信号パッド、同一のバイアス電位を与える信号パッド等が、同一ノードに接続されるパッドに相当する。
図３は半導体チップ１が実装された半導体装置の構成例を模式的に示す断面図である。図３の構成は、ＢＧＡ（Ball Grid Array）パッケージの例を示す。半導体チップ１はパッケージ基板７の主面上に実装される。パッケージ基板７の主面における半導体チップ１の周囲には、ボンディング用のフィンガー８が設けられている。半導体チップ１の外部接続パッド１２は、パッケージ基板７に設けられたフィンガー８と、ボンディングワイヤ９によって接続される。
図２に戻り、複数のＩ／Ｏセル１０は、第１セル列５と、第２セル列６と、を含む。第１セル列５および第２セル列６は、Ｘ方向に配置されたＩ／Ｏセル１０からなる。また、第１セル列５は、第２方向に相当するＹ方向（図面縦方向、第１方向と垂直をなす方向）において、第２セル列６との間に所定の間隔を空けて配置される。また、第２セル列６に属するＩ／Ｏセル１０は、Ｙ方向において、第１セル列５に属するＩ／Ｏセル１０と対向する位置に配置される。図２においては、第１セル列５は、第２セル列６よりもコア領域２側（図面上側）に配置されている。
また、複数の外部接続パッド１２は、第１パッド群１６と、第２パッド群１７とを含む。第１パッド群１６は、第１セル列５に含まれるＩ／Ｏセル１０のいずれかと接続されるパッド１２からなり、第１セル列５の上に配置される。第２パッド群１７は、第２セル列６に含まれるＩ／Ｏセル１０のいずれかと接続されるパッド１２からなり、第２セル列６の上に配置される。このため、第１パッド群１６は、Ｙ方向において、第２パッド群１７との間に、間隔を空けて配置されている。第１および第２パッド群１６，１７に属するパッド１２が、セル接続パッドに相当する。
また、第１および第２パッド群１６，１７は、それぞれ、Ｘ方向に並べて配置されたパッド１２からなるパッド列が、Ｙ方向に２列並べて配置されている。第１および第２パッド群１６，１７において、パッド１２は千鳥状に配置されている。
また、複数の外部接続パッド１２は、複数の補強電源パッド１４を含む。複数の補強電源パッド１４は、第１パッド群１６と第２パッド群１７との間に、Ｘ方向に並べて配置されている。各補強電源パッド１４は、平面視において、中心が第１セル列５と第２セル列６との間に位置するように、配置される。図２では、各補強電源パッド１４は、平面視において、第１および第２セル列５，６に属するＩ／Ｏセル１０と重なりを有していない。なお、補強電源パッド１４は、中心が第１セル列５と第２セル列６との間に位置し、かつ、Ｉ／Ｏセル１０と一部重なりを有していてもよい。補強電源パッド１４は、第１セル列５および第２セル列６に含まれるいずれのＩ／Ｏセル１０とも直接的に接続されていない。
＜部分Ａ＞
図４は図２の部分Ａの拡大図である。図４において、灰色に着色された部分には、同一ノードから電源が供給される。Ｉ／Ｏセル１００は、半導体集積回路に電源を供給するための電源セルであり、パッド１２０は、半導体チップ１の外部と接続され、Ｉ／Ｏセル１００に電源を供給するために、図略の手段によりＩ／Ｏセル１００と接続される。半導体チップ１の外部と接続され、電源が供給される補強電源パッド１４０は、Ｘ方向において、パッド１２０と同じ位置に配置されており、配線１８０によりパッド１２０と接続される。補強電源パッド１４０は、パッド１２０との中心間距離が、第１パッド群１６に属するいずれのパッドとの中心間距離（図４ではパッド１２１，１２２との中心間距離が最短）よりも、さらに短い位置に配置される。また、補強電源パッド１４０は、第１パッド群１６に属するいずれのパッド１２とも接続されない。
図５は、図４に示す構成において、パッドをボンディングワイヤと接続した状態を示す図である。各パッド１２は、それぞれボンディングワイヤ９と接続され、ボンディングワイヤ９により図面下方に配置された図略のボンディング用のフィンガー８と接続されている。各パッド１２は、互いに同一又は異なるノードに接続されるが、パッド１２０と補強電源パッド１４０とは、同一ノードに接続される。
ここで、パッド１２０および補強電源パッド１４０は、第１パッド群１６に属するパッド１２のうち補強電源パッド１４０に最も近い位置に配置されたパッド１２１，１２２と、Ｘ方向において、ずれた位置に配置されている。このため、パッド１２０および補強電源パッド１４０のそれぞれに接続されるボンディングワイヤ９と、パッド１２１，１２２のそれぞれに接続されるボンディングワイヤ９とは互いにショートしない。一方、パッド１２０と補強電源パッド１４０とは、Ｘ方向において同じ位置に配置されているため、それぞれに接続されたボンディングワイヤ９がショートする可能性がある。しかし、パッド１２０および補強電源パッド１４０は同一ノードに接続されるため、たとえ、それぞれに接続されるボンディングワイヤ９同士がショートしても問題は生じない。むしろ、それぞれに接続されるボンディングワイヤ９がショートすることにより、ボンディングワイヤ９のインダクタンス値およびインピーダンス値が低下し、電源のＩＲ−ｄｒｏｐ（電源電圧降下）の問題、電源に対するＥＭ（Electro migration）の問題および同時変化出力ノイズ（Simultaneous Switching Output）の問題が抑制される。
なお、パッド１２０と補強電源パッド１４０とは、Ｘ方向において完全に同じ位置に配置されなくてもよい。ただし、補強電源パッド１４０は、Ｘ方向において、パッド１２１，１２２のいずれよりもパッド１２０に近接する位置に配置されることが好ましい。
また、パッド１２０、補強電源パッド１４０および配線１８０は、同一の配線層に配置されてもよいし、異なる配線層に配置されてもよい。
＜部分Ｂ＞
図６は図２の部分Ｂの拡大図である。図６において、灰色に着色された部分には、同一ノードから電源が供給される。Ｉ／Ｏセル１０１，１０２は、いずれも半導体集積回路に電源を供給するための電源セルである。また、パッド１２３は、第１パッド群１６に属し、Ｉ／Ｏセル１０１に電源を供給するために、図略の手段によりＩ／Ｏセル１０１と接続された電源パッドである。パッド１２４は、第２パッド群１７に属し、Ｉ／Ｏセル１０２に電源を供給するために、図略の手段によりＩ／Ｏセル１０２と接続された電源パッドである。補強電源パッド１４１は、配線１８１によりパッド１２３と接続され、配線１８２によりパッド１２４と接続される。補強電源パッド１４１は、Ｘ方向において、パッド１２３とパッド１２４との間の位置に配置される。
図６においても、図５と同様に、各パッド１２は、図示しないボンディングワイヤ９によってボンディング用のフィンガー８と接続される。各パッド１２は、互いに同一又は異なるノードに接続されるが、パッド１２３，１２４および補強電源パッド１４１は、同一ノードに接続される。
ここで、補強電源パッド１４１は、Ｘ方向において、パッド１２３とパッド１２４との間に配置されるため、パッド１２３，１２４および補強電源パッド１４１のそれぞれに接続されるボンディングワイヤ９がショートする可能性がある。しかし、パッド１２３，１２４および補強電源パッド１４１は、同一ノードに接続されるため、たとえ、接続されるボンディングワイヤ９同士がショートしても問題は生じない。むしろ、それぞれに接続されるボンディングワイヤ９がショートすることにより、ボンディングワイヤ９のインダクタンス値およびインピーダンス値が低下し、電源のＩＲ−ｄｒｏｐの問題、電源に対するＥＭの問題および同時変化出力ノイズの問題が抑制される。
なお、図６において、パッド１２３，１２４、補強電源パッド１４１および配線１８１，１８２は、同一の配線層に配置されてもよいし、異なる配線層に配置されてもよい。
＜部分Ｃ＞
図７は図２の部分Ｃの拡大図である。図７において、灰色に着色された部分には、同一ノードから電源が供給される。Ｉ／Ｏセル１０３は、半導体集積回路に電源を供給するための電源セルである。また、パッド１２５は、第１パッド群１６に属し、Ｉ／Ｏセル１０３に電源を供給するために、図略の手段によりＩ／Ｏセル１０３と接続された電源パッドである。補強電源パッド１４２は、第１パッド群１６に属するパッド１２５と配線１８３により接続される。補強電源パッド１４２は、Ｘ方向において、パッド１２５と同じ位置になるように配置される。補強電源パッド１４２は、第２パッド群１７に属するいずれのパッド１２とも接続されない。
図７においても、図５と同様に、各パッド１２は、図示しないボンディングワイヤ９によってボンディング用のフィンガー８と接続される。各パッド１２は、互いに同一又は異なるノードに接続されるパッドであるが、パッド１２５と補強電源パッド１４２とは、同一ノードに接続される。
ここで、補強電源パッド１４２は、Ｘ方向において、パッド１２５と同じ位置に配置されているため、パッド１２５および補強電源パッド１４２に接続されるボンディングワイヤ９が互いに接触してショートする可能性がある。しかし、パッド１２５と補強電源パッ１４２とは、同一ノードに接続されるため、たとえ、接続されるボンディングワイヤ９同士がショートしても問題は生じない。むしろ、パッド１２５と補強電源パッド１４２とに接続されるボンディングワイヤ９がショートすることにより、ボンディングワイヤ９のインダクタンス値およびインピーダンス値が低下し、電源のＩＲ−ｄｒｏｐの問題、電源に対するＥＭの問題および同時変化出力ノイズの問題が抑制される。
なお、図７において、パッド１２５と補強電源パッド１４２とは、Ｘ方向において、必ずしも同じ位置に配置されなくてもよい。
また、パッド１２５、補強電源パッド１４２および配線１８３は、同一の配線層に配置されてもよいし、異なる配線層に配置されてもよい。
＜部分Ｄ＞
図８は図２の部分Ｄの拡大図に相当する。図８において、灰色に着色された部分には、同一ノードから電源が供給される。Ｉ／Ｏセル１０４〜１０６は、いずれも半導体チップ１に電源を供給するための電源セルである。また、パッド１２７〜１２９は、それぞれがＩ／Ｏセル１０４〜１０６に電源を供給するために図略の手段により当該Ｉ／Ｏセルに接続された電源パッドである。図８において、パッド１２７，１２８は第１パッド群１６に属し、パッド１２９は第２パッド群１７に属する。また、パッド１２９は、Ｘ方向において、パッド１２７とパッド１２８との間に配置されている。
補強電源パッド１４３，１４４が、第１セル列５と第２セル列６との間の領域に、Ｘ方向に並べて配置される。補強電源パッド１４３は配線１８４によりパッド１２７と接続されており、補強電源パッド１４４は配線１８５によりパッド１２８と接続されている。補強電源パッド１４３は、Ｘ方向においてパッド１２７と同じ位置にあり、補強電源パッド１４４は、Ｘ方向において、パッド１２８と同じ位置にある。さらに、パッド１２９および補強電源パッド１４３，１４４は、配線１８６により互いに接続されている。すなわち、複数の補強電源パッド１４３，１４４が、Ｘ方向に並べて配置され、互いに配線により接続されている。
図８においても、図５と同様に、各パッド１２は、図示しないボンディングワイヤ９によってボンディング用のフィンガー８と接続され、各パッド１２は、互いに同一又は異なるノードに接続されるが、パッド１２７〜１２９および補強電源パッド１４３，１４４は、同一ノードに接続される。
ここで、補強電源パッド１４３は、Ｘ方向においてパッド１２７と同じ位置に配置されており、補強電源パッド１４４は、Ｘ方向においてパッド１２８と同じ位置に配置されている。また、補強電源パッド１４３，１４４およびパッド１２９は、Ｘ方向において、近接する位置に配置されている。このため、パッド１２７〜１２９および補強電源パッド１４３，１４４のそれぞれに接続されるボンディングワイヤ９が互いに接触してショートする可能性がある。しかし、パッド１２７〜１２９および補強電源パッド１４３，１４４は、同一のノードに接続されるため、たとえ、接続されるボンディングワイヤ９同士がショートしても問題は生じない。むしろ、ボンディングワイヤ９同士がショートすることにより、ボンディングワイヤ９のインダクタンス値およびインピーダンス値が低下し、電源のＩＲ−ｄｒｏｐの問題、電源に対するＥＭの問題および同時変化出力ノイズの問題が抑制される。
なお、図８において、パッド１２７と補強電源パッド１４３、および、パッド１２８と補強電源パッド１４４は、いずれも、Ｘ方向において同じ位置に配置されていなくてもよい。ただし、補強電源パッド１４３，１４４は、Ｘ方向において、パッド１２７とパッド１２８との間に配置されていることが好ましい。
また、パッド１２７〜１２９、補強電源パッド１４３，１４４および配線１８４，１８５，１８６は、いずれも同一の配線層に配置されてもよいし、異なる配線層に配置されてもよい。
＜部分Ｅ＞
図９は図２の部分Ｅの拡大図に相当する。灰色に着色された部分には、同一ノードから電源が供給される。Ｉ／Ｏセル１０７〜１１３は、いずれも半導体集積回路に電源を供給する電源セルである。Ｉ／Ｏセル１０７〜１１０は、第１セル列５に属し、Ｘ方向に隣接するように並んで配置されている。Ｉ／Ｏセル１１１〜１１３は、第２セル列６に属し、Ｘ方向に隣接するように並んで配置される。パッド１３０〜１３６は、それぞれがＩ／Ｏセル１０７〜１１３に電源を供給するために図略の手段により当該Ｉ／Ｏセルに接続された電源パッドである。
補強電源パッド１４５は、Ｘ方向において、パッド１３２と同じ位置に配置される。また、パッド１３０〜１３２は配線１８７により互いに接続されており、パッド１３４〜１３６は配線１８８により、互いに接続されている。パッド１３１〜１３３および補強電源パッド１４５は配線１８９により互いに接続されており、パッド１３５および補強電源パッド１４５は配線１９０により、互いに接続されている。すなわち、パッド１３０〜１３６および補強電源パッド１４５は、配線１８７〜１９０により、互いに接続されている。また、配線１８７は、配線１９１と接続されており、配線１９１を介してコア領域２内に電源が供給される。
図９においても、図５と同様に、各パッド１２は、図示しないボンディングワイヤ９によってボンディング用のフィンガー８と接続され、互いに同一又は異なるノードに接続されるが、パッド１３０〜１３６および補強電源パッド１４５は、同一のノードに接続される。
ここで、補強電源パッド１４５は、Ｘ方向において、パッド１３２と同じ位置に配置されているため、パッド１３２および補強電源パッド１４５に接続されるボンディングワイヤ９が互いに接触してショートする可能性がある。また、パッド１３０〜１３６および補強電源パッド１４５がＸ方向において近接して配置されていることから、パッド１３０，１３１，１３３〜１３６および補強電源パッド１４５のそれぞれに接続されるボンディングワイヤ９が互いに接触してショートする可能性がある。しかし、パッド１３０〜１３６および補強電源パッド１４６は、同一ノードに接続されるため、たとえ、接続されるボンディングワイヤ９同士がショートしても問題は生じない。むしろ、パッド１３０〜１３６および補強電源パッド１４５に接続されるボンディングワイヤ９がショートすることにより、ボンディングワイヤ９のインダクタンス値およびインピーダンス値が低下し、電源のＩＲ−ｄｒｏｐの問題、電源に対するＥＭの問題および同時変化出力ノイズの問題を抑制できる。
さらに、パッド１３０〜１３６および補強電源パッド１４５が同一ノードに接続され、パッド１３０〜１３６がＸ方向において近接する位置に配置されていることから、ボンディングワイヤ９の設計の自由度が上昇する。また、同一ノードに接続されるパッド数が多いため、電源のＩＲ−ｄｒｏｐの問題、電源に対するＥＭの問題および同時変化出力ノイズの問題がより抑制される。
なお、図９において、補強電源パッド１４５とパッド１３２とは、Ｘ方向において、必ずしも同じ位置に配置されていなくてもよい。ただし、補強電源パッド１４５は、Ｘ方向において、パッド１３０〜１３６が配置された範囲内に配置されることが好ましい。
また、パッド１３０〜１３６、補強電源パッド１４５および配線１８７〜１９１は、いずれも同一の配線層に配置されてもよいし、異なる配線層に配置されてもよい。
また、図２に示すように、パッド１３０〜１３６および補強電源パッド１４５に接続されるノードと、パッド１２７〜１２９、補強電源パッド１４３，１４４に接続されるノードとが同一である場合には、補強電源パッド１４４と補強電源パッド１４５とを配線１９２で接続してもよい。これにより、電源のＩＲ−ｄｒｏｐの問題、電源に対するＥＭの問題および同時変化出力ノイズの問題をさらに抑制することができる。
以上のように、本実施形態によると、Ｉ／Ｏ領域３に、Ｘ方向に並べて配置されたＩ／Ｏセル１０からなる第１および第２セル列５，６が配置されている。第１セル列５と第２セル列６とは、所定の間隔を空けて配置されている。第１セル列５と第２セル列６との間の領域に、補強電源パッド１４が配置される。補強電源パッド１４は、Ｉ／Ｏセル１０と接続されておらず、電源供給に用いられるパッド１２と接続されている。これにより、半導体チップ１の面積を増加させることなく、電源供給用のパッドを追加することができる。
また、第１セル列５と第２セル列６との間の領域に補強電源パッド１４を配置することによって、電源セルを増加させることなく電源のインダクタンスやインピーダンスを低減することができる。したがって、第１および第２セル列５，６に含まれる電源セルの個数や、第１および第２パッド群１６，１７に含まれる電源供給用のパッドの個数を減らすことが可能になる。これにより、半導体チップ１の小面積化を実現することができる。
なお、部分Ａにおけるパッド１２０および補強電源パッド１４０に接続されるノード、部分Ｂにおけるパッド１２３，１２４および補強電源パッド１４１に接続されるノード、部分Ｃにおけるパッド１２５および補強電源パッド１４２に接続されるノード、部分Ｄにおけるパッド１２７〜１２９、補強電源パッド１４３，１４４に接続されるノード、および、部分Ｅにおけるパッド１３０〜１３６および補強電源パッド１４５に接続されるノードは、同一であってもよいし、異なっていてもよい。
図１０は、本実施形態におけるパッド配置の他の例である。図１０の構成は基本的に図２と同様である。ただし、補強電源パッド１４０〜１４５が、それぞれ２つずつＹ方向に並べて配置されており、Ｙ方向に並ぶ補強電源パッド１４０〜１４５は配線によって互いに接続されている。
この配置により、図２の構成と同様の効果を得ることができる。また、第１セル列５と第２セル列６との間の領域に配置される補強電源パッド１４の数を増やすことによって、同一ノードに接続されるパッド数を増やすことができるので、電源のインダクタンスやインピーダンスを低減することができ、電源のＩＲ−ｄｒｏｐの問題、電源に対するＥＭの問題および同時変化出力ノイズの問題をさらに抑制することができる。
なお、各補強電源パッド１４０〜１４５は、Ｙ方向に３つ以上並べて配置され、互いに接続されていてもよい。
（第２実施形態）
図１１は、第２実施形態に係る半導体チップにおけるパッド配置の例を示す図である。図１１において、Ｉ／Ｏセル１００および１０４〜１１３には、各パッド１２を介して電源ＶＤＤが供給され、Ｉ／Ｏセル１０１〜１０３には、各パッド１２を介して電源ＶＳＳが供給される。
図１１の構成は、基本的に図２と同様の構成であるが、第１セル列５と第２セル列６との間の領域に、Ｘ方向に延びるように複数の補強電源配線が形成されている。具体的には、電源ＶＤＤを供給する補強電源配線２１および電源ＶＳＳを供給する補強電源配線２２が、補強電源パッド１４と第１セル列５との間の領域、および、補強電源パッド１４と第２セル列６との間の領域に形成されている。また、図１１では、補強電源配線２１が補強電源配線２２よりも補強電源パッド１４に近接して形成されている。
補強電源配線２１は、ビアを介して、配線１８０，１８４〜１８６，１８９，１９０のそれぞれと接続される。また、補強電源配線２２は、ビアを介して、配線１８１〜１８３のそれぞれと接続される。
本実施形態によると、第１実施形態と同様の効果を得ることができる。加えて、補強電源配線２１，２２を介して複数の電源パッドや補強電源パッドを接続することができ、低抵抗で安定して各Ｉ／Ｏセル１０に電源を供給できる。また、ＥＳＤの制約に対応するために設けられる電源セルの数を減らすことができる。
なお、補強電源配線２１，２２と、各パッド１２および各補強電源パッド１４とは、同一の配線層に配置されてもよいし、異なる配線層に配置されてもよい。ただし、各配線１８０〜１８６，１８０，１９０と、補強電源配線２１，２２とは、ショートを避けるため、異なる配線層に配置される。
また、補強電源配線２１，２２は、補強電源パッド１４と第１セル列５との間の領域、および、補強電源パッド１４と第２セル列６との間の領域のいずれか一方のみに形成されていてもよい。また、補強電源配線２１，２２のいずれか一方のみを、補強電源パッド１４と第１セル列５との間の領域、および、補強電源パッド１４と第２セル列６との間の領域、に形成してもよい。また、補強電源配線２２を、補強電源配線２１よりも補強電源パッド１４に近接して配置してもよい。
図１２は、本実施形態におけるパッド配置の他の例である。図１２の構成は基本的に図１１と同様である。ただし、補強電源配線２１，２２は、平面視において、補強電源パッド１４と重なる位置に配置されている。補強電源配線２１は、ビアを介して補強電源パッド１４０，１４３〜１４５のそれぞれと接続される。補強電源配線２２は、ビアを介して補強電源パッド１４１，１４２のそれぞれと接続される。
これにより、第１実施形態と同様の効果が得られるのに加え、補強電源配線２１，２２から低抵抗で安定して各Ｉ／Ｏセル１０に電源を供給できる。また、ＥＳＤの制約に対応するために設けられる電源セルの数を減らすことができる。
なお、補強電源配線２１，２２と、各補強電源パッド１４（補強電源パッド１４０〜１４５）とは、ショートを避けるため、異なる配線層に配置される。
また、図１２に示すように、補強電源配線２１とＩ／Ｏセル１０内の電源配線（図示せず）とを接続する配線１９３ａ，１９３ｂ、補強電源配線２２とＩ／Ｏセル１０内の電源配線（図示せず）とを接続する配線１９４ａ，１９４ｂを設けてもよい。これにより、補強電源配線２１，２２からＩ／Ｏセル１０に直接電源を供給することができる。
図１３は、本実施形態におけるパッド配置の他の例である。図１３の構成は基本的に図１１と同様である。ただし、第１セル列５および第２セル列６が、Ｘ方向において、供給される電源が互いに異なる第１部分４１と第２部分４２とに分離されている。第１部分４１は電源ＶＤＤ１，ＶＳＳ１が供給され、第２部分４２は電源ＶＤＤ２，ＶＳＳ２が供給される。また、第１セル列５と第２セル列６との間の領域には、補強電源配線２３〜２６が形成されている。
具体的には、補強電源配線２３，２４は、それぞれ電源ＶＤＤ１，ＶＳＳ１を第１部分４１に配置されたＩ／Ｏセル１０に供給するための配線である。補強電源配線２５，２６は、それぞれ電源ＶＤＤ２，ＶＳＳ２を第２部分４２に配置されたＩ／Ｏセル１０に供給するための配線である。
補強電源配線２３，２４は、第１セル列５の第１部分４１と補強電源パッド１４０，１４１との間の領域、および、第２セル列６の第１部分４１と補強電源パッド１４０，１４１との間の領域に形成されている。補強電源配線２５，２６は、第１セル列５の第２部分４２と補強電源パッド１４２〜１４５との間の領域、および、第２セル列６の第２部分４２と補強電源パッド１４２〜１４５との間の領域に形成されている。
また、補強電源配線２３は、ビアを介して配線１８０と接続され、補強電源配線２４は、ビアを介して配線１８１，１８２のそれぞれと接続される。補強電源配線２５は、ビアを介して配線１８４〜１８６，１８９，１９０のそれぞれと接続され、補強電源配線２６は、配線１８３と接続される。
そして、第１セル列５の第１部分４１と第２部分４２との間の領域に、補強電源パッド１４６が配置されており、第２セル列６の第１部分４１と第２部分４２との間の領域に、補強電源パッド１４７が配置されている。さらに、補強電源パッド１４６と補強電源パッド１４７との間に、補強電源パッド１４０〜１４５とＸ方向において並ぶように、補強電源パッド１４８が配置される。補強電源パッド１４６〜１４８は、いずれも第１セル列５および第２セル列６に属するＩ／Ｏセル１０と接続されておらず、配線１９５，１９６により互いに接続されている。そして、補強電源パッド１４６〜１４８は、配線１９５，１９６を介して、補強電源配線２５と接続される。
これにより、第１実施形態と同様の効果を得つつ、補強電源配線２３〜２６のそれぞれから低抵抗で各Ｉ／Ｏセル１０に電源を供給できる。また、ＥＳＤの制約に対応するために電源セルの数を減らすことができる。また、第１セル列５および第２セル列６においてＩ／Ｏセル１０が配置されていないデッドスペースも有効に活用することができ、半導体集積回路の小面積化を図ることができる。
なお、補強電源パッド１４６は、その一部が、第１セル列５のＩ／Ｏセル１０と平面視で重なっていてもよい。ただし、補強電源パッド１４６の中心は、第１セル列５における第１部分４１と第２部分４２との間の領域にある。同様に、補強電源パッド１４７は、その一部が、第２セル列６のＩ／Ｏセル１０と平面視で重なっていてもよい。ただし、補強電源パッド１４７の中心は、第２セル列６における第１部分４１と第２部分４２との間の領域にある。
また、第１部分４１と第２部分４２とは、電源ＶＤＤ１と電源ＶＤＤ２、および、電源ＶＳＳ１と電源ＶＳＳ２の両方が分離されているものとしたが、いずれか一方のみが分離されていてもよい。例えば、電源ＶＤＤ１と電源ＶＤＤ２とは分離されているが、電源ＶＳＳ１と電源ＶＳＳ２は共通であってもよいし、電源ＶＤＤ１と電源ＶＤＤ２は共通であるが、電源ＶＳＳ１と電源ＶＳＳ２とは分離されていてもよい。
また、補強電源パッド１４６〜１４８のうち、一部の補強電源パッドが配置されなくてもよい。また、補強電源パッド１４６〜１４８が複数設けられてもよい。
また、補強電源配線２３〜２６と、各配線１８（配線１８０〜１８６，１８９，１９０，１９５，１９６）とは、ショートを避けるため、異なる配線層に配置される。
なお、上記実施形態および変形例では、便宜上、第１セル列５が第２セル列６よりもコア領域２側に配置されているが、第２セル列６が第１セル列５よりもコア領域２側に配置されていてもよい。この配置の場合には、第１パッド群１６と第２パッド群１７が入れ替わって配置されることとなる。
本開示によると、Ｉ／Ｏセル列間が離間した場合に発生するデッドスペースを有効に活用し、半導体集積回路の小面積化を実現することができるので、例えば、ＬＳＩの小型化やコストダウンに有効である。
１ 半導体チップ
２ コア領域
３ Ｉ／Ｏ領域
５ 第１セル列
６ 第２セル列
１０ Ｉ／Ｏセル
１２ 外部接続パッド
１４ 補強電源パッド
１６ 第１パッド群
１７ 第２パッド群
１８ 配線
２１〜２６ 補強電源配線
４１ 第１部分
４２ 第２部分
１００〜１１３ Ｉ／Ｏセル
１２０〜１３６ 外部接続パッド
１４０〜１４８ 補強電源パッド
１８０〜１９６ 配線

Claims (10)

  1. 半導体チップであって、
    内部回路が形成されたコア領域と、
    前記コア領域と当該半導体チップの外辺との間にあるＩ／Ｏ領域と、
    前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、
    当該半導体チップの外部と接続される複数の外部接続パッドと
    を備え、
    前記複数のＩ／Ｏセルは、
    当該半導体チップの外辺に沿う方向である第１方向に並べて配置されたＩ／Ｏセルからなる第１セル列と、
    前記第１方向に並べて配置されたＩ／Ｏセルからなり、前記第１方向と垂直をなす第２方向において、前記第１セル列と所定の間隔を空けて配置された第２セル列とを備え、
    前記複数の外部接続パッドは、
    それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数のセル接続パッドと、
    前記複数のＩ／Ｏセルのいずれとも接続されておらず、かつ、前記複数のセル接続パッドのうち電源供給に用いられるセル接続パッドと接続された補強電源パッドと、を含み、
    前記補強電源パッドは、中心が前記第１セル列と前記第２セル列との間の領域に位置するように、配置されている
    ことを特徴とする半導体チップ。
  2. 請求項１記載の半導体チップにおいて、
    前記補強電源パッドは、当該補強電源パッドが接続されたセル接続パッドと、前記第１方向において、同じ位置にある
    ことを特徴とする半導体チップ。
  3. 請求項１記載の半導体チップにおいて、
    前記複数のセル接続パッドは、
    それぞれが前記第１セル列に属するＩ／Ｏセルに接続された複数の外部接続パッドからなる、第１パッド群と、
    それぞれが前記第２セル列に属するＩ／Ｏセルに接続された複数の外部接続パッドからなる、第２パッド群とを含み、
    前記補強電源パッドは、前記第１パッド群に属する第１セル接続パッド、および、前記第２パッド群に属する第２セル接続パッドと接続されており、かつ、前記第１方向において、前記第１セル接続パッドと前記第２セル接続パッドとの間の位置にある
    ことを特徴とする半導体チップ。
  4. 請求項１記載の半導体チップにおいて、
    前記複数のセル接続パッドは、
    それぞれが前記第１セル列に属するＩ／Ｏセルに接続された複数の外部接続パッドからなる、第１パッド群と、
    それぞれが前記第２セル列に属するＩ／Ｏセルに接続された複数の外部接続パッドからなる、第２パッド群とを含み、
    前記補強電源パッドは、前記第２パッド群に属する第２セル接続パッドと接続されており、かつ、前記第１パッド群に属するいずれのセル接続パッドとも接続されておらず、
    前記補強電源パッドは、前記第２セル接続パッドとの中心間距離が、前記第１パッド群に属するいずれのセル接続パッドとの中心間距離よりも、短い位置にある
    ことを特徴とする半導体チップ。
  5. 請求項１記載の半導体チップにおいて、
    前記補強電源パッドを、複数、備え、
    前記複数の補強電源パッドは、前記第１方向に並べて配置されており、かつ、配線によって互いに接続されている
    ことを特徴とする半導体チップ。
  6. 請求項１記載の半導体チップにおいて、
    前記補強電源パッドを、複数、備え、
    前記複数の補強電源パッドは、前記第２方向に並べて配置されており、かつ、配線によって互いに接続されている
    ことを特徴とする半導体チップ。
  7. 請求項１記載の半導体チップにおいて、
    前記第１セル列と前記第２セル列との間の領域に、前記第１方向に延びるように形成された、補強電源配線を備える
    ことを特徴とする半導体チップ。
  8. 請求項７記載の半導体チップにおいて、
    前記補強電源配線は、
    前記補強電源パッドと前記第１セル列との間の領域、および、前記補強電源パッドと前記第２セル列との間の領域のうち少なくともいずれか一方に配置されている
    ことを特徴とする半導体チップ。
  9. 請求項７記載の半導体チップにおいて、
    前記補強電源配線は、前記補強電源パッドと、平面視で重なりを有している
    ことを特徴とする半導体チップ。
  10. 請求項７記載の半導体チップにおいて、
    前記第１セル列は、前記第１方向において、第１電源が供給されるＩ／Ｏセルからなる第１部分と、前記第１電源と異なる第２電源が供給されるＩ／Ｏセルからなる第２部分とに、分離されており、
    前記複数の外部接続パッドは、
    前記複数のＩ／Ｏセルのいずれとも接続されておらず、かつ、前記補強電源配線と接続された第２補強電源パッドを含み、
    前記第２補強電源パッドは、中心が前記第１セル列における前記第１部分と前記第２部分との間の領域に位置するように、配置されている
    ことを特徴とする半導体チップ。
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