JP2005353683A - 半導体集積回路 - Google Patents
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Abstract
【課題】 複数列の入出力セルを含み、これらの入出力セルに電源を供給するための電源配線が設けられた半導体集積回路において、入出力セルと内部回路とを接続する引き出し配線を容易に配置できるようにして、配線スペースを削減する。
【解決手段】 この半導体集積回路は、半導体基板1と、半導体基板の少なくとも一辺に沿って長手方向が該一辺に対して平行となるように配置された複数列の入出力セル121〜123と、それよりも内側に配置された複数の内部回路131と、半導体基板上に形成された複数の配線層とを具備し、電源配線141a〜143bが形成されている配線層の数が、入出力セル121上におけるよりも入出力セル122上における方が少なく、信号配線151〜153が形成されている配線層の数が、入出力セル121上におけるよりも入出力セル122上における方が多い。
【選択図】 図3
【解決手段】 この半導体集積回路は、半導体基板1と、半導体基板の少なくとも一辺に沿って長手方向が該一辺に対して平行となるように配置された複数列の入出力セル121〜123と、それよりも内側に配置された複数の内部回路131と、半導体基板上に形成された複数の配線層とを具備し、電源配線141a〜143bが形成されている配線層の数が、入出力セル121上におけるよりも入出力セル122上における方が少なく、信号配線151〜153が形成されている配線層の数が、入出力セル121上におけるよりも入出力セル122上における方が多い。
【選択図】 図3
Description
本発明は、外部回路との間で信号の入力、及び/又は、出力を行うための回路が形成された複数の入出力セル(I/Oセル)が半導体基板(半導体チップ)の周辺部に配置され、これらのI/Oセルに電源を供給するための電源配線が設けられた半導体集積回路に関する。
ゲートアレイ等の半導体集積回路においては、基本的な回路の単位構造であるセルを用いて設計が行われ、アレイ状に配置された複数のセルを配線層において接続することにより、所望の機能が実現される。一般的には、外部回路との接続のために用いられる電極であるパッドが半導体チップの最外周に配置され、外部回路とのインタフェース機能を備えるI/Oセルが、半導体チップの外周部において、パッドよりも内側に配置される。I/Oセルは、パッドに入力される信号を内部セル(内部回路)に伝達し、内部セルから出力される信号をパッドに出力する。
下記の特許文献1には、内部のコアトランジスタ領域を変更せずに、半導体チップ面積の縮小化、多ピン化に対応可能な半導体装置が開示されている。この半導体装置においては、I/Oセルが半導体装置の第1の辺に沿って配列され、I/Oセルの長辺が半導体装置の第1の辺と平行であり、I/Oセルの短辺が、半導体装置の第1の辺と直交する第2の辺と平行である。即ち、I/Oセルの向きが、通常の半導体装置におけるのと90°異なっており、ピン数が少ない場合には、半導体チップの内側への食い込みが少ないので、半導体チップ面積を縮小化することができ、ピン数が多い場合には、複数列のI/Oセルを半導体チップの外側から内側へ並べて配置することにより、多ピン化に対応できる。
特許文献1の図2には、半導体チップに配置された6個のパッドと、それらのパッドに接続される6個のI/Oセルとが示されている。ここで、パッドとI/Oセルとを接続する引き出し配線は示されているが、I/Oセルと内部セルとを接続する引き出し配線は示されていない。しかしながら、実際には、I/Oセルと内部セルとを接続する引き出し配線を配置する必要がある。ピン数が多い場合には、半導体チップの外側から内側へ並べて配置されるI/Oセルの列を増やさなければならないので、大きな配線スペースが必要となってしまう。これにより、I/Oセルの長手方向のサイズが実質的に増大し、配置できるパッド数が制限されてしまう。この場合には、配置されるI/Oセルの数によって、チップサイズが決まることになる。
特開2003−318263号公報(第1〜2頁、図5)
そこで、本発明は、上記の点に鑑み、半導体基板の少なくとも一辺に沿って長手方向が該一辺に対して平行となるように配置された複数列の入出力セルを含み、これらの入出力セルに電源を供給するための電源配線が設けられた半導体集積回路において、入出力セルと内部回路とを接続する引き出し配線を容易に配置できるようにして、配線スペースを削減することを目的とする。
上記課題を解決するため、本発明に係る半導体集積回路は、半導体基板と、半導体基板の少なくとも一辺に沿って長手方向が該一辺に対して平行となるように配置され、複数のパッドにそれぞれ電気的に接続された複数列の入出力セルと、複数列の入出力セルよりも半導体基板の内側に配置された複数の内部回路と、半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、電源配線が形成されている配線層の数が、半導体基板の一辺に近い第1の列の入出力セル上におけるよりも半導体基板の一辺から遠い第2の列の入出力セル上における方が少なく、いずれかの入出力セルといずれかの内部回路とを接続する信号配線が形成されている配線層の数が、第1の列の入出力セル上におけるよりも第2の列の入出力セル上における方が多い、上記複数の配線層とを具備する。
ここで、複数の配線層の内の所定数の下層の配線層に、複数列の入出力セル又は複数の内部回路の内部配線が形成されるようにしても良い。また、複数の配線層の数が、電源配線が形成されている配線層の数と、いずれかの入出力セルといずれかの内部回路とを接続する信号配線が形成されている配線層の数との和に等しくなるようにしても良い。
さらに、電源配線が、第1の電源電位に接続されたときに、対応する列の入出力セルに第1の電源電位を供給する第1の電源配線と、第2の電源電位に接続されたときに、対応する列の入出力セルに第2の電源電位を供給する第2の電源配線とを含むようにしても良い。また、入出力セルが、外部回路から信号を入力する第1のセルと、外部回路に信号を出力する第2のセルと、外部回路との間で信号を入力及び出力する第3のセルとの内のいずれかを含むようにしても良い。
本発明によれば、電源配線が形成される配線層の数を、半導体基板の外側ほど多くし、半導体基板の内側ほど少なくすることにより、入出力セルと内部回路とを接続する信号配線が形成される配線層の数を、半導体基板の内側ほど多くしたので、引き出し配線の配置が容易となり、配線スペースを削減することができる。
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には、同一の参照番号を付して説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路のレイアウトの概要を示す平面図である。この半導体集積回路においては、半導体基板(半導体チップ)1が、パッド配置領域11と、I/Oセル配置領域12と、内部回路配置領域13とに分けて使用される。
図1は、本発明の一実施形態に係る半導体集積回路のレイアウトの概要を示す平面図である。この半導体集積回路においては、半導体基板(半導体チップ)1が、パッド配置領域11と、I/Oセル配置領域12と、内部回路配置領域13とに分けて使用される。
半導体基板1の最外周に設けられたパッド配置領域11においては、外部回路との接続に用いられる複数のパッド111〜113が配置される。半導体基板1の周辺部において、パッド配置領域11よりも内側に設けられたI/Oセル配置領域12においては、外部回路から信号を入力したり、外部回路に信号を出力したり、又は、外部回路との間で信号を入力及び出力する複数のI/Oセルが配置される。複数のI/Oセルよりも半導体基板1の内側に設けられた内部回路配置領域13においては、複数の内部回路が配置される。
ゲートアレイの場合には、内部回路配置領域13において、基本回路を構成する複数の内部セルがアレイ状に配列されて、これらの内部セル同士を配線層において接続することにより、所望の機能を有する半導体集積回路が実現される。以下においては、このようなゲートアレイの場合について説明する。
本実施形態においては、半導体基板1の各辺に沿って、I/Oセルの長手方向が各辺に対して平行となるように、第1〜第3の列のI/Oセル121〜123が配置されている。これらのI/Oセルは、複数のパッド111〜113にそれぞれ電気的に接続されている。
図2は、本発明の一実施形態に係る半導体集積回路のレイアウトの一部を示す平面図である。本実施形態においては、半導体基板1上に、それぞれ層間絶縁膜を介して、第1層目の配線層(第1配線層)〜第6層目の配線層(第6配線層)が形成される。
図2に示すように、半導体基板1において、パッド111〜113と、第1〜第3の列のI/Oセル121〜123と、内部セル131及び132とが配列されている。また、各列のI/Oセル上には、電源電位VDDに接続されたときに、対応する列の入出力セルに電源電位VDDを供給する第1の電源配線と、電源電位VSSに接続されたときに、対応する列の入出力セルに電源電位VSSを供給する第2の電源配線とが配置されている。
各セルは、半導体基板内に形成された不純物拡散領域と半導体基板上にゲート絶縁膜を介して形成されたゲート電極とによって構成される複数のトランジスタ、及び、これらのトランジスタに接続されたセル内の配線を含んでいる。このようなセルによって、例えば、インバータ、NAND回路、NOR回路等の論理ブロックが実現される。
各パッド111〜113は、任意の数の配線層を用いて構成される。また、セル内の配線は、第1配線層〜第3配線層に形成される。一方、第1列のI/Oセル121上においては、電源電位VDD用の環状電源配線141a、及び、電源電位VSS用の環状電源配線141bが、第4配線層〜第6配線層に形成されている。また、第2列のI/Oセル122上においては、電源電位VDD用の環状電源配線142a、及び、電源電位VSS用の環状電源配線142bが、第5配線層〜第6配線層に形成されている。さらに、第3の列のI/Oセル123上においては、電源電位VDD用の環状電源配線143a、及び、電源電位VSS用の環状電源配線143bが、第6配線層に形成されている。
これに対し、第1列のI/Oセル121と内部セル131又は132とを接続する信号配線151は、第1配線層〜第3配線層に形成されている。また、第2列のI/Oセル122と内部セル131又は132とを接続する信号配線152は、第1配線層〜第4配線層に形成されている。さらに、第3の列のI/Oセル123と内部セル131又は132とを接続する信号配線153は、第1配線層〜第5配線層に形成されている。なお、信号配線151〜153の各々は、1本又は複数本の配線パターンを含んでいる。
図3は、図1のIII−III面における断面図である。図3に示すように、半導体基板1上には、ゲート絶縁膜2を介してゲート電極3が形成されている。ゲート絶縁膜2及びゲート電極3の両側の半導体基板1内には、ソース及びドレインとなる2つの不純物拡散領域4及び5が形成されている。
半導体基板1上には、層間絶縁膜161を介して、信号配線151〜153を含む第1配線層が形成されている。第1配線層の配線は、層間絶縁膜161に形成されたスルーホールを介して、半導体基板1内に形成された不純物拡散領域、又は、半導体基板1上に形成されたゲート電極に電気的に接続されている。さらに、第1配線層上には、層間絶縁膜162を介して、信号配線151〜153を含む第2配線層が形成されている。第2配線層の配線は、層間絶縁膜162に形成されたスルーホールを介して、第1配線層の配線に接続されている。
第2配線層上には、層間絶縁膜163を介して、信号配線151〜153を含む第3配線層が形成されている。第3配線層の配線は、層間絶縁膜163に形成されたスルーホールを介して、第2配線層の配線に接続されている。さらに、第3配線層上には、層間絶縁膜164を介して、環状電源配線141a及び141bと、信号配線152〜153とを含む第4配線層が形成されている。第4配線層の配線は、層間絶縁膜164に形成されたスルーホールを介して、第3配線層の配線に接続されている。
第4配線層上には、層間絶縁膜165を介して、環状電源配線141a〜142a及び141b〜142bと、信号配線153とを含む第5配線層が形成されている。第5配線層の配線は、層間絶縁膜165に形成されたスルーホールを介して、第4配線層の配線に接続されている。さらに、第5配線層上には、層間絶縁膜166を介して、環状電源配線141a〜143a及び141b〜143bを含む第6配線層が形成されている。第6配線層の配線は、層間絶縁膜166に形成されたスルーホールを介して、第5配線層の配線に接続されている。
このようにして、電源電位VDD及び電源電位VSSがI/Oセル121〜123に供給されると共に、I/Oセル121〜123と内部セル131とが電気的に接続される。図3に示すように、いずれかのI/Oセルといずれかの内部セルとを接続する信号配線が形成されている配線層の数は、第1列のI/Oセル上におけるよりも第2列のI/Oセル上における方を多くし、第2列のI/Oセル上におけるよりも第3列のI/Oセル上における方を多くしている。
具体的な例として、1つのI/Oセルと1つの内部セルとを接続する信号配線が5本の配線パターンを含む場合について考える。再び図2を参照すると、第1列の2つのI/Oセル121と内部セル131及び132とを接続する信号配線151は、第1列のI/Oセル121と第2列のI/Oセル122との境界上において、合計10本の配線パターンを含んでいる。
また、第1列及び第2列の4つのI/Oセル121及び122と内部セル131及び132とを接続する信号配線151及び152は、第2列のI/Oセル122と第3列のI/Oセル123との境界上において、合計20本の配線パターンを含んでいる。さらに、第1列〜第3列の6つのI/Oセル121〜123と内部セル131及び132とを接続する信号配線151〜153は、第3列のI/Oセル123の内側の境界上において、合計30本の配線パターンを含んでいる。
従来の半導体集積回路において、環状電源配線のために、第1列〜第3列のI/Oセル上で第5配線層及び第6配線層を使用する場合には、信号配線の配線パターンを通すために、第1配線層〜第4配線層を使用することができる。その結果、第1列のI/Oセルと第2列のI/Oセルとの境界上においては、10÷4=2.5、即ち、1つの配線層当り最大3本の配線パターンを通し、第2列のI/Oセルと第3列のI/Oセルとの境界上においては、20÷4=5、即ち、1つの配線層当り5本の配線パターンを通し、第3列のI/Oセルの内側の境界上においては、30÷4=7.5、即ち、1つの配線層当り最大8本の配線パターンを通す必要がある。
一方、本実施形態においては、環状電源配線のために使用する配線層の数を、半導体基板1の外側ほど多くし、半導体基板1の内側ほど少なくしている。その場合に、第1列のI/Oセル121と第2列のI/Oセル122との境界上においては、配線パターンを通すために第1配線層〜第3配線層を使用することができるので、10÷3=3.3、即ち、1つの配線層当りの配線パターンの数は最大4本となる。
また、第2列のI/Oセル122と第3列のI/Oセル123との境界上においては、配線パターンを通すために第1配線層〜第4配線層を使用することができるので、20÷4=5、即ち、1つの配線層当りの配線パターンの数は5本となる。さらに、第3列のI/Oセル122の内側の境界上においては、配線パターンを通すために第1配線層〜第5配線層を使用することができるので、30÷5=6、即ち、1つの配線層当りの配線パターンの数は6本となる。
このように、半導体基板の内側に行くほど配線パターンの本数は大幅に増加するが、本実施形態によれば、配線パターンを通すために使用することができる配線層の数を増加させることにより、1つの配線層当りの配線パターンの数の上限を、8本から6本に抑えることができる。従って、入出力セルと内部回路とを接続する引き出し配線の配置が容易となり、配線スペースを削減することができる。
1 半導体基板、 2 ゲート絶縁膜、 3 ゲート電極、 4、5 不純物拡散領域、 11 パッド配置領域、 12 I/Oセル配置領域、 13 内部回路配置領域、 111〜113 パッド、 121〜123 I/Oセル、 131、132 内部セル、 141a〜143a 電源電位VDD用の環状電源配線、 141b〜143b 電源電位VSS用の環状電源配線、 151〜153 信号配線、 161〜166 層間絶縁膜
Claims (5)
- 半導体基板と、
前記半導体基板の少なくとも一辺に沿って長手方向が前記一辺に対して平行となるように配置され、複数のパッドにそれぞれ電気的に接続された複数列の入出力セルと、
前記複数列の入出力セルよりも半導体基板の内側に配置された複数の内部回路と、
前記半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、電源配線が形成されている配線層の数が、前記半導体基板の前記一辺に近い第1の列の入出力セル上におけるよりも前記半導体基板の前記一辺から遠い第2の列の入出力セル上における方が少なく、いずれかの入出力セルといずれかの内部回路とを接続する信号配線が形成されている配線層の数が、前記第1の列の入出力セル上におけるよりも前記第2の列の入出力セル上における方が多い、前記複数の配線層と、
を具備する半導体集積回路。 - 前記複数の配線層の内の所定数の下層の配線層に、前記複数列の入出力セル又は前記複数の内部回路の内部配線が形成されている、請求項1記載の半導体集積回路。
- 前記複数の配線層の数が、電源配線が形成されている配線層の数と、いずれかの入出力セルといずれかの内部回路とを接続する信号配線が形成されている配線層の数との和に等しい、請求項1又は2記載の半導体集積回路。
- 前記電源配線が、第1の電源電位に接続されたときに、対応する列の入出力セルに第1の電源電位を供給する第1の電源配線と、第2の電源電位に接続されたときに、対応する列の入出力セルに第2の電源電位を供給する第2の電源配線とを含む、請求項1〜3のいずれか1項記載の半導体集積回路。
- 前記入出力セルが、外部回路から信号を入力する第1のセルと、外部回路に信号を出力する第2のセルと、外部回路との間で信号を入力及び出力する第3のセルとの内のいずれかを含む、請求項1〜4のいずれか1項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004170102A JP2005353683A (ja) | 2004-06-08 | 2004-06-08 | 半導体集積回路 |
Applications Claiming Priority (1)
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ID=35587916
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