WO2010100849A1 - 半導体集積回路装置 - Google Patents

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農添三資
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor integrated circuit device including a flip chip area I / O pad array having a multilayer wiring layer and a power supply structure thereof.
  • the positions of a peripheral I / O area as an area for arranging I / O cells and a gate area as an area for arranging standard cells and macros are determined in advance.
  • the peripheral I / O region is a peripheral portion of a chip as a semiconductor integrated circuit device
  • the gate region is a central portion (inside) surrounded by the peripheral I / O region.
  • I / O cells, standard cells, and macros are designed and arranged inside the determined peripheral I / O region and gate region.
  • FIG. 14 shows an overall view of a chip as a semiconductor integrated circuit device.
  • a chip 200 has a peripheral I / O region 201 and a gate region 202.
  • an I / O cell and an ESD protection circuit are arranged in the peripheral I / O region 201, and a standard cell 203 and a macro 204 are arranged in the gate region 202 as shown in FIG.
  • the I / O cell and ESD protection circuit are connected to input / output signals to / from the chip 200 and I / O pads connected to the power source.
  • an I / O pad connected to a power source is referred to as a power I / O pad
  • an I / O pad connected to a signal is referred to as a signal I / O pad.
  • I / O pad When there is no need for distinction, it is simply referred to as an I / O pad.
  • I / O pads are arranged on the peripheral I / O area.
  • the number of I / O pads increases, so that it is necessary to lengthen the chip side.
  • the area of the gate region increases with a long chip side, there is a concern that the dead space of the gate region increases depending on the gate size.
  • the chip side becomes longer, the distance from the power I / O pad arranged in the peripheral I / O area around the chip to the center of the chip becomes longer, and as a result, extends from the power I / O pad to the center of the chip.
  • the resistance value at the wiring increases, and the voltage drop increases. When the voltage drop increases, the voltage supplied to the inside of the chip decreases, causing a problem that the operating speed is reduced.
  • the number of signal terminals can be increased, and a power plane can be provided on the intermediate board that connects the package called the build-up board and the chip.
  • the power I / O pad can be arranged, the power supply capability to the inside of the chip can be improved.
  • FIG. 15 shows an example of the configuration around the I / O pad. This figure is an enlarged view of the peripheral I / O area 201 of FIG.
  • a plurality of I / O cells 210 and ESD protection circuits 211 are arranged in the peripheral I / O region 201 around the chip 200, while standard cells and macro cells (not shown) are arranged in the gate region 202 inside the chip 200. Are arranged in the same layer as the plurality of I / O cells 210.
  • the I / O pads 220a, 220b, 221a, and 221b shown in a rectangular shape in FIG. 15 are arranged in a layer different from the layer in which the standard cells and I / O cells are arranged, and the peripheral I / O region 201
  • the I / O pads 220a and 220b that overlap at least partially in plan view are arranged on the peripheral I / O pads, the I / O pads that do not overlap the peripheral I / O region 201, that is, on the gate region 202.
  • the I / O pads 221a and 221b are referred to as area I / O pads.
  • the digital signal I / O pads 220a and 221b are connected to the standard cells and the like in the gate region 202 inside the chip 200 via the I / O cell 210 and the wiring 230 as shown in FIG. I / O pads 220b and 221a for analog signals such as a power source are connected to an ESD protection circuit 211 and to a standard cell or the like in the gate region 202 inside the chip 200 via a wiring 230 as shown in FIG. Has been.
  • FIG. 15 shows an example, and the I / O pad is not necessarily connected to the I / O cell or the ESD protection circuit.
  • the area I / O pad connected to the power supply is the power supply area I / O pad
  • the area I / O pad connected to the signal is the signal area I / O pad
  • the peripheral I / O pad connected to the power supply is the power supply peripheral I / O pad
  • a peripheral I / O pad connected to a signal is called a signal peripheral I / O pad.
  • Patent Document 1 Examples of flip chip area I / O pad arrays and power supply structures are described in Patent Document 1, Patent Document 2, and Patent Document 3, for example.
  • FIG. 1 a conventional area I / O pad arrangement is shown in FIG.
  • a signal area I / O pad (in FIG. S notation) 102 in a region surrounded by the peripheral I / O region 201, that is, in a gate region 202 located inside the chip 200, a signal area I / O pad (in FIG. S notation) 102, a VDD area I / O pad (V notation in the figure) 103 which is a power supply area I / O pad connected to a predetermined power supply VDD, and a GND area which is a power supply area I / O pad connected to the ground power supply GND.
  • Three types of I / O pads (G notation in the figure) 104 are arranged.
  • the VDD area I / O pad 103 and the GND area I / O pad 104 are part of the power supply area I / O pad. In this application, since the arrangement and voltage drop of the power supply area I / O pad are described, only the power supply area I / O pad will be described below.
  • FIG. 2 is a diagram focusing on the arrangement of only the power supply area I / O pads 103 and 104 in FIG. FIG. 2 is the same as the area I / O pad arrangement of Patent Document 3. That is, the same power supply area I / O pads are arranged in the row direction, and different power supply area I / O pads are arranged alternately in the column direction. In the row direction, the VDD area I / O pad 103 or the GND area I / O pad 104 is continuously arranged, and in the column direction, the VDD area I / O pad 103 and the GND area I / O pad 104 are alternately arranged. It is out.
  • FIG. 3 shows an arrangement of different power supply area I / O pads.
  • different power supply area I / O pads are alternately arranged in both the row direction and the column direction. That is, the VDD area I / O pads 103 and the GND area I / O pads 104 are alternately arranged in both the row direction and the column direction. This arrangement is the same as the area I / O pad arrangement of Patent Document 2.
  • the semiconductor integrated circuit device has (1) a peripheral I / O pad and no area I / O pad, and (2) a peripheral I / O pad and an area I / O pad depending on the application. (3) There are types such as those having no peripheral I / O pads and having area I / O pads.
  • the voltage drop in the power supply area I / O pad arrangement in FIGS. 2 and 3 will be described. As shown in FIG. 4, with respect to the central portion A point of the gate region 202 and the peripheral portion B point of the gate region 202, the arrangement of the power supply area I / O pad 401 of FIG. The arrangement of the power supply area I / O pad 401 is compared.
  • the effect of the voltage drop is determined by the VDD voltage drop and the GND voltage rise. Therefore, the resistance from the VDD power supply and the resistance from the GND power supply are obtained and compared.
  • the resistance from each power supply area I / O pad to the center point x in a part 501 of the chip is considered. Assume that the power supply area I / O pads are arranged at equal intervals, and the resistance from the power supply area I / O pad adjacent to the right of the point x is R. At this time, since the resistance value is proportional to the distance, the resistance from the power area I / O pad diagonally to the upper right of the point x is ⁇ 2R. Further, the resistance from the power supply area I / O pad immediately above the point x is kR (k> 0). If the distance between the wiring layers is much smaller than the distance between the power supply area I / O pads, k ⁇ 1.
  • FIG. 6A is an enlarged view at the center A point of the chip 101 of FIG. 4 in the case of the power supply area I / O pad arrangement of FIG.
  • FIG. 6B is an enlarged view of the chip center portion A in FIG. 4 in the case of the power supply area I / O pad arrangement in FIG.
  • the resistance from the other VDD area I / O pads 103 is directly above the two VDD area I / O pads 103 on the left and right sides at the point indicated by the symbol X in the chip central portion 501.
  • the VDD area I / O pad 103 is a combined resistance of a total of three resistors. Since the resistance values of the three resistors are R, R, and kR, respectively, the combined resistance from the VDD area I / O pad 103 is ⁇ k / (2k + 1) ⁇ ⁇ R. Similarly, the combined resistance from the GND area I / O pad 104 is ⁇ 2 / 2 (2 + ⁇ 2) ⁇ ⁇ R.
  • the combined resistance from the VDD area I / O pad 103 is ⁇ 2 ⁇ k / (4 ⁇ k + ⁇ 2) ⁇ ⁇
  • the combined resistance from the R, GND area I / O pad 104 is (1/4) ⁇ R.
  • FIG. 7 shows the graphs of the expressions (1) and (2) in the range of 0 ⁇ k ⁇ 0.5.
  • Equation (1) has a smaller value. That is, at the center of the chip, the power supply area I / O pad arrangement of FIG. 2 has a smaller resistance and a smaller voltage drop.
  • FIG. 8A is an enlarged view at a point B around the gate region 202 of the chip 200 of FIG. 4 in the case of the power supply area I / O pad arrangement of FIG.
  • FIG. 8B is an enlarged view of the gate region peripheral portion B in FIG. 4 in the case of the power supply area I / O pad arrangement in FIG.
  • FIGS. 8A and 8B show a view around the lower side as the chip peripheral portion 502, and the lower side of the drawing is the lower side of the gate region 202.
  • the resistance from the other VDD area I / O pads 103 is true from the two VDD area I / O pads 103 on the left and right sides at the point indicated by the symbol X in the peripheral area 502 of the gate region.
  • the upper VDD area I / O pad 103 is a combined resistance of a total of three resistors. Since the resistance values of the three resistors are R, R, and kR, respectively, the combined resistance from the VDD area I / O pad 103 is ⁇ k / (2 ⁇ k + 1) ⁇ ⁇ R. Similarly, the combined resistance from the GND area I / O pad 104 is ⁇ 1 / (1 + ⁇ 2) ⁇ ⁇ R.
  • the combined resistance from the VDD area I / O pad 103 at the gate region peripheral portion 502 is ⁇ k / ( ⁇ 2 ⁇ k + 1) ⁇ ⁇ R, from the GND area I / O pad 104.
  • the combined resistance is (1/3) ⁇ R.
  • FIG. 9 shows the graphs of equations (3) and (4) in the range of 0 ⁇ k ⁇ 0.5.
  • Equation (4) has a smaller value. That is, in the chip peripheral portion 502, the power supply area I / O pad arrangement in FIG. 3 has a smaller resistance and a smaller voltage drop.
  • the power supply area I / O pad arrangement in FIGS. 2 and 3 has a problem that the voltage drop cannot be minimized depending on the position of the gate region 202.
  • the semiconductor integrated circuit device of the present invention solves the above-described problems, and its purpose is to arrange the arrangement of area I / O pads and power supply area I / O pads at the central portion and the peripheral portion of the chip gate region.
  • the change is to suppress a voltage drop depending on the position of the gate region.
  • the semiconductor integrated circuit device is a semiconductor integrated circuit device having a peripheral I / O region in which an I / O cell is disposed and a gate region surrounded by the peripheral I / O region, A plurality of area I / O pads disposed on the gate region; and at least first and second power supplies, wherein the plurality of area I / O pads are connected to the first power supply.
  • An area I / O pad and an area I / O pad connected to a second power source are included, and the area I / O pad connected to the first power source is connected to the second power source.
  • the arrangement relationship with the area I / O pad is different between the central portion and the peripheral portion of the gate region.
  • the area I / O pad connected to the first power supply and the area I / O pad connected to the second power supply include the gate In the central portion of the region, only the row direction or the column direction is alternately arranged.
  • the area I / O pad connected to the first power supply and the area I / O pad connected to the second power supply include the gate In the peripheral portion of the region, the row direction and the column direction are alternately arranged.
  • the area I / O pad connected to the first power supply and the area I / O pad connected to the second power supply include the gate In the periphery of the region, at least two rows or two columns are alternately arranged in the row direction and the column direction.
  • One embodiment of the present invention is characterized in that, in the semiconductor integrated circuit device, the first power source is a high voltage power source and the second power source is a ground power source.
  • the plurality of area I / O pads include an area I / O pad connected to a third power supply, and the first power supply
  • the area I / O pad connected to the second power source, the I / O pad connected to the second power source, and the area I / O pad connected to the third power source are arranged in the gate region. It is characterized by the difference between the central part and the peripheral part.
  • the area I / O pad connected to the third power source exists only in one of a central portion and a peripheral portion of the gate region.
  • One embodiment of the present invention is characterized in that the semiconductor integrated circuit device includes a plurality of peripheral I / O pads arranged on the peripheral I / O region.
  • the arrangement of the power supply area I / O pads is changed between the central portion and the peripheral portion of the gate region. Therefore, for example, the area I / O pad arrangement shown in FIG. 2 is used at the center of the chip gate region, and the area I / O pad arrangement shown in FIG. 3 is used at the periphery of the chip gate region. If the arrangement of the / O pad is changed between the central portion and the peripheral portion of the chip gate region, the voltage drop can be effectively suppressed in both the central portion and the peripheral portion of the chip gate region.
  • the semiconductor integrated circuit device of the present invention since the arrangement of the power source area I / O pads is changed between the central portion and the peripheral portion of the gate region of the chip, the voltage drop locally on the chip. Can be prevented from becoming large.
  • FIG. 1 is a diagram showing an example of a conventional power supply area I / O pad arrangement.
  • FIG. 2 is a diagram showing another example of a conventional power supply area I / O pad arrangement.
  • FIG. 3 is a diagram showing still another example of a conventional power supply area I / O pad arrangement.
  • FIG. 4 is a diagram showing an example of the power supply area I / O pad arrangement.
  • FIG. 5 is an explanatory diagram for calculating the resistance from each power supply area I / O pad.
  • 6A is an enlarged view of the center of the chip in the case of the power supply area I / O pad arrangement of FIG. 2
  • FIG. 6B is an enlargement of the center of the chip in the case of the power supply area I / O pad arrangement of FIG.
  • FIG. 7 is a graph showing a resistance value graph at the center of the chip in the case of the power supply area I / O pad arrangement of FIGS. 8A is an enlarged view of the peripheral portion of the gate region in the case of the power supply area I / O pad arrangement of FIG. 2, and FIG. 8B is a peripheral portion of the gate region in the case of the power supply area I / O pad arrangement of FIG.
  • FIG. 9 is a graph showing resistance values at the periphery of the gate region in the case of the power supply area I / O pad arrangement of FIGS.
  • FIG. 10 is a diagram showing a power supply area I / O pad arrangement in the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 11 is a diagram showing a power supply area I / O pad arrangement in the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 12 is a diagram showing a power supply area I / O pad arrangement of the semiconductor integrated circuit device according to the third embodiment of the present invention.
  • FIG. 13 is a diagram showing an arrangement of power supply peripheral I / O pads and power supply area I / O pads according to the fourth embodiment of the semiconductor integrated circuit device of the present invention. It is a schematic block diagram which shows an example of the chip
  • FIG. 10 is a diagram showing a first embodiment of the area I / O pad arrangement of the semiconductor integrated circuit device of the present invention. Here, attention is paid to the arrangement of the power supply area I / O pads, and the signal area I / O pads are not drawn in the drawing.
  • the power supply area I / O pad arrangement shown in FIG. 10 will be described. As shown in the figure, in the region surrounded by the peripheral I / O region PE around the chip 101, that is, in the gate region G located inside the chip 101, two columns of the peripheral portion P of the gate region G, 2 In the row, different power supply area I / O pads are alternately arranged in both the row direction and the column direction. That is, in both the row direction and the column direction, the VDD area I / O pad 103 connected to the high voltage power supply VDD that is the first power supply and the GND area I / O connected to the ground power supply GND that is the second power supply. Pads 104 are alternately arranged.
  • the same power source area I / O pads are arranged in the row direction and different power source area I / O in the column direction.
  • the pads are arranged alternately. That is, the VDD area I / O pad 103 or the GND area I / O pad 104 is continuously arranged in the row direction, and the VDD area I / O pad 103 and the GND area I / O pad 104 are alternately arranged in the column direction. Are lined up.
  • the central portion M of the gate region G has the area I / O pad arrangement shown in FIG.
  • the voltage drop can be suppressed, and the peripheral portion P of the gate region G has the area I / O pad arrangement shown in FIG.
  • the peripheral part P of the gate region G has two columns and two rows, but the arrangement is changed at the peripheral part P and the central part M of the gate region G so as to suppress the voltage drop optimally. If so, it is possible to change the number of columns and the number of rows in the peripheral portion P of the gate region.
  • FIG. 11 is a diagram of the second embodiment of the area I / O pad arrangement of the semiconductor integrated circuit device of the present invention. Here, attention is paid to the arrangement of the power supply area I / O pads, and the signal area I / O pads are not drawn in the drawing.
  • the power supply area I / O pad arrangement shown in FIG. 11 will be described.
  • a power supply area I / O pad a VDD1 area I / O pad (denoted by reference numeral V1 in the figure) 1101 and a VDD2 area I / O pad (denoted by reference numeral V2 in the figure) 1102
  • GND area I / O pads 104 There are three types of GND area I / O pads 104. For example, this corresponds to the case where there is a high voltage power supply for digital or analog use, or the case where there is another high voltage power supply for normal use or substrate use.
  • different power source area I / O pads are arranged in order in the row direction and the column direction. That is, the VDD1 area I / O pad 1101, the VDD2 area I / O pad 1102, and the GND area I / O pad 104 are alternately arranged in the row direction and the column direction. Further, except for the central portion M of the gate region G of the chip 101, that is, the peripheral portion P of the gate region G, the same power source area I / O pads are arranged in the row direction, and different power source areas I are arranged in the column direction. / O pads are arranged in order.
  • the VDD1 area I / O pad 1101 or the VDD2 area I / O pad 1102 or the GND area I / O pad 104 is successively arranged in the row direction, and the VDD1 area I / O pad 1101 and the VDD2 area are arranged in the column direction.
  • the I / O pad 1102 and the GND area I / O pad 104 are arranged in order.
  • the peripheral portion P of the gate region G is sequentially arranged in 3 columns and 3 rows, but the peripheral portion P and the central portion M of the gate region G are arranged so as to suppress the voltage drop optimally. If changed, the number of columns and rows of the peripheral portion P of the gate region G can be changed.
  • FIG. 12 is a diagram of Embodiment 3 of an area I / O pad arrangement of the semiconductor integrated circuit device of the present invention. Here, attention is paid to the arrangement of the power supply area I / O pads, and the signal area I / O pads are not drawn in the drawing.
  • the power supply area I / O pad arrangement shown in FIG. 12 will be described. As shown in the figure, in the three columns and three rows of the peripheral portion P of the gate region G of the chip 101, different power source area I / O pads are arranged in order in the row direction and the column direction. That is, the VDD1 area I / O pad 1101, the VDD2 area I / O pad 1102, and the GND area I / O pad 104 are alternately arranged in the row direction and the column direction. Further, except for the central portion M of the gate region G of the chip 101, that is, the peripheral portion P of the gate region G, the same power supply area I / O pads are arranged in the row direction and different power supply area I / O in the column direction.
  • the pad is arranged in order. That is, the VDD1 area I / O pad 1101 or the GND area I / O pad 104 is successively arranged in the row direction, and the VDD1 area I / O pad 1101 and the GND area I / O pad 104 are sequentially arranged in the column direction. Are lined up.
  • the VDD2 area I / O pad 1102 exists only in the peripheral portion P of the gate region G of the chip 101.
  • the VDD2 area I / O pad 1102 is arranged only in the peripheral portion P of the gate region G, thereby More VDD1 area I / O pads 1101 are arranged at the center M of the region G, and the voltage drop is optimally suppressed as a whole.
  • a configuration opposite to the above may be adopted. .
  • the peripheral portion P of the gate region G is sequentially arranged in 3 columns and 3 rows. However, the arrangement is changed so that the voltage drop is optimally suppressed in the peripheral portion P and the central portion M of the gate region G. If so, the number of columns and the number of rows in the peripheral portion P of the gate region G can be changed.
  • FIG. 13 is a diagram of Embodiment 4 of an area I / O pad arrangement of the semiconductor integrated circuit device of the present invention.
  • attention is paid to the arrangement of the power supply peripheral I / O pad and the power supply area I / O pad, and the signal peripheral I / O pad and the signal area I / O pad are not shown in the drawing.
  • the power supply peripheral I / O pads shown in FIG. 13 will be described. As shown in the drawing, in the peripheral I / O pad region PE located on the outer periphery of the peripheral portion P of the gate region G, the VDD peripheral I / O pad 1301 and the GND peripheral I / O pad 1302 are alternately arranged. Next, the power supply area I / O pad arrangement will be described. As shown in the drawing, different power supply area I / O pads are alternately arranged in one column and one row of the peripheral portion P of the gate region G in both the row direction and the column direction.
  • the VDDI / O pad 1301 and the GND area I / O pad 104 or the VDD area I / O pad 103 and the GND peripheral I / O pad are also shown here. 1302 are arranged next to each other. That is, the area I / O pad or peripheral I / O pad connected to the high voltage power supply VDD and the peripheral I / O pad or area I / O pad connected to the ground power supply GND are alternately arranged in both the row direction and the column direction. Are lined up.
  • the same power supply area I / O pads are arranged in the row direction except for the central portion M of the gate region G, that is, the peripheral portion P of the gate region G, and different power supply area I / O pads are arranged in the column direction.
  • the voltage drop can be suppressed in the central portion M of the gate region G as shown in FIG. In the peripheral portion P of G, since the power supply arrangement shown in FIG. 3 is used, a voltage drop can be suppressed.
  • the peripheral portion P of the gate region G includes two columns and two rows including peripheral I / O pads, that is, the area I / O pad has one row and one column. If the arrangement is changed so as to optimally suppress the voltage drop between the central portion M and the central portion M, the number of columns and rows of the peripheral portion P of the gate region G can be changed.
  • the power supply peripheral I / O pad and the power supply area I / O pad are two types connected to the high voltage power supply VDD and the ground power supply GND. It is obvious that the same effect can be obtained by making the same.
  • the arrangement of the power source area I / O pads is changed between the central portion and the peripheral portion of the chip gate region.
  • the voltage drop can be effectively suppressed, the performance of the chip can be prevented from being deteriorated, and it is useful for designing a semiconductor integrated circuit device having a power supply area I / O pad.

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Abstract

 半導体集積回路装置において、チップ101のゲート領域Gの周辺部Pと中央部Mとでは、電源エリアI/Oパッドの配置関係が変更される。即ち、ゲート領域Gの周辺部Pの2列、2行では、行方向及び列方向共に、高電圧電源VDDに接続されるVDDエリアI/Oパッド103と、接地電源GNDに接続されるGNDエリアI/Oパッド104とが交互に並んで配置される。また、ゲート領域Gの中央部Mでは、行方向に同じVDDエリアI/Oパッド103又はGNDエリアI/Oパッド104が続いて並び、列方向にはVDDエリアI/Oパッド103とGNDエリアI/Oパッド104とが交互に並んで配置される。これ等の電源エリアI/Oパッド配列により、電圧降下が抑えられる。

Description

半導体集積回路装置
 本発明は、多層配線層を有するフリップチップのエリアI/Oパッド配列とその電源構造とを備えた半導体集積回路装置に関する。
 半導体集積回路の設計では、予め、I/Oセルを配置する領域としての周辺I/O領域、及び、スタンダードセルやマクロを配置する領域としてのゲート領域の位置が各々決められている。例えば、周辺I/O領域は、半導体集積回路装置としてのチップの周辺部、ゲート領域は、その周辺I/O領域に囲まれた中央部(内部)である。そして、設計の際に、I/Oセルやスタンダードセル及びマクロは、その決められた周辺I/O領域及びゲート領域の各々の内部において、設計、配置される。
 図14は、半導体集積回路装置としてのチップの全体図を示す。同図において、チップ200は、周辺I/O領域201とゲート領域202とを有する。前記周辺I/O領域201には、図示しないがI/OセルやESD保護回路が配置され、ゲート領域202には、同図に示すようにスタンダードセル203やマクロ204が配置される。
 また、前記I/OセルやESD保護回路は、チップ200の内外への入出力信号や電源と接続されるI/Oパッドに接続される。以下、電源に繋がるI/Oパッドを電源I/Oパッド、信号に繋がるI/Oパッドを信号I/Oパッドと呼ぶ。特に区別が不要な場合には、単にI/Oパッドと記す。
 従来、I/Oパッドは周辺I/O領域上に配置されている。このようなI/Oパッドを用いた半導体集積回路装置では、チップ200の内外への入出力信号数が増えると、I/Oパッドの数も増えるため、チップ辺を長くする必要がある。このとき、長いチップ辺に伴いゲート領域の面積が増加するため、ゲートサイズによってはゲート領域のデッドスペースが増加することが懸念される。また、チップ辺が長くなると、チップ周辺の周辺I/O領域に配置された電源I/Oパッドからチップ中央部までの距離が長くなり、その結果、電源I/Oパッドからチップ中央部に延びる配線での抵抗値が高くなって、電圧降下が増大する。電圧降下が増大すると、チップ内部へ供給される電圧が低くなり、動作速度の低下を招くという問題が生じる。
 チップ内部への電源供給能力の向上に関連する技術として、フリップチップパッケージを使用する方法がある。
 このフリップチップパッケージは、信号端子数を増やすことが可能になることや、ビルドアップ基板と呼ばれるパッケージとチップとを接続する中間基板に電源プレーンを設けることができ、チップの内部領域の任意の場所に電源I/Oパッドの配置が可能となるので、チップ内部への電源供給能力を向上させることが可能である。
 図15は、I/Oパッド周りの構成の一例を示す。同図は、前記図14の周辺I/O領域201の範囲を拡大したものである。
 チップ200周辺の周辺I/O領域201には、複数のI/Oセル210やESD保護回路211が配置されており、一方、チップ200の内部のゲート領域202には、図示しないスタンダードセルやマクロセルが前記複数のI/Oセル210と同じ層で配置されている。
 図15で四角形状で示すI/Oパッド220a、220b、221a、221bは、前記スタンダードセルやI/Oセルの配置された層とは異なる層に配置されており、前記周辺I/O領域201に平面視で少なくとも一部が重なっているI/Oパッド220a、220bを周辺I/Oパッド、前記周辺I/O領域201に重なっていないI/Oパッド、即ち、ゲート領域202上に配置されたI/Oパッド221a、221bをエリアI/Oパッドと呼ぶ。
 デジタル信号用のI/Oパッド220a、221bは、同図に示すようにI/Oセル210及び配線230を介してチップ200内部のゲート領域202のスタンダードセル等と接続されている。電源などのアナログ信号用のI/Oパッド220b、221aは、同図に示すように、ESD保護回路211と接続されると共に配線230を介してチップ200内部のゲート領域202のスタンダードセル等に接続されている。
 尚、図15は一例を示し、I/Oパッドが必ずしもI/OセルやESD保護回路に接続されていない場合もある。
 以下、電源に繋がるエリアI/Oパッドを電源エリアI/Oパッド、信号に繋がるエリアI/Oパッドを信号エリアI/Oパッド、電源に繋がる周辺I/Oパッドを電源周辺I/Oパッド、信号に繋がる周辺I/Oパッドを信号周辺I/Oパッドと呼ぶ。特に区別が不要な場合は、単にエリアI/Oパッド、周辺I/Oパッド、I/Oパッドと記す。
 フリップチップのエリアI/Oパッド配列と電源構造の一例が、例えば特許文献1、特許文献2、特許文献3に記載されている。
 それ等の一例として、従来のエリアI/Oパッド配列を図1に示す。図1のチップ200では、周辺I/O領域201で囲まれた領域、即ち、チップ200の内部に位置するゲート領域202において、エリアI/Oパッドとして、信号エリアI/Oパッド(同図のS表記)102と、所定電源VDDに繋がる電源エリアI/OパッドであるVDDエリアI/Oパッド(同図のV表記)103と、接地電源GNDに繋がる電源エリアI/OパッドであるGNDエリアI/Oパッド(同図のG表記)104との3種類が配置されている。VDDエリアI/Oパッド103とGNDエリアI/Oパッド104とは、電源エリアI/Oパッドの一部である。本願では、電源エリアI/Oパッドの配置と電圧降下について述べるので、以下、電源エリアI/Oパッドのみについて話を進める。
 図1において、電源エリアI/Oパッド103、104のみの配列に注目した図が図2である。図2は、特許文献3のエリアI/Oパッド配列と同様である。つまり、行方向に同じ電源エリアI/Oパッドが並んでおり、列方向には、異なる電源エリアI/Oパッドが交互に並んでいる配列をしている。行方向には、VDDエリアI/Oパッド103又はGNDエリアI/Oパッド104が続いて並び、列方向には、VDDエリアI/Oパッド103とGNDエリアI/Oパッド104とが交互に並んでいる。
 図3は、異なる電源エリアI/Oパッドの配列を示す。同図では、行方向及び列方向共に、異なる電源エリアI/Oパッドが交互に並んでいる。つまり、行方向及び列方向共に、VDDエリアI/Oパッド103とGNDエリアI/Oパッド104とが交互に並んでいる。この配列は、特許文献2のエリアI/Oパッド配列と同様である。
 尚、半導体集積回路装置は、その用途によって、(1)周辺I/Oパッドを有し、エリアI/Oパッドを有しないもの、(2)周辺I/Oパッド及びエリアI/Oパッドを有するもの、(3)周辺I/Oパッドを有さず、エリアI/Oパッドを有するものなどの種類がある。
特開2003―068852号公報 特開2003―124318号公報 特開2004-047516号公報
 しかしながら、図2及び図3の電源エリアI/Oパッド配列では、電源供給が不十分であり、電圧降下が最適ではない箇所がある。以下、詳述する。
 図2と図3の電源エリアI/Oパッド配列での電圧降下について述べる。図4に示すように、チップ200のゲート領域202の中央部A点と、ゲート領域202の周辺部B点とについて、図2の電源エリアI/Oパッド401の配置の場合と、図3の電源エリアI/Oパッド401の配置の場合とを比較する。
 電圧降下の影響は、VDD電圧の降下と、GND電圧の上昇によって決定される。そこで、VDD電源からの抵抗と、GND電源からの抵抗とを求めて、比較をする。
 先ず、図5を用いて、チップの一部501において、各電源エリアI/Oパッドからの中央点xまでの抵抗を考える。各電源エリアI/Oパッドが等間隔に配置されているとし、x点の右隣の電源エリアI/Oパッドからの抵抗をRとする。このとき、抵抗値は距離に比例するので、x点の右斜め上の電源エリアI/Oパッドからの抵抗は、√2Rとなる。また、x点の真上の電源エリアI/Oパッドからの抵抗をkR(k>0)とする。電源エリアI/Oパッド間の間隔より、各配線層間の間隔の方が極く小さいとすると、k<<1となる。
 次に、図6を用いて、図4のチップ200の中央部A点での、図2の電源エリアI/Oパッド配列の場合と、図3の電源エリアI/Oパッド配列の場合との、VDD電源からの抵抗と、GND電源からの抵抗を求める。
 図6(a)は、図2の電源エリアI/Oパッド配置の場合の図4のチップ101中央部A点での拡大図である。図6(b)は、図3の電源エリアI/Oパッド配置の場合の図4のチップ中央部A点での拡大図である。
 図6(a)において、チップ中央部501における符号Xで示した点について、他のVDDエリアI/Oパッド103からの抵抗は、左右の2つのVDDエリアI/Oパッド103からと、真上のVDDエリアI/Oパッド103、計3つの抵抗の合成抵抗になる。3つの抵抗の抵抗値は各々、R、R、kRであるので、VDDエリアI/Oパッド103からの合成抵抗は{k/(2k+1)}・Rとなる。同様にして、GNDエリアI/Oパッド104からの合成抵抗は{√2/2(2+√2)}・Rとなる。
 同様に、図6(b)において、チップ中央部501における符号Xで示した点について、VDDエリアI/Oパッド103からの合成抵抗は{√2・k/(4・k+√2)}・R、GNDエリアI/Oパッド104からの合成抵抗は(1/4)・Rとなる。
 よって、図6(a)における、VDDエリアI/Oパッド103、GNDエリアI/Oパッド104からの抵抗の和は式(1)となる。また、図6(b)における、VDDエリアI/Oパッド103、GNDエリアI/Oパッド104からの抵抗の和は式(2)となる。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
 図7に、0<k<0.5の範囲での前記式(1)、(2)のグラフを示す。同図から判るように、0<k<<1の範囲では、式(1)の方が、小さな値になる。つまり、チップの中央部では、図2の電源エリアI/Oパッド配列の方が抵抗が小さく、電圧降下も小さくなる。
 次に、図8を用いて、図4のチップ200のゲート領域202の周辺部B点での、図2の電源エリアI/Oパッド配列の場合と、図3の電源エリアI/Oパッド配列の場合との、VDD電源からの抵抗と、GND電源からの抵抗を求める。
 図8(a)は、図2の電源エリアI/Oパッド配置の場合の図4のチップ200のゲート領域202の周辺部B点での拡大図である。図8(b)は、図3の電源エリアI/Oパッド配置の場合の図4のゲート領域周辺部B点での拡大図である。図8(a)、(b)では、チップ周辺部502として下辺周辺の図を示しており、図の下辺は、ゲート領域202の下辺である。
 図8(a)において、ゲート領域周辺部502における符号Xで示した点について、他のVDDエリアI/Oパッド103からの抵抗は、左右の2つのVDDエリアI/Oパッド103からと、真上のVDDエリアI/Oパッド103、計3つの抵抗の合成抵抗になる。3つの抵抗の抵抗値は各々、R、R、kRであるので、VDDエリアI/Oパッド103からの合成抵抗は{k/(2・k+1)}・Rとなる。同様にして、GNDエリアI/Oパッド104からの合成抵抗は{1/(1+√2)}・Rとなる。
 同様に、図8(b)において、ゲート領域周辺部502における、VDDエリアI/Oパッド103からの合成抵抗は{k/(√2・k+1)}・R、GNDエリアI/Oパッド104からの合成抵抗は(1/3)・Rとなる。
 よって、図8(a)における、VDDエリアI/Oパッド103、GNDエリアI/Oパッド104からの抵抗の和は式(3)となる。また、図8(b)における、VDDエリアI/Oパッド103、GNDエリアI/Oパッド104からの抵抗の和は式(4)となる。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
 図9に、0<k<0.5の範囲での式(3)、(4)のグラフを示す。同図から判るように、0<k<<1の範囲では、式(4)の方が小さな値になる。つまり、チップ周辺部502では、図3の電源エリアI/Oパッド配列の方が抵抗が小さく、電圧降下も小さくなる。
 このように、図2及び図3の電源エリアI/Oパッド配列では、ゲート領域202の位置に依存して、電圧降下を最小にできないという課題がある。
 本発明の半導体集積回路装置は、上述した課題を解決するものであり、その目的は、チップのゲート領域の中央部と周辺部とでエリアI/Oパッド及び電源エリアI/Oパッドの配列を変更することにより、ゲート領域の位置に依存する電圧降下を抑えることにある。
 具体的に、本発明の半導体集積回路装置は、I/Oセルを配置する周辺I/O領域と、前記周辺I/O領域に囲まれたゲート領域とを有する半導体集積回路装置であって、前記ゲート領域上に配置された複数のエリアI/Oパッドと、少なくとも第1及び第2の電源とを有し、前記複数のエリアI/Oパッドには、前記第1の電源に接続されたエリアI/Oパッドと、第2の電源に接続されたエリアI/Oパッドとが含まれ、前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたエリアI/Oパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なることを特徴とする。
 本発明の一実施形態は、前記半導体集積回路装置において、前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたエリアI/Oパッドとは、前記ゲート領域の中央部において、行方向のみ又は列方向のみ、交互に配置されていることを特徴とする。
 本発明の一実施形態は、前記半導体集積回路装置において、前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたエリアI/Oパッドとは、前記ゲート領域の周辺部において、行方向及び列方向共に、交互に配置されていることを特徴とする。
 本発明の一実施形態は、前記半導体集積回路装置において、前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたエリアI/Oパッドとは、前記ゲート領域の周辺部において、少なくとも2行又は2列分、行方向及び列方向共に、交互に配置されていることを特徴とする。
 本発明の一実施形態は、前記半導体集積回路装置において、前記第1の電源は高電圧電源であり、前記第2の電源は接地電源であることを特徴とする。
 本発明の一実施形態は、前記半導体集積回路装置において、前記複数のエリアI/Oパッドには、第3の電源に接続されたエリアI/Oパッドが含まれており、前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたI/Oパッドと、前記第3の電源に接続されたエリアI/Oパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なることを特徴とする。
 本発明の一実施形態は、前記半導体集積回路装置において、前記第3の電源に接続されたエリアI/Oパッドは、前記ゲート領域の中央部又は周辺部の何れか一方にしか存在しないことを特徴とする。
 本発明の一実施形態は、前記半導体集積回路装置において、前記周辺I/O領域上に配置された複数の周辺I/Oパッドを備えることを特徴とする。
 以上により、本発明では、チップのゲート領域において、そのゲート領域の中央部と周辺部とで電源エリアI/Oパッドの配列が変更される。従って、例えば、チップのゲート領域の中央部では前記図2のエリアI/Oパッド配列とし、チップのゲート領域の周辺部では前記図3のエリアI/Oパッド配列となるように、電源エリアI/Oパッドの配列をチップのゲート領域の中央部と周辺部とで変更すれば、チップのゲート領域の中央部及び周辺部の双方で電圧降下を有効に抑えることができる。
 以上説明したように、本発明の半導体集積回路装置によれば、チップのゲート領域の中央部と周辺部とで電源エリアI/Oパッドの配列を変更したので、チップ上で局所的に電圧降下が大きくなることを防止することができる。
図1は従来の電源エリアI/Oパッド配列の例を示す図である。 図2は従来の電源エリアI/Oパッド配列の他の例を示す図である。 図3は従来の電源エリアI/Oパッド配列の更に他の例を示す図である。 図4は電源エリアI/Oパッド配列の一例を示す図である。 図5は各電源エリアI/Oパッドからの抵抗の計算のための説明図である。 図6(a)は図2の電源エリアI/Oパッド配置の場合のチップ中央部の拡大図、同図(b)は図3の電源エリアI/Oパッド配置の場合のチップ中央部の拡大図である。 図7は図2及び図3の電源エリアI/Oパッド配置の場合のチップ中央部での抵抗値のグラフを示す図である。 図8(a)は図2の電源エリアI/Oパッド配置の場合のゲート領域周辺部の拡大図、同図(b)は図3の電源エリアI/Oパッド配置の場合のゲート領域周辺部の拡大図である。 図9は図2及び図3の電源エリアI/Oパッド配置の場合のゲート領域周辺部での抵抗値のグラフを示す図である。 図10は本発明の半導体集積回路装置の実施形態1の電源エリアI/Oパッド配列を示す図である。 図11は本発明の半導体集積回路装置の実施形態2の電源エリアI/Oパッド配列を示す図である。 図12は本発明の半導体集積回路装置の実施形態3の電源エリアI/Oパッド配列を示す図である。 図13は本発明の半導体集積回路装置の実施形態4の電源周辺I/Oパッド及び電源エリアI/Oパッドの配列を示す図である。 従来の半導体集積回路のチップの一例を示す概略構成図である。 同チップの周辺I/O領域付近の一例を示す図である。
 (第1の実施形態)
 以下、本発明の第1の実施形態について添付図面を参照して説明する。
 図10は、本発明の半導体集積回路装置のエリアI/Oパッド配列の実施形態1を示す図である。尚、ここでは、電源エリアI/Oパッドの配置に注目しており、信号エリアI/Oパッドは図には描いていない。
 図10に示される電源エリアI/Oパッド配列について説明する。図示されているように、チップ101周辺の周辺I/O領域PEで囲まれた領域、即ち、チップ101の内部に位置するゲート領域Gにおいて、そのゲート領域Gの周辺部Pの2列、2行では、行方向及び列方向共に、異なる電源エリアI/Oパッドが交互に並んでいる。つまり、行方向及び列方向共に、第1の電源である高電圧電源VDDに接続されるVDDエリアI/Oパッド103と、第2の電源である接地電源GNDに接続されるGNDエリアI/Oパッド104とが交互に並んでいる。また、チップ101のゲート領域Gの中央部M、即ち、ゲート領域Gの周辺部P以外では、行方向に同じ電源エリアI/Oパッドが並んでおり、列方向には異なる電源エリアI/Oパッドが交互に並んでいる配列をしている。つまり、行方向には、VDDエリアI/Oパッド103又はGNDエリアI/Oパッド104が続いて並び、列方向には、VDDエリアI/Oパッド103とGNDエリアI/Oパッド104とが交互に並んでいる。
 このような電源エリアI/Oパッド配列にすると、発明が解決しようとする課題でも述べたように、ゲート領域Gの中央部Mでは、図2のエリアI/Oパッド配列になっているので、電圧降下を抑えることができ、ゲート領域Gの周辺部Pでは、図3のエリアI/Oパッド配列になっているので、電圧降下を抑えることができる。
 図10の例では、ゲート領域Gの周辺部Pを2列2行としているが、ゲート領域Gの周辺部Pと中央部Mとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、のゲート領域周辺部Pの列数、行数を変えることが可能である。
 (第2の実施形態)
 以下に、本発明の第2実施形態について添付図面を参照して説明する。
 図11は、本発明の半導体集積回路装置のエリアI/Oパッド配列の実施形態2の図である。尚、ここでは、電源エリアI/Oパッドの配置に注目しており、信号エリアI/Oパッドは図には描いていない。
 図11に示される電源エリアI/Oパッド配列について説明する。本実施形態では、実施形態1と異なり、電源エリアI/Oパッドとして、VDD1エリアI/Oパッド(図の符号V1で表記)1101、VDD2エリアI/Oパッド(図の符号V2で表記)1102、GNDエリアI/Oパッド104の3種類がある。例えば、デジタル用、アナログ用の高電圧電源がある場合や、通常用、基板用の他の高電圧電源がある場合がこれに相当する。
 図示されているように、チップ101のゲート領域Gの周辺部Pの3列、3行では、行方向、列方向共に、異なる電源エリアI/Oパッドが順に並んでいる。つまり、行方向、列方向共に、VDD1エリアI/Oパッド1101、VDD2エリアI/Oパッド1102、GNDエリアI/Oパッド104が交互に並んでいる。また、チップ101のゲート領域Gの中央部M、即ち、ゲート領域Gの周辺部P以外では、行方向に、同じ電源エリアI/Oパッドが並んでおり、列方向には、異なる電源エリアI/Oパッドが順に並んでいる配列をしている。つまり、行方向には、VDD1エリアI/Oパッド1101又はVDD2エリアI/Oパッド1102又はGNDエリアI/Oパッド104が続いて並び、列方向には、VDD1エリアI/Oパッド1101とVDD2エリアI/Oパッド1102とGNDエリアI/Oパッド104とが順に並んでいる。
 このような電源エリアI/Oパッド配列にすると、実施形態1と同様に、ゲート領域Gの中央部M、周辺部P共に、電圧降下を抑えることができる。
 図11の例では、ゲート領域Gの周辺部Pを3列3行で順にしているが、ゲート領域Gの周辺部Pと中央部Mとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Gの周辺部Pの列数、行数を変えることが可能である。
 (第3の実施形態)
 以下に、本発明の第3実施形態について添付図面を参照して説明する。
 図12は、本発明の半導体集積回路装置のエリアI/Oパッド配列の実施形態3の図である。尚、ここでは、電源エリアI/Oパッドの配置に注目しており、信号エリアI/Oパッドは図には描いていない。
 図12に示される電源エリアI/Oパッド配列について説明する。図示されているように、チップ101のゲート領域Gの周辺部Pの3列、3行では、行方向、列方向共に、異なる電源エリアI/Oパッドが順に並んでいる。つまり、行方向、列方向共に、VDD1エリアI/Oパッド1101、VDD2エリアI/Oパッド1102、GNDエリアI/Oパッド104が交互に並んでいる。また、チップ101のゲート領域Gの中央部M、即ち、ゲート領域Gの周辺部P以外では、行方向に同じ電源エリアI/Oパッドが並んでおり、列方向には異なる電源エリアI/Oパッドが順に並んでいる配列をしている。つまり、行方向には、VDD1エリアI/Oパッド1101又はGNDエリアI/Oパッド104が続いて並び、列方向には、VDD1エリアI/Oパッド1101とGNDエリアI/Oパッド104とが順に並んでいる。
 このような電源エリアI/Oパッド配列にすると、実施形態1と同様に、ゲート領域Gの中央部M、周辺部P共に、電圧降下を抑えることができる。
 本実施形態では、実施形態2と異なり、VDD2エリアI/Oパッド1102は、チップ101のゲート領域Gの周辺部Pにしか存在しない。例えばVDD2エリアI/Oパッド1102により供給されるブロックがゲート領域Gの周辺にしか存在しない場合などは、ゲート領域Gの周辺部PのみにVDD2エリアI/Oパッド1102を配置することにより、ゲート領域Gの中央部MでVDD1エリアI/Oパッド1101がより多く配置され、全体として電圧降下が最適に抑えられる。尚、本実施形態の例に限らず、VDD2エリアI/Oパッド1102により供給されるブロックがゲート領域Gの中央部にしか存在しない場合には、前記とは逆の構成を採用しても良い。
 図12の例では、ゲート領域Gの周辺部Pを3列3行で順にしているが、ゲート領域Gの周辺部Pと中央部Mで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Gの周辺部Pの列数、行数を変えることが可能である。
 (第4の実施形態)
 以下に、本発明の第4実施形態について添付図面を参照して説明する。
 図13は、本発明の半導体集積回路装置のエリアI/Oパッド配列の実施形態4の図である。尚、ここでは、電源周辺I/Oパッド及び電源エリアI/Oパッドの配置に注目しており、信号周辺I/Oパッド、信号エリアI/Oパッドは同図には描いていない。
 図13に示される電源周辺I/Oパッドの配列について説明する。図示されているように、ゲート領域Gの周辺部Pの外周に位置する周辺I/Oパッド領域PEにおいて、VDD周辺I/Oパッド1301、GND周辺I/Oパッド1302が交互に並んでいる。次に電源エリアI/Oパッド配列について説明する。図示されているように、ゲート領域Gの周辺部Pの1列、1行では、行方向、列方向共に、異なる電源エリアI/Oパッドが交互に並んでいる。また、隣接する電源周辺I/Oパッドとの関係を見ると、こちらもVDDI/Oバッド1301とGNDエリアI/Oパッド104とが、又はVDDエリアI/Oパッド103とGND周辺I/Oパッド1302とが隣り合うように並んでいる。つまり、行方向、列方向共に、高電圧電源VDDに接続されたエリアI/Oパッド又は周辺I/Oパッド、接地電源GNDに接続された周辺I/Oパッド又はエリアI/Oパッドが交互に並んでいる。また、ゲート領域Gの中央部M、即ち、ゲート領域Gの周辺部P以外では、行方向に、同じ電源エリアI/Oパッドが並んでおり、列方向には、異なる電源エリアI/Oパッドが交互に並んでいる配列をしている。つまり、行方向には、VDDエリアI/Oパッド103又はGNDエリアI/Oパッド104が続いて並び、列方向には、VDDエリアI/Oパッド103とGNDエリアI/Oパッド104とが交互に並んでいる。
 このような電源エリアI/Oパッド配列にすると、実施形態1と同様に、ゲート領域Gの中央部Mでは、図2の電源配列になっているので、電圧降下を抑えることができ、ゲート領域Gの周辺部Pでは、図3の電源配列になっているので、電圧降下を抑えることができる。
 図13の例では、ゲート領域Gの周辺部Pを、周辺I/Oパッドを含めて2列2行、つまりエリアI/Oパッドは1行1列としているが、ゲート領域Gの周辺部Pと中央部Mとで、各々電圧降下を最適に抑えるように配置を変更するのであれば、ゲート領域Gの周辺部Pの列数、行数を変えることが可能である。
 尚、本実施形態では、電源周辺I/Oパッド、電源エリアI/Oパッドは高電圧電源VDD、接地電源GNDに繋がる2種類としているが、3種類以上ある場合でも、実施形態2、3と同様にすることにより、同様の効果が得られることは明白である。
 以上説明したように、本発明の半導体集積回路装置は、チップのゲート領域の中央部と周辺部とで電源エリアI/Oパッドの配列を変更したので、チップのゲート領域の何れの位置においても電圧降下を有効に抑えることができ、チップのパフォーマンス劣化を防ぐことができ、電源エリアI/Oパッドを有する半導体集積回路装置の設計に有用である。
101     チップ
102     信号エリアI/Oパッド
103     VDDエリアI/Oパッド
104     GNDエリアI/Oパッド
401     電源エリアI/Oパッド
1101    VDD1エリアI/Oパッド
1102    VDD2エリアI/Oパッド
1301    VDD周辺I/Oパッド
1302    GND周辺I/Oパッド
G       ゲート領域
M       ゲート領域中央部
P       ゲート領域周辺部
PE      周辺I/O領域
501     ゲート領域中央部
502     ゲート領域周辺部

Claims (8)

  1.  I/Oセルを配置する周辺I/O領域と、前記周辺I/O領域に囲まれたゲート領域とを有する半導体集積回路装置であって、
     前記ゲート領域上に配置された複数のエリアI/Oパッドと、
     少なくとも第1及び第2の電源とを有し、
     前記複数のエリアI/Oパッドには、前記第1の電源に接続されたエリアI/Oパッドと、第2の電源に接続されたエリアI/Oパッドとが含まれ、
     前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたエリアI/Oパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なる
     ことを特徴とする半導体集積回路装置。
  2.  前記請求項1記載の半導体集積回路装置において、
     前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたエリアI/Oパッドとは、前記ゲート領域の中央部において、行方向のみ又は列方向のみ、交互に配置されている
     ことを特徴とする半導体集積回路装置。
  3.  前記請求項1又は2に記載の半導体集積回路装置において、
     前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたエリアI/Oパッドとは、前記ゲート領域の周辺部において、行方向及び列方向共に、交互に配置されている
     ことを特徴とする半導体集積回路装置。
  4.  前記請求項1~3の何れか1項に記載の半導体集積回路装置において、
     前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたエリアI/Oパッドとは、前記ゲート領域の周辺部において、少なくとも2行又は2列分、行方向及び列方向共に、交互に配置されている
     ことを特徴とする半導体集積回路装置。
  5.  前記請求項1~4の何れか1項に記載の半導体集積回路装置において、
     前記第1の電源は高電圧電源であり、前記第2の電源は接地電源である
     ことを特徴とする半導体集積回路装置。
  6.  前記請求項1~5の何れか1項に記載の半導体集積回路装置において、
     前記複数のエリアI/Oパッドには、第3の電源に接続されたエリアI/Oパッドが含まれており、
     前記第1の電源に接続されたエリアI/Oパッドと、前記第2の電源に接続されたI/Oパッドと、前記第3の電源に接続されたエリアI/Oパッドとの配置関係は、前記ゲート領域の中央部と周辺部とで異なる
     ことを特徴とする半導体集積回路装置。
  7.  前記請求項6記載の半導体集積回路装置において、
     前記第3の電源に接続されたエリアI/Oパッドは、前記ゲート領域の中央部又は周辺部の何れか一方にしか存在しない
     ことを特徴とする半導体集積回路装置。
  8.  前記請求項1~7の何れか1項に記載の半導体集積回路装置において、
     前記周辺I/O領域上に配置された複数の周辺I/Oパッドを備える
     ことを特徴とする半導体集積回路装置。
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