JP2019110205A - 回路素子及び回路素子の使用方法 - Google Patents

Abstract

【課題】論理セルへの変更後のショート不良を防止しつつ、デカップリング容量の増大を実現すること。【解決手段】ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを夫々備える３つ以上のサイトが拡散層の幅方向に隣接して配置されるマルチサイト構造を有し、前記マルチサイト構造は、論理セルに変更可能な論理セル変更可能部と、前記論理セル変更可能部を前記幅方向で挟む一対のデカップリングセル部とを備え、前記論理セル変更可能部は、前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のゲートが繋がる第１のサイト境界と、前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のゲートが繋がる第２のサイト境界とを有し、前記論理セル変更可能部と前記一対のデカップリングセル部の夫々との境目は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置する、回路素子。【選択図】図１４

Description

本発明は、回路素子及び回路素子の使用方法に関する。

論理回路の形成に使われていないＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ及びＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタを使って、バイパスコンデンサを形成する技術が知られている（例えば、特許文献１，２参照）。例えば、ＰＭＯＳトランジスタのゲートが接地電位に接続されると共にソース及びドレインが電源電位に接続され、ＮＭＯＳトランジスタのゲートが電源電位に接続されると共にソース及びドレインが接地電位に接続される。これにより、電源電位と接地電位との間にバイパスコンデンサが形成される。電源電位と接地電位との間に形成されるバイパスコンデンサは、デカップリングコンデンサとも称される。

また、このようなデカップリングコンデンサとして機能するフィラーセルを、インバータセル等の論理セルに変更するため、メタル配線層の配線を修正する技術が知られている（例えば、特許文献３参照）。論理セルが配置されていない空き領域に、多数のフィラーセルが配置される。これにより、レイアウト完了後に論理修正が必要になっても、フィラーセルを所望の論理セルに変更することによって、その論理修正に対処することが可能となる。

特開平２−２４１０６１号公報 特開平１０−１０７２３５号公報 特開２００８−２６３１８５号公報

ところで、電源ノイズの抑制効果を高めるため、デカップリングコンデンサとして機能するフィラーセルが持つデカップリング容量をより増大させたい場合がある。デカップリング容量の大きさは、フィラーセルが備えるトランジスタの拡散層の幅の大きさで決まるため、デカップリング容量を増大させるには、拡散層の幅を大きくすることが考えられる。一方、トランジスタのゲートやＬＩＣ（Local Inter Connect）は、製造ルール上、半導体集積回路の平面視で拡散層から突き出ることが求められる。したがって、拡散層の幅を大きくする場合には、半導体集積回路の平面視で拡散層から突き出るように、ゲートやＬＩＣを拡散層の幅方向に伸ばすことになる。

しかしながら、論理セルが配置されていない空き領域には、自動配置ツールにより多数のフィラーセルが予め配置されている。したがって、拡散層の幅方向に隣り合って配置されるフィラーセルの間でゲートやＬＩＣが繋がるまで、ゲートやＬＩＣを伸ばしすぎると、それらのフィラーセルは、論理セルへの変更後、不要な箇所でショートするショート不良を起こすおそれがある。

そこで、本開示は、論理セルへの変更後のショート不良を防止しつつ、デカップリング容量の増大を実現する、回路素子及び回路素子の使用方法を提供する。

本開示は、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを夫々備える３つ以上のサイトが拡散層の幅方向に隣接して配置されるマルチサイト構造を有し、
前記マルチサイト構造は、論理セルに変更可能な論理セル変更可能部と、前記論理セル変更可能部を前記幅方向で挟む一対のデカップリングセル部とを備え、
前記論理セル変更可能部は、前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のゲートが繋がる第１のサイト境界と、前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のゲートが繋がる第２のサイト境界とを有し、
前記論理セル変更可能部と前記一対のデカップリングセル部の夫々との境目は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置する、回路素子を提供する。

また、本開示は、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを夫々備える３つ以上のサイトが拡散層の幅方向に隣接して配置されるマルチサイト構造を有する回路素子の使用方法であって、
前記マルチサイト構造は、論理セルに変更可能な論理セル変更可能部と、前記論理セル変更可能部を前記幅方向で挟む一対のデカップリングセル部とを備え、
前記論理セル変更可能部は、前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のゲートが繋がる第１のサイト境界と、前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のゲートが繋がる第２のサイト境界とを有し、
前記論理セル変更可能部と前記一対のデカップリングセル部の夫々との境目は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置し、
設計装置は、前記論理セル変更可能部の金属配線層の配線を変更することによって、前記論理セル変更可能部の少なくとも一部を論理セルに変更する、回路素子の使用方法を提供する。

本開示によれば、論理セルへの変更後のショート不良を防止しつつ、デカップリング容量の増大を実現する、回路素子及び回路素子の使用方法を提供することができる。

デカップリングセルとＥＣセルを使用した場合の設計フローの一例を示す図である。 デカップリングセルの構成の一例を示す図である。 ＥＣセルの構成の一例を示す図である。 ＥＣデカップリングセルの構成の一例を示す図である。 論理セルの一つであるインバータセルの構成の一例を示す図である。 ＥＣデカップリングセルをインバータセルに変更した後の状態の一例を示す図である。 論理セルとＥＣデカップリングセルとが隣接するレイアウトの一例を模式的に示す平面図である。 論理セルとデカップリングセルとが隣接するレイアウトの一例を模式的に示す平面図である。 デカップリングセル同士が隣接するレイアウトの一例を模式的に示す平面図である。 ＥＣデカップリングセル同士が隣接するレイアウトの一例を模式的に示す平面図である。 図１０の構成において、拡散層の幅を仮に最大化した時のレイアウトの一例を模式的に示す平面図である。 デカップリングセルとＥＣセルを使用した場合の配置例を示す図である。 図１２の配置レイアウトで論理障害が発生した場合において、ＥＣセルが論理セルに変更した状態の一例を示す図である。 マルチサイトＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。 マルチサイトＥＣデカップリングセルの回路の一例を示す図である。 ３個のＥＣデカップリングセルが隣接するレイアウトの一例を模式的に示す平面図である。 マルチサイトＥＣデカップリングセルを使用した場合の配置例を示す図である。 図１７の配置レイアウトで論理障害が発生した場合において、マルチサイトＥＣデカップリングセルが論理セルに変更した状態の一例を示す図である。 マルチサイトＥＣデカップリングセルを使用した場合の設計フローの一例を示す図である。 論理セル変更前の５シングルサイトのマルチサイトＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。 論理セル変更前の４シングルサイトのマルチサイトＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。 論理セル変更後の５シングルサイトのマルチサイトＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。 論理セル変更後の５シングルサイトのマルチサイトＥＣデカップリングセルの回路の一例を示す図である。 サイト数の多いマルチサイトＥＣデカップリングセルの配置例を示す図である。 図２４の構成において、論理セル変更可能部の場所を示す図である。

以下、本発明を実施するための形態について説明する。

まず、本発明の実施形態を説明する前に、本発明の関連技術であるデカップリングセル及びＥＣ（Engineering Change）セルについて説明する。

半導体集積回路では、電源ノイズ抑制用のデカップリングセルと、半導体集積回路の製造後の障害対応用のＥＣセルとが、半導体基板上に配置されるように設計されている。ＥＣセルは、スペアセル、リペアセル、ＥＣＯ（Engineering Change Order）セルなどとも称される。

デカップリングセル及びＥＣセルは、基板、拡散層及びポリゲート等のトランジスタが形成される層（バルク層）と、そのバルク層に接続される配線層（金属配線層）とを用いて形成される。一般的に、バルク層の製造コストは、金属配線層の製造コストに比べて高い。

デカップリングセルは、回路動作時に流れる電流に起因した過渡的な電源電圧の変動（電源ノイズ）を抑制する。ＬＳＩ（Large Scale Integrated circuit）の高速化や高機能化に伴って、トランジスタの増加や高密度化が進んでいることから、電源ノイズは、増加傾向にある。そのため、電源ノイズを抑制するには、より多くのデカップリングセルを搭載し、デカップリング容量をより多くすることが求められる。

一方、ＥＣセルは、バルク層を変更せずに金属配線層の配線を変更することで、否定論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、反転（インバータ）などの論理演算を行う多種多様な論理セルに変更可能である。そのため、設計変更による製造コストを抑えることができる。また、予測不能な場所の障害に対応するため、論理セルが配置されていない空きスペースに、複数のＥＣセルが均等に予め配置される。

図１は、デカップリングセルとＥＣセルを使用した場合の設計フローの一例を示す図である。

ステップＳ１０にて、設計装置は、空きスペースに配置するＥＣセルとデカップリングセルとの割合と、その配置位置とを決定する。ステップＳ２０，Ｓ３０にて、設計装置は、決定した割合で、決定した配置位置に、ＥＣセルとデカップリングセルを配置する。ステップＳ４０にて、半導体製造装置は、ＥＣセルとデカップリングセルが配置された半導体集積回路を製造する。ステップＳ５０にて、設計装置は、製造された半導体集積回路の検査工程において、製造された半導体集積回路に論理障害が発生しているか否かを検査する。ステップＳ６０にて、設計装置は、論理障害が発生していることが検出された場合、論理障害が検出された論理セルに比較的近い領域に配置されているＥＣセルを特定する。ステップＳ７０にて、設計装置は、金属配線層の配線を変更するメタル改版を行うことで、特定したＥＣセルを論理セルに変更して、検出された論理障害に対処する。

図２は、デカップリングセルの構成の一例を示す図である。図２（Ａ）は、デカップリングセルのレイアウトの一例を模式的に示す平面図である。図２（Ｂ）は、デカップリングセルの回路図である。

なお、“Ｐｃｈ”は、ＰＭＯＳトランジスタを表し、“Ｎｃｈ”は、ＮＭＯＳトランジスタを表す。

デカップリングセルでは、Ｐ型拡散層２０に形成されるドレイン２７及びソース２８は、ＬＩＣ３４及びビア２９を経由し、金属配線３５を介して電源レールＶＤＤに接続される。Ｐ型拡散層２０の上に形成されるゲート２３は、ビア２９を経由し、金属配線３５を介して電源レールＶＳＳに接続される。一方、Ｎ型拡散層３０に形成されるドレイン３１及びソース３２は、ＬＩＣ３４及びビア２９を経由し、金属配線３５を介して電源レールＶＳＳに接続される。Ｎ型拡散層３０の上に形成されるゲート２４は、ビア２９を経由し、金属配線３５を介して電源レールＶＤＤに接続される。

金属配線３５は、夫々、Ｐ型拡散層２０及びＮ型拡散層３０よりも上層に形成される金属配線層に形成される。

ＬＩＣ３４は、夫々、半導体基板に形成される不純物拡散領域の間を接続するための配線、又は不純物拡散領域からの引き出し配線である。Ｐ型拡散層２０及びＮ型拡散層３０は、不純物拡散領域である。ＬＩＣ３４は、例えば、電源レールＶＤＤ又は電源レールＶＳＳが形成される金属配線層よりも下層の導電層に形成される局所配線である。

電源レールＶＤＤは、第１の電源レールの一例であり、例えば、電源の正極側に接続される電源配線である。電源レールＶＳＳは、電位が第１の電源レールよりも低い第２の電源レールの一例であり、例えば、電源の負極側に接続される接地配線である。

拡散層の幅Ｗの方向で隣り合う電源レールＶＤＤと電源レールＶＳＳとの間に形成される一つのセルは、シングルサイト構造のセルと呼ばれる。デカップリングセルは、シングルサイト構造のセルである。また、デカップリングセルの容量の大きさは、拡散層の幅Ｗの大きさで決定される。そのため、電源ノイズの抑制効果を高めるには、拡散層の幅Ｗは、可能な限り大きくすることが好ましい。

ＰＭＯＳトランジスタのゲート２３及びＬＩＣ３４は、製造ルール上、半導体集積回路の平面視でＰ型拡散層２０から突き出るように形成されている。同様に、ＮＭＯＳトランジスタのゲート２４及びＬＩＣ３４は、製造ルール上、半導体集積回路の平面視でＮ型拡散層３０から突き出るように形成されている。

図３は、ＥＣセルの構成の一例を示す図である。図３（Ａ）は、ＥＣセルのレイアウトの一例を模式的に示す平面図である。図３（Ｂ）は、ＥＣセルの回路図である。

ＥＣセルでは、Ｐ型拡散層２０の上に形成されるゲート２３は、ビア２９を経由し、金属配線３５を介して電源レールＶＤＤに接続され、Ｎ型拡散層３０の上に形成されるゲート２４は、ビア２９を経由し、金属配線３５を介して電源レールＶＳＳに接続される。これ以外の回路構成については、図２に示されるデカップリングセルと同様である。

また、上述のＥＣセル及びデカップリングセルの他にも、ＥＣセルとデカップリングセルの両機能を組み合わせたＥＣデカップリングセルと呼ばれるセルがある。ＥＣデカップリングセルは、金属配線層の配線を変更することによって、論理セルに変更可能なデカップリングセルである。ＥＣデカップリングセルを利用することで、半導体集積回路の製造後の障害対応が行われる。

図４は、ＥＣデカップリングセルの構成の一例を示す図である。図４（Ａ）は、ＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。図４（Ｂ）は、ＥＣデカップリングセルの回路図である。

ＥＣデカップリングセルは、論理セルへの変更後のショート不良（詳細は後述）を防ぐため、拡散層の幅Ｗは、図２に示されるデカップリングセルよりも短い。これ以外の回路構成については、図２に示されるデカップリングセルと同様である。

図５は、論理セルの一つであるインバータセルの構成の一例を示す図である。図５（Ａ）は、インバータセルのレイアウトの一例を模式的に示す平面図である。図５（Ｂ）は、インバータセルの回路図である。

インバータセルでは、Ｐ型拡散層２０に形成されるソース２８は、ＬＩＣ３４及びビア２９を経由し、金属配線３５を介して電源レールＶＤＤに接続される。Ｎ型拡散層３０に形成されるソース３２は、ＬＩＣ３４及びビア２９を経由し、金属配線３５を介して電源レールＶＳＳに接続される。Ｐ型拡散層２０の上に形成されるゲート２３及びＮ型拡散層３０の上に形成されるゲート２４は、互いにポリシリコン層で接続されており、ビア２９を経由し、インバータセルの入力部ＩＮに相当する金属配線３５に接続される。Ｐ型拡散層２０に形成されるドレイン２７は、ＬＩＣ３４及びビア２９を経由し、インバータセルの出力部ＯＵＴに相当する金属配線３５に接続される。Ｎ型拡散層３０に形成されるドレイン３１は、ＬＩＣ３４及びビア２９を経由し、インバータセルの出力部ＯＵＴに相当する金属配線３５に接続される。

図６は、図４のＥＣデカップリングセルをインバータセルに変更した後の状態の一例を示し、つまり、図５と同じ回路構成のインバータセルに変更された後のＥＣデカップリングセルの構成の一例を示す。図６（Ａ）は、インバータセルに変更された後のＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。図６（Ｂ）は、インバータセルに変更された後のＥＣデカップリングセルの回路図である。

図４のＥＣデカップリングセルにおいて、ＰＭＯＳトランジスタのソース２８とＮＭＯＳトランジスタのゲート２４とを繋ぐ金属配線３５は削除される。また、ＰＭＯＳトランジスタのゲート２３とＮＭＯＳトランジスタのドレイン３１とを繋ぐ金属配線３５は削除される。そして、ＰＭＯＳトランジスタのゲート２３とＮＭＯＳトランジスタのゲート２４とを繋ぐ金属配線３５を図６のように形成することによって、その金属配線３５に、図６に示されるような入力部ＩＮが形成される。また、ＰＭＯＳトランジスタのドレイン２７とＮＭＯＳトランジスタのドレイン３１とを繋ぐ金属配線３５を形成することによって、その金属配線３５に、図６に示されるような出力部ＯＵＴが形成される。

ここで、ＥＣデカップリングセルは、論理セルへの変更後のショート不良を防ぐことが求められるため、デカップリング容量を最大化することが難しい。次に、この点について説明する。

ＥＣセル、ＥＣデカップリングセル及び論理セルでは、自身と隣接する他のサイトとの間でショート不良が起こらないように、ゲートやＬＩＣの突出しは、他のサイトとのサイト境界から或る程度のスペースを空けて位置する（例えば、図７参照）。ゲートやＬＩＣの突出しとは、ゲートやＬＩＣが平面視で拡散層から突き出る部分である。このように、ショート不良の発生を防ぐため、ゲートやＬＩＣの突出しは、他のサイトとのサイト境界から或る程度のスペースを空けて位置するため、拡散層の幅Ｗの最大化は制限される。しかしながら、ゲートやＬＩＣの突出しがサイト境界から離れているため、ＥＣセル、ＥＣデカップリングセル及び論理セルのうち、隣接するセル同士がどの組合せでもショート不良は発生しない。

例えば、図７は、論理セルとＥＣデカップリングセルとが隣接するレイアウトの一例を模式的に示す平面図である。論理セルのゲート２３ａ及びＬＩＣ３４ａ１，３４ａ２がＰ型拡散層２０から突き出る部分と、ＥＣデカップリングセルのゲート２３ｂ及びＬＩＣ３４ｂ１，３４ｂ２がＰ型拡散層２０から突き出る部分とは、サイト境界から離れている。

図８は、論理セルとデカップリングセルとが隣接するレイアウトの一例を模式的に示す平面図である。デカップリングセルはその容量を最大化するため、上述の通り、拡散層の幅Ｗが大きい分、ゲート２３ｂ及びＬＩＣ３４ｂ１，３４ｂ２の突出しはサイト境界まで伸びている。しかしながら、デカップリングセルが論理セルと隣接していても、当該論理セルのゲート２３ａ及びＬＩＣ３４ａ１，３４ａ２の突出しは、サイト境界から離れるように位置しているため、ショート不良は発生しない。

図９は、デカップリングセル同士が隣接するレイアウトの一例を模式的に示す平面図である。デカップリングセル同士が隣接している場合、ゲート２３ａとゲート２３ｂ、ＬＩＣ３４ａ１とＬＩＣ３４ｂ１、ＬＩＣ３４ａ２とＬＩＣ３４ｂ２は、互いにサイト境界で繋がる。しかしながら、デカップリングセルは金属配線の変更が行われないセルであり、ゲート及びＬＩＣは、隣り合うデカップリングセル間で電位が元々同じであるため、ショート不良にはならない。

図７，８，９に対し、図１０は、ＥＣデカップリングセル同士が隣接するレイアウトの一例を示す図である。図１０は、隣り合うＥＣデカップリングセルの夫々をインバータセルに変更した後の状態の一例を示す。図１０（Ａ）は、インバータセルに変更された後の、隣り合うＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。図１０（Ｂ）は、インバータセルに変更された後の、隣り合うＥＣデカップリングセルの回路図である。

図１０の構成において、ＥＣデカップリングセルの容量を最大化するには、拡散層の幅Ｗを大きくすることが考えられる。拡散層の幅Ｗを大きくする場合、製造ルール上、半導体集積回路の平面視で拡散層から突き出るように、ゲートやＬＩＣを拡散層の幅方向に伸ばすことになる。しかしながら、ゲート２３ａ，２３ｂやＬＩＣ３４ａ１，３４ａ２，３４ｂ１，３４ｂ２を伸ばしすぎると、拡散層の幅方向に隣り合って配置されるＥＣデカップリングセルの間でゲートやＬＩＣが図１１のように繋がることになる。この繋がった状態で、隣り合うＥＣデカップリングセルが、論理セルへ変更されると、ショート不要な箇所でショートするショート不良を起こすおそれがある。

図１１は、図１０の構成において、拡散層の幅Ｗを仮に最大化した時のレイアウトの一例を模式的に示す平面図である。図１１（Ａ）は、インバータセルに変更された後の、隣り合うＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。図１１（Ｂ）は、インバータセルに変更された後の、隣り合うＥＣデカップリングセルの回路図である。

図１０では、隣り合うＥＣデカップリングセルの間でゲートとＬＩＣは離れているため、隣り合うＥＣデカップリングセルの少なくとも一方がインバータセルに変更されても、ショート不良にはならない。しかし、図１１では、例えば、隣り合うＥＣデカップリングセルの両方がインバータセルに変更されると、入力部ＩＮ１が入力部ＩＮ２にショートし、出力部ＯＵＴ１が電源レールＶＤＤにショートし、出力部ＯＵＴ２が電源レールＶＤＤにショートしてしまう。そのため、図１０（Ｂ）の回路図のような論理変更ができない。

また、ＥＣデカップリングセルを仮に使用しない場合、従来の技術では、予測不能な論理障害発生時の回路変更に対処するためには、ＥＣセルを多く配置せざるをえない。ＥＣセルを多く配置する分、配置可能なデカップリングセルが少なくなり、デカップリング容量を増やすことができない。

例えば、図１２は、デカップリングセルとＥＣセルを使用した場合の配置例を示す図である。図１２において、“ＥＣ”は、ＥＣセルを、“ＣＡＰ”は、デカップリングセルを、“論理”は、論理回路を形成する論理セルを示す。

図１３は、図１２の配置レイアウトで論理障害が発生した場合において、ＥＣセルが論理セルに変更した状態の一例を示す図である。図１３に示されるように、論理セルに変更されるＥＣセルはごく一部で、論理セルに変更されずに使用されないＥＣセルは、全て無駄になっている。図１３中の「×」の箇所は、無駄になっているＥＣセルを示す。

そこで、本開示は、論理障害発生時の回路変更をメタル改版で可能としつつ、デカップリングセルの搭載量及びデカップリング容量の最大化が可能な回路素子及び回路素子の使用方法を提供する。

具体的には、メタル改版で論理セルに変更可能なマルチサイト構造の回路素子であるデカップリングセル（以降、「マルチサイトＥＣデカップリングセル」と称する）が提供される。

図１４は、マルチサイトＥＣデカップリングセルのレイアウトの一例を模式的に示す平面図である。図１５は、マルチサイトＥＣデカップリングセルの回路の一例を示す図である。

マルチサイトＥＣデカップリングセル１０は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを夫々備える３つ以上のサイトが拡散層の幅方向に隣接して配置されるマルチサイト構造を有する回路素子の一例である。マルチサイト構造は、論理セルに変更可能な論理セル変更可能部５０と、論理セル変更可能部５０を拡散層の幅方向で挟む一対のデカップリングセル部４１，４２とを備える。電源レールＶＤＤと電源レールＶＳＳは、拡散層の幅方向で交互に配置されている。

論理セル変更可能部５０は、第１のサイト境界６３と、第２のサイト境界６２とを有する。第１のサイト境界６３は、拡散層の幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のゲートが繋がる部分である。第２のサイト境界６２は、拡散層の幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のゲートが繋がる部分である。

例えば、第１のサイト境界６３では、隣り合う一方のＰＭＯＳトランジスタのゲート２３ａと他方のＰＭＯＳトランジスタのゲート２３ｂとが、互いにポリシリコン層２３ａｂで繋がる。ゲート２３ａ，２３ｂは、共通のビア２９を経由し、共通の金属配線３５を介して、第２のサイト境界６２に位置する共通の電源レールＶＳＳに接続される。一方、第２のサイト境界６２では、隣り合う一方のＮＭＯＳトランジスタのゲート２４ａと他方のＮＭＯＳトランジスタのゲート２４ｂとが、互いにポリシリコン層２４ａｂで繋がる。ゲート２４ａ，２４ｂは、共通のビア２９を経由し、共通の金属配線３５を介して、第１のサイト境界６３に位置する共通の電源レールＶＤＤに接続される。

このように、隣り合うＰＭＯＳトランジスタの夫々のゲートが互いに繋がることで同電位で固定され、隣り合うＮＭＯＳトランジスタの夫々のゲートが互いに繋がることで同電位で固定されるので、論理セルへ変更後のサイト境界でのショート不良は起こらない。

また、論理セル変更可能部５０と一対のデカップリングセル部４１，４２の夫々との境目は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置するＰＮ境界とする。

例えば、一方のデカップリングセル部４１が備えるＰＭＯＳトランジスタのゲート２３及びＬＩＣ３４は、論理セル変更可能部５０が備えるＮＭＯＳトランジスタのゲート２４ａ及びＬＩＣ３４と、ＰＮ境界７１で非接続である。ＰＮ境界７１は、第１の境目の一例である。他方のデカップリングセル部４２が備えるＮＭＯＳトランジスタのゲート２４及びＬＩＣ３４は、論理セル変更可能部５０が備えるＰＭＯＳトランジスタのゲート２３ｂ及びＬＩＣ３４と、ＰＮ境界７２で非接続である。ＰＮ境界７２は、第２の境目の一例である。ＰＮ境界７１，７２の存在によって、ＰＮ境界７１，７２の夫々で隣り合うＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間で、夫々のゲート及びＬＩＣを配置するスペースを確保することができる。そのため、論理セルへ変更後のＰＮ境界でのショート不良も起こらない。

したがって、サイト境界でもＰＮ境界でもショート不良は起こらないので、図１４のマルチサイトＥＣデカップリングセル１０は、Ｐ型拡散層２０及びＮ型拡散層３０の夫々の幅Ｗ１を最大化できる。そのため、幅Ｗ１は、図４に示されるＥＣデカップリングセルが単に３個隣接する図１６の構成での拡散層の幅Ｗ２に比べて、大きくすることが可能となり、デカップリング容量を増やすことができる。つまり、論理セルへ変更後のショートを防止しつつ、拡散層の幅の最大化によってデカップリング容量の増大を実現できる。

図１４に示されるように、論理セル変更可能部５０において、拡散層の幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のＬＩＣ３４は、第１のサイト境界６３で繋がる。拡散層の幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々は、第１のサイト境界６３で繋がるＬＩＣ３４を経由して、電源レールＶＤＤに接続されるＰ型拡散層２０を有する。夫々のＰ型拡散層２０には、ドレイン２７及びソース２８が形成されている。同様に、論理セル変更可能部５０において、拡散層の幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のＬＩＣ３４は、第２のサイト境界６２で繋がる。拡散層の幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々は、第２のサイト境界６２で繋がるＬＩＣ３４を経由して、電源レールＶＳＳに接続されるＮ型拡散層３０を有する。夫々のＮ型拡散層３０には、ドレイン３１及びソース３２が形成されている。

また、論理セル変更可能部５０が論理セルに変更する際に隣接する他のセルとのショート不良の発生を防止するため、マルチサイトＥＣデカップリングセル１０の拡散層の幅方向での両端は、デカップリングセル構造とする。図１４の構成では、一対のデカップリングセル部４１，４２は、マルチサイト構造の拡散層の幅方向での両端に位置する。

マルチサイトＥＣデカップリングセル１０の一方の端部側に位置する一方のサイト境界６１は、拡散層の幅方向でデカップリングセル部４１に隣接する他のシングルサイトとの境界を表す。デカップリングセル部４１のＰＭＯＳトランジスタのゲート２３及びＬＩＣ３４は、夫々、サイト境界６１まで伸びていてもよい。

当該一方の端部側で隣接する他のシングルサイトのセルがデカップリングセル以外のセルの場合、当該セルに形成されるＰＭＯＳトランジスタのゲート及びＬＩＣは、図８の様にサイト境界から離れるように位置しているため、ショート不良は発生しない。また、当該一方の端部側で隣接する他のシングルサイトのセルがデカップリングセルの場合、当該セルは、金属配線の変更が行われないセルである。よって、ゲート及びＬＩＣは、図９の様に隣り合うデカップリングセル間で電位が元々同じであるため、ショート不良にはならない。

デカップリングセル部４１は、デカップリングコンデンサを形成するＰＭＯＳトランジスタを備える。当該ＰＭＯＳトランジスタでは、Ｐ型拡散層２０に形成されるドレイン２７及びソース２８は、ＬＩＣ３４及びビア２９を経由し、金属配線３５を介して、サイト境界６１に位置する電源レールＶＤＤに接続される。Ｐ型拡散層２０の上に形成されるゲート２３は、ビア２９を経由し、金属配線３５を介して、第２のサイト境界６２に位置する電源レールＶＳＳに接続される。

一方、マルチサイトＥＣデカップリングセル１０の他方の端部側に位置する他方のサイト境界６４は、拡散層の幅方向でデカップリングセル部４２に隣接する他のシングルサイトとの境界を表す。デカップリングセル部４２のＮＭＯＳトランジスタのゲート２４及びＬＩＣ３４は、夫々、サイト境界６４まで伸びていてもよい。

当該一方の端部側で隣接する他のシングルサイトのセルがデカップリングセル以外のセルの場合、当該セルに形成されるＮＭＯＳトランジスタのゲート及びＬＩＣは、図８のＰＭＯＳトランジスタと同様にサイト境界から離れるように位置している。そのため、ショート不良は発生しない。また、当該一方の端部側で隣接する他のシングルサイトのセルがデカップリングセルの場合、当該セルは、金属配線の変更が行われないセルである。よって、ゲート及びＬＩＣは、図９のＰＭＯＳトランジスタと同様に隣り合うデカップリングセル間で電位が元々同じであるため、ショート不良にはならない。

デカップリングセル部４２は、デカップリングコンデンサを形成するＮＭＯＳトランジスタを備える。当該ＮＭＯＳトランジスタでは、Ｎ型拡散層３０に形成されるドレイン３１及びソース３２は、ＬＩＣ３４及びビア２９を経由し、金属配線３５を介して、サイト境界６４に位置する電源レールＶＳＳに接続される。Ｎ型拡散層３０の上に形成されるゲート２４は、ビア２９を経由し、金属配線３５を介して、第１のサイト境界６３に位置する電源レールＶＤＤに接続される。

図１７は、マルチサイトＥＣデカップリングセルを使用した場合の配置例を示す図である。図１７において、“ＥＣ ＣＡＰ”は、マルチサイトＥＣデカップリングセルを、“論理”は、論理回路を形成する論理セルを示す。設計装置１００は、論理セルが配置されていない空き領域の全てに、マルチサイトＥＣデカップリングセルを一様に配置する。比較的サイト数の少ないマルチサイトＥＣデカップリングセルを利用することで、図１７のように、複数のマルチサイトＥＣデカップリングセルを比較的狭い空きスペースに無駄なく配置することが可能となる。

図１８は、図１７の配置レイアウトで論理障害が発生した場合において、マルチサイトＥＣデカップリングセルが論理セルに変更した状態の一例を示す図である。設計装置１００は、論理障害が検出された少なくとも一つの論理セルに隣接する少なくとも一つのマルチサイトＥＣデカップリングセルにおいて、論理セル変更可能部の金属配線層を変更する。設計装置１００は、その論理セル変更可能部の金属配線層を変更することで、その論理セル変更可能部の少なくとも一部のセルを、検出された論理障害を補償可能な所望の論理セルに変更する。

設計装置１００は、例えば、メモリ、ＣＰＵ（Central Processing Unit）を備えるコンピュータである。設計装置１００の各機能は、メモリに記憶されたプログラムがＣＰＵに実行させる処理により実現される。

図１９は、マルチサイトＥＣデカップリングセルを使用した場合の設計フローの一例を示す図である。

ステップＳ１３０にて、設計装置１００は、複数のマルチサイトＥＣデカップリングセルを、論理セルが配置されていない空きスペースに一様に配置する。ステップＳ１４０にて、半導体製造装置は、マルチサイトＥＣデカップリングセルが配置された半導体集積回路を製造する。ステップＳ１５０にて、設計装置１００は、製造された半導体集積回路の検査工程において、製造された半導体集積回路に論理障害が発生しているか否かを検査する。ステップＳ１６０にて、設計装置１００は、論理障害が発生していることが検出された場合、論理障害が検出された論理セルに比較的近い領域（好ましくは、隣接した領域）に配置されているマルチサイトＥＣデカップリングセルを特定する。ステップＳ１７０にて、設計装置１００は、特定したマルチサイトＥＣデカップリングセルの論理セル変更可能部の金属配線層の配線を変更するメタル改版を行うことで、検出された論理障害に対処する。具体的には、設計装置１００は、その論理セル変更可能部の少なくとも一部のセルを、検出された論理障害を補償可能な所望の論理セルに変更する。

したがって、本実施形態におけるマルチサイトＥＣデカップリングセルを利用することで、メタル改版によってマルチサイトＥＣデカップリングセルを論理セルに変更できる。また、論理セルへ変更したマルチサイトＥＣデカップリングセル以外のマルチサイトＥＣデカップリングセルは、デカップリングセルとして用いることができる。その結果、デカップリングセルの搭載量を増やすことが可能となる。また、図１０，１１に示されるようなＥＣデカップリングセルに比べて、マルチサイトＥＣデカップリングセルは、拡散層の幅Ｗを大きくできるため、デカップリング容量を増やすことが可能となる。

図２０は、論理セル変更前の５シングルサイト（奇数サイト）のマルチサイトＥＣデカップリングセル１１のレイアウトの一例を模式的に示す平面図である。マルチサイトＥＣデカップリングセル１１は、図１４のマルチサイトＥＣデカップリングセル１０の変形例である。図２０のマルチサイトＥＣデカップリングセル１１では、一つのシングルサイト当たりに、ゲートが互いに接続された４つのＰＭＯＳトランジスタと、ゲートが互いに接続された４つのＮＭＯＳトランジスタとが備えられている。マルチサイトＥＣデカップリングセル１１は、論理セルに変更可能な論理セル変更可能部５１と、論理セル変更可能部５１を拡散層の幅方向で挟む一対のデカップリングセル部４３，４４とを備える。論理セル変更可能部５１において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアが２つある（Pch1とNch1とのペア、Pch2とNch2とのペア）。２つのペアにより、複数の複雑な論理回路へ変更が可能となる。

図２１は、論理セル変更前の４シングルサイト（偶数サイト）のマルチサイトＥＣデカップリングセル１２のレイアウトの一例を模式的に示す平面図である。マルチサイトＥＣデカップリングセル１２は、図１４のマルチサイトＥＣデカップリングセル１０の変形例である。図２１のマルチサイトＥＣデカップリングセル１２では、一つのシングルサイト当たりに、ゲートが互いに接続された４つのＰＭＯＳトランジスタと、ゲートが互いに接続された４つのＮＭＯＳトランジスタとが備えられている。マルチサイトＥＣデカップリングセル１２は、論理セルに変更可能な論理セル変更可能部５２と、論理セル変更可能部５１を拡散層の幅方向で挟む一対のデカップリングセル部４５，４６とを備える。論理セル変更可能部５２において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアが１つある（Pch1とNch1とのペア、あるいはPch2とNch1とのペア）。このペアにより、複雑な論理回路への変更が可能となる。

図２２は、論理セル変更後の５シングルサイトのマルチサイトＥＣデカップリングセル１１のレイアウトの一例を模式的に示す平面図である。図２３は、論理セル変更後の５シングルサイトのマルチサイトＥＣデカップリングセル１１の回路の一例を示す図である。図２２，２３は、論理セル変更可能部の一部を４入力のＮＡＮＤセルへ変更した実施例を示す。図２２において、点線の四角で囲った部分が、４入力のＮＡＮＤセルへ変更した箇所を示す。“Ｐｃｈ＊”は、ＰＭＯＳトランジスタを表し、“Ｎｃｈ＊”は、ＮＭＯＳトランジスタを表す。＊は、数字を表す。Ａ１〜Ａ４は、ＮＡＮＤセルの入力部を表し、Ｘは、ＮＡＮＤセルの出力部を表す。

図２４は、サイト数の多いマルチサイトＥＣデカップリングセルの配置例を示す。図２５は、図２４の構成において、論理セル変更可能部の場所を示す図である。空きスペースに合うような比較的サイト数の多いマルチサイトＥＣデカップリングセルを利用することで、論理セル変更可能部に含まれる論理セルに変更可能な部分を多く確保することができる。これにより、障害のあった論理セルに最も近い領域を障害対処用に利用することができる。

また、奇数サイト及び偶数サイトのマルチサイトＥＣデカップリングセルを混在させて配置することで、空きスペースに隙間なく配置することが更に容易になる。

以上、回路素子及び回路素子の使用方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを夫々備える３つ以上のサイトが拡散層の幅方向に隣接して配置されるマルチサイト構造を有し、
前記マルチサイト構造は、論理セルに変更可能な論理セル変更可能部と、前記論理セル変更可能部を前記幅方向で挟む一対のデカップリングセル部とを備え、
前記論理セル変更可能部は、前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のゲートが繋がる第１のサイト境界と、前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のゲートが繋がる第２のサイト境界とを有し、
前記論理セル変更可能部と前記一対のデカップリングセル部の夫々との境目は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置する、回路素子。
（付記２）
前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のローカルインターコネクトは、前記第１のサイト境界で繋がり、
前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のローカルインターコネクトは、前記第２のサイト境界で繋がる、付記１に記載の回路素子。
（付記３）
前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々は、前記第１のサイト境界で繋がるローカルインターコネクトを経由して、第１の電源レールに接続されるＰ型拡散層を有し、
前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々は、前記第２のサイト境界で繋がるローカルインターコネクトを経由して、電位が前記第１の電源レールよりも低い第２の電源レールに接続されるＮ型拡散層を有する、付記２に記載の回路素子。
（付記４）
前記一対のデカップリングセル部は、前記マルチサイト構造の前記幅方向での両端に位置する、付記１から３のいずれか一項に記載の回路素子。
（付記５）
前記一対のデカップリングセル部のうち、一方のデカップリングセル部は、デカップリングコンデンサを形成するＰＭＯＳトランジスタを備え、他方のデカップリングセル部は、デカップリングコンデンサを形成するＮＭＯＳトランジスタを備える、付記１から４のいずれか一項に記載の回路素子。
（付記６）
前記境目は、前記論理セル変更可能部と前記一方のデカップリングセル部との間に位置する第１の境目と、前記論理セル変更可能部と前記他方のデカップリングセル部との間に位置する第２の境目とを含み、
前記一方のデカップリングセル部が備えるＰＭＯＳトランジスタのゲート及びローカルインターコネクトは、前記論理セル変更可能部が備えるＮＭＯＳトランジスタのゲート及びローカルインターコネクトと前記第１の境目で非接続であり、
前記他方のデカップリングセル部が備えるＮＭＯＳトランジスタのゲート及びローカルインターコネクトは、前記論理セル変更可能部が備えるＰＭＯＳトランジスタのゲート及びローカルインターコネクトと前記第２の境目で非接続である、付記５に記載の回路素子。
（付記７）
前記一対のデカップリングセル部の夫々が備えるトランジスタのゲート及びローカルインターコネクトは、前記幅方向に隣接する他のサイトとの境界まで伸びている、付記１から６のいずれか一項に記載の回路素子。
（付記８）
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを夫々備える３つ以上のサイトが拡散層の幅方向に隣接して配置されるマルチサイト構造を有する回路素子の使用方法であって、
前記マルチサイト構造は、論理セルに変更可能な論理セル変更可能部と、前記論理セル変更可能部を前記幅方向で挟む一対のデカップリングセル部とを備え、
前記論理セル変更可能部は、前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のゲートが繋がる第１のサイト境界と、前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のゲートが繋がる第２のサイト境界とを有し、
前記論理セル変更可能部と前記一対のデカップリングセル部の夫々との境目は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置し、
設計装置は、前記論理セル変更可能部の金属配線層の配線を変更することによって、前記論理セル変更可能部の少なくとも一部を論理セルに変更する、回路素子の使用方法。

１０，１１，１２ マルチサイトＥＣデカップリングセル
２０ Ｐ型拡散層
２３，２４ ゲート
２７，３１ ドレイン
２８，３２ ソース
２９ ビア
３０ Ｎ型拡散層
３４ ＬＩＣ
３５ 金属配線
４１〜４６ デカップリングセル部
５０〜５２ 論理セル変更可能部
６１，６２，６３，６４ サイト境界
７１，７２ ＰＮ境界
１００ 設計装置

Claims (8)

1. ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを夫々備える３つ以上のサイトが拡散層の幅方向に隣接して配置されるマルチサイト構造を有し、
   前記マルチサイト構造は、論理セルに変更可能な論理セル変更可能部と、前記論理セル変更可能部を前記幅方向で挟む一対のデカップリングセル部とを備え、
   前記論理セル変更可能部は、前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のゲートが繋がる第１のサイト境界と、前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のゲートが繋がる第２のサイト境界とを有し、
   前記論理セル変更可能部と前記一対のデカップリングセル部の夫々との境目は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置する、回路素子。
2. 前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のローカルインターコネクトは、前記第１のサイト境界で繋がり、
   前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のローカルインターコネクトは、前記第２のサイト境界で繋がる、請求項１に記載の回路素子。
3. 前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々は、前記第１のサイト境界で繋がるローカルインターコネクトを経由して、第１の電源レールに接続されるＰ型拡散層を有し、
   前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々は、前記第２のサイト境界で繋がるローカルインターコネクトを経由して、電位が前記第１の電源レールよりも低い第２の電源レールに接続されるＮ型拡散層を有する、請求項２に記載の回路素子。
4. 前記一対のデカップリングセル部は、前記マルチサイト構造の前記幅方向での両端に位置する、請求項１から３のいずれか一項に記載の回路素子。
5. 前記一対のデカップリングセル部のうち、一方のデカップリングセル部は、デカップリングコンデンサを形成するＰＭＯＳトランジスタを備え、他方のデカップリングセル部は、デカップリングコンデンサを形成するＮＭＯＳトランジスタを備える、請求項１から４のいずれか一項に記載の回路素子。
6. 前記境目は、前記論理セル変更可能部と前記一方のデカップリングセル部との間に位置する第１の境目と、前記論理セル変更可能部と前記他方のデカップリングセル部との間に位置する第２の境目とを含み、
   前記一方のデカップリングセル部が備えるＰＭＯＳトランジスタのゲート及びローカルインターコネクトは、前記論理セル変更可能部が備えるＮＭＯＳトランジスタのゲート及びローカルインターコネクトと前記第１の境目で非接続であり、
   前記他方のデカップリングセル部が備えるＮＭＯＳトランジスタのゲート及びローカルインターコネクトは、前記論理セル変更可能部が備えるＰＭＯＳトランジスタのゲート及びローカルインターコネクトと前記第２の境目で非接続である、請求項５に記載の回路素子。
7. 前記一対のデカップリングセル部の夫々が備えるトランジスタのゲート及びローカルインターコネクトは、前記幅方向に隣接する他のサイトとの境界まで伸びている、請求項１から６のいずれか一項に記載の回路素子。
8. ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを夫々備える３つ以上のサイトが拡散層の幅方向に隣接して配置されるマルチサイト構造を有する回路素子の使用方法であって、
   前記マルチサイト構造は、論理セルに変更可能な論理セル変更可能部と、前記論理セル変更可能部を前記幅方向で挟む一対のデカップリングセル部とを備え、
   前記論理セル変更可能部は、前記幅方向に隣り合うサイトが夫々備えるＰＭＯＳトランジスタの夫々のゲートが繋がる第１のサイト境界と、前記幅方向に隣り合うサイトが夫々備えるＮＭＯＳトランジスタの夫々のゲートが繋がる第２のサイト境界とを有し、
   前記論理セル変更可能部と前記一対のデカップリングセル部の夫々との境目は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に位置し、
   設計装置は、前記論理セル変更可能部の金属配線層の配線を変更することによって、前記論理セル変更可能部の少なくとも一部を論理セルに変更する、回路素子の使用方法。

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