DE102020110159A1 - Halbleitermodul - Google Patents

Halbleitermodul Download PDF

Info

Publication number
DE102020110159A1
DE102020110159A1 DE102020110159.7A DE102020110159A DE102020110159A1 DE 102020110159 A1 DE102020110159 A1 DE 102020110159A1 DE 102020110159 A DE102020110159 A DE 102020110159A DE 102020110159 A1 DE102020110159 A1 DE 102020110159A1
Authority
DE
Germany
Prior art keywords
insulating
insulating plate
insulating substrate
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020110159.7A
Other languages
English (en)
Inventor
Yusuke ISHIYAMA
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102020110159A1 publication Critical patent/DE102020110159A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32238—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/3224—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8238—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/82385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Halbleitermodul umfasst: eine erste Isolierplatte; eine zweite Isolierplatte, die über der ersten Isolierplatte angeordnet ist; eine erste Halbleitervorrichtung, die auf einer oberen Oberfläche der ersten Isolierplatte vorgesehen ist; eine zweite Halbleitervorrichtung, die auf einer unteren Oberfläche der zweiten Isolierplatte vorgesehen ist; ein Isoliersubstrat, das eine dritte Isolierplatte, die zwischen der ersten Isolierplatte und der zweiten Isolierplatte angeordnet ist, und einen Leiter umfasst, der auf der dritten Isolierplatte vorgesehen und mit den ersten und zweiten Halbleitervorrichtungen verbunden ist; und ein Versiegelungsharz, das die ersten und zweiten Halbleitervorrichtungen und das Isoliersubstrat versiegelt, wobei eine Stehspannung der dritten Isolierplatte niedriger als Stehspannungen der ersten und zweiten Isolierplatten ist.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf ein Halbleitermodul, das zum Beispiel zur Steuerung eines großen Stroms genutzt werden soll.
  • Hintergrund
  • Für ein Halbleitermodul, in welchem erste und zweite Isoliersubstrate, die mit Halbleitervorrichtungen versehen sind, so angeordnet sind, dass sie einander oben und unten gegenüberliegen, und mit Harz versiegelt sind, wurde eine Konfiguration vorgeschlagen, in der ein drittes Isoliersubstrat mit den Halbleitervorrichtungen im Inneren des Moduls verbunden ist (siehe zum Beispiel offengelegtes japanisches Patent Nr. 2013-30710 ).
  • Zusam menfassung
  • Herkömmlicherweise wurde das dritte Isoliersubstrat zum Isolieren des Inneren des Moduls so entworfen, dass es die gleiche Stehspannung wie die ersten und zweiten Isoliersubstrate aufweist, die die Isolierung zwischen dem Inneren und Äußeren des Moduls vollbringen. Daher bestand ein Problem, dass die Stehspannung der Isolierung des dritten Isoliersubstrats im Inneren des Moduls auf einen höheren Wert als notwendig festgelegt wird, was die Wärmeleitfähigkeit verringert, was die Wärmeableitungsleistung verschlechtert, und die Materialkosten hoch sind, was eine Kostenerhöhung verursacht.
  • Die vorliegende Erfindung wurde gemacht, um das oben beschriebene Problem zu lösen, und hat eine Aufgabe, ein Halbleitermodul bereitzustellen, das imstande ist, die Wärmeableitungsleistung zu steigern und die Kosten zu reduzieren.
  • Ein Halbleitermodul gemäß der vorliegenden Erfindung umfasst: eine erste Isolierplatte; eine zweite Isolierplatte, die über der ersten Isolierplatte angeordnet ist; eine erste Halbleitervorrichtung, die auf einer oberen Oberfläche der ersten Isolierplatte vorgesehen ist; eine zweite Halbleitervorrichtung, die auf einer unteren Oberfläche der zweiten Isolierplatte vorgesehen ist; ein Isoliersubstrat, das eine dritte Isolierplatte, die zwischen der ersten Isolierplatte und der zweiten Isolierplatte angeordnet ist, und einen Leiter umfasst, der auf der dritten Isolierplatte vorgesehen und mit den ersten und zweiten Halbleitervorrichtungen verbunden ist; und ein Isolierharz, das die ersten und zweiten Halbleitervorrichtungen und das Isolierungssubstrat versiegelt, wobei eine Stehspannung der dritten Isolierplatte niedriger als Stehspannungen der ersten und zweiten Isolierplatten ist.
  • In der vorliegenden Erfindung wird die Stehspannung der dritten Isolierplatte, die die Isolierung innerhalb des Moduls vollbringt, so eingerichtet, dass sie niedriger als die Stehspannungen der ersten und zweiten Isolierplatten ist, die die Isolierung zwischen dem Inneren und dem Äußeren des Moduls vollbringen. Infolgedessen wird die Wärmeleitfähigkeit der Isolierplatte erhöht, und eine Wärmeableitung wird verbessert. Folglich können die Materialkosten eingespart werden und können die Kosten reduziert werden.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden sich aus der folgenden Beschreibung vollständiger zeigen.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, die ein Halbleitermodul gemäß einer ersten Ausführungsform zeigt.
    • 2 ist eine Draufsicht, die das Isoliersubstrat innerhalb des Moduls gemäß der ersten Ausführungsform zeigt.
    • 3 ist eine Querschnittsansicht, die ein Halbleitermodul gemäß einer zweiten Ausführungsform zeigt.
    • 4 ist eine Querschnittsansicht, die eine Modifikation des Halbleitermoduls gemäß der zweiten Ausführungsform zeigt.
    • 5 ist eine Querschnittsansicht, die ein Halbleitermodul gemäß einer dritten Ausführungsform zeigt.
    • 6 ist eine Schnittansicht, die ein Halbleitermodul gemäß einer vierten Ausführungsform zeigt.
    • 7 ist eine vergrößerte Querschnittsansicht eines Lötstellenteilbereichs zwischen einer Halbleitervorrichtung und einem Isoliersubstrat gemäß einer fünften Ausführungsform.
  • Beschreibung von Ausführungsformen
  • Unter Bezugnahme auf die Zeichnungen wird ein Halbleitermodul gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben. Die gleichen Komponenten werden mit den gleichen Symbolen bezeichnet, und deren wiederholte Beschreibung kann weggelassen werden.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht, die ein Halbleitermodul gemäß einer ersten Ausführungsform zeigt. Ein Isoliersubstrat 1 umfasst eine Isolierplatte 1a, einen Leiter 1b, der auf einer unteren Oberfläche der Isolierplatte 1a vorgesehen ist, und einen Leiter 1c, der auf der oberen Oberfläche der Isolierplatte 1a vorgesehen ist. Ein Isoliersubstrat 2 ist über dem Isoliersubstrat 1 angeordnet. Das Isoliersubstrat 2 umfasst eine Isolierplatte 2a, einen auf der unteren Oberfläche der Isolierplatte 2a vorgesehenen Leiter 2b und einen auf der oberen Oberfläche der Isolierplatte 2a vorgesehenen Leiter 2c. Man beachte, dass in der vorliegenden Patentbeschreibung auf eine Oberfläche auf einer Oberseite in der Querschnittsansicht von 1 als „obere Oberfläche“ verwiesen wird und auf eine Oberfläche auf einer Unterseite als „untere Oberfläche“ verwiesen wird.
  • Eine Halbleitervorrichtung 3 ist auf der oberen Oberfläche des Isoliersubstrats 1 vorgesehen. Eine untere Elektrode der Halbleitervorrichtung 3 ist mittels eines Lötmaterials 4 mit dem Leiter 1c des Isoliersubstrats 1 verbunden. Eine Halbleitervorrichtung 5 ist auf der unteren Oberfläche des Isoliersubstrats 2 vorgesehen. Eine untere Elektrode der Halbleitervorrichtung 5 ist mittels eines Lötmaterials 6 mit dem Leiter 2b des Isoliersubstrats 2 verbunden.
  • Zwischen dem Isoliersubstrat 1 und dem Isoliersubstrat 2 ist ein Isoliersubstrat 7 angeordnet. Das Isoliersubstrat 7 umfasst eine Isolierplatte 7a und Leiter 7b, 7c und 7d, die auf den oberen und unteren Oberflächen der Isolierplatte 7a vorgesehen sind. Ein Durchgangsloch 8, das durch die Isolierplatte 7a hindurchgeht, ist vorgesehen. 2 ist eine Draufsicht, die das Isoliersubstrat innerhalb des Moduls gemäß der ersten Ausführungsform zeigt. Die Leiter 7b, 7c und 7d sind auch in einer planaren Richtung auf den oberen und unteren Oberflächen der Isolierplatte 7a verdrahtet.
  • Der Leiter 7b ist auf den oberen und unteren Oberflächen der Isolierplatte 7a durch das Durchgangsloch 8 hindurch vorgesehen und ist mit der Elektrode an der oberen Oberfläche der Halbleitervorrichtung 3 und dem Leiter 2b des Isoliersubstrats 2 über ein Lötmaterial 9 verbunden. Der Leiter 7c ist über ein Lötmaterial 10 mit der Elektrode auf der oberen Oberfläche der Halbleitervorrichtung 5 verbunden. Der Leiter 7d ist über ein Lötmaterial 11 mit dem Leiter 1c des Isoliersubstrats 1 verbunden.
  • Man beachte, dass die Lötmaterialien 4, 6, 9 bis 11 beispielsweise ein Lot sind, aber eine Ag-Paste oder andere leitfähige Verbindungsmaterialien sein können. Die Isoliersubstrate 1, 2 und 7 sind beispielsweise eine bedruckte Platine, ein Keramiksubstrat mit einer Kupferstruktur oder dergleichen und können eine Mehrschichtplatine sein.
  • Ein Versiegelungsharz 12 versiegelt die Halbleitervorrichtungen 3 und 5 und das Isoliersubstrat 7. Die untere Oberfläche des Isoliersubstrats 1 und die obere Oberfläche des Isoliersubstrats 2, die auf den entgegengesetzten Seiten zu den Oberflächen der Isoliersubstrate 1 und 2, auf denen die Halbleitervorrichtungen 3 bzw. 5 vorgesehen sind, gelegen sind, sind aus dem Versiegelungsharz 12 nach außen freigelegt. Von den Halbleitervorrichtungen 3 und 5 erzeugte Wärme erhöht auch die Temperatur des Isoliersubstrats 7 innerhalb des Moduls. Das Isoliersubstrat 7 wird über die Lötmaterialien 9 und 11 und die oberen und unteren Isoliersubstrate 1 und 2 gekühlt.
  • Die Stehspannung der Isolierplatte 7a ist niedriger als die Stehspannungen der Isoliersubstrate 1a und 2a. Die Stehspannung ist hier durch das Produkt der Dicke der Isolierplatte und der dielektrischen bzw. Durchschlagsfestigkeit der Isolierplatte bestimmt. Daher ist, wenn die Isolierplatten 1a und 2a und die Isolierplatte 7a aus dem gleichen Material geschaffen sind, die Dicke der Isolierplatte 7a kleiner als die Dicken der Isolierplatten 1a und 2a. Alternativ dazu unterscheidet sich die Isolierplatte 7a im Isoliermaterial von den Isolierplatten 1a und 2a, und die Durchschlagsfestigkeit der Isolierplatte 7a ist geringer als die Durchschlagsfestigkeiten der Isolierplatten 1a und 2a.
  • Wie oben beschrieben wurde, wird in der vorliegenden Ausführungsform die Stehspannung der Isolierplatte 7a des Isoliersubstrats 7, das die Isolierung innerhalb des Moduls vollbringt, so eingerichtet, dass sie niedriger als die Stehspannungen der Isolierplatten 1a und 2a der Isoliersubstrate 1 und 2 ist, die die Isolierung zwischen dem Inneren und Äußeren des Moduls vollbringen. Infolgedessen wird die Wärmeableitungsleistung der Isolierplatte 7a gesteigert, können die Materialkosten gespart werden und können die Kosten reduziert werden.
  • Indem man die Halbleitervorrichtungen 3 und 5 oben und unten vorsieht, kann überdies die Leistung erhöht werden und kann die Grundfläche reduziert werden. Da die untere Oberfläche des Isoliersubstrats 1 und die obere Oberfläche des Isoliersubstrats 2 aus dem Versiegelungsharz 12 freigelegt sein, kann die Wärmeableitungsleistung mittels doppelseitiger Kühlung gesteigert werden.
  • In allgemeinen Halbleitermodulen wird Strom von den Halbleitervorrichtungen 3 und 5 über Strukturen der Isoliersubstrate mittels Drähte zu einer externen Elektrode entnommen. Auf der anderen Seite ist es in der vorliegenden Ausführungsform, da die Halbleitervorrichtungen 3 und 5 durch das Lötmaterial wie etwa ein Lot mit dem Isoliersubstrat 7 verbunden sind, möglich, Strom in einer großen Fläche zu entnehmen. Deshalb können die Halbleitervorrichtungen 3 und 5 miniaturisiert werden, so dass das Halbleitermodul ebenfalls miniaturisiert werden kann.
  • Zweite Ausführungsform
  • 3 ist eine Querschnittsansicht, die ein Halbleitermodul gemäß einer zweiten Ausführungsform zeigt. In der vorliegenden Ausführungsform ist das Isoliersubstrat 2 der ersten Ausführungsform in einen Metallblock 13 aus Kupfer, Aluminium oder dergleichen abgewandelt. Der Metallblock 13 ist mit der Elektrode an der oberen Oberfläche der Halbleitervorrichtung 5 verbunden. Ein Teil 12a des Versiegelungsharzes 12 bedeckt die obere Oberfläche des Metallblocks 13.
  • 4 ist eine Querschnittsansicht, die eine Modifikation des Halbleitermoduls gemäß der zweiten Ausführungsform zeigt. Zusätzlich zur Konfiguration von 3 ist das Isoliersubstrat 1 der ersten Ausführungsform in einen Metallblock 14 aus Kupfer, Aluminium oder dergleichen abgewandelt. Der Metallblock 14 ist mit der Elektrode auf der unteren Oberfläche der ersten Halbleitervorrichtung 3 verbunden. Ein Teil 12b des Versiegelungsharzes 5 bedeckt die untere Oberfläche des Metallblocks 14.
  • In der vorliegenden Ausführungsform können die Kosten reduziert werden, indem das Innere und Äußere des Halbleitermoduls mit dem Versiegelungsharz 12 isoliert werden, indem man weder das Isoliersubstrat 1 noch das Isoliersubstrat 2 nutzt. Darüber hinaus wird die Stehspannung der Isolierplatte 7a des Isoliersubstrats 7, das die Isolierung innerhalb des Moduls vollbringt, so eingerichtet, dass sie niedriger als die Stehspannung der Teile 12a und 12b des Versiegelungsharzes 12 ist, das die Isolierung zwischen dem Inneren und dem Äußeren des Moduls vollbringt. Infolgedessen kann ein Effekt ähnlich dem Effekt der ersten Ausführungsform erhalten werden. Man beachte, dass jeder der Metallblöcke 13 und 14 nicht auf einen Metallblock beschränkt ist und eine Vielzahl von Metallblöcken sein kann.
  • Dritte Ausführungsform
  • 5 ist eine Querschnittsansicht, die ein Halbleitermodul gemäß einer dritten Ausführungsform zeigt. In der vorliegenden Ausführungsform ist eine Halbleitervorrichtung 15 auf dem Isoliersubstrat 7 vorgesehen. Eine Elektrode an der oberen Oberfläche der Halbleitervorrichtung 15 ist mittels eines Lötmaterials 16 wie etwa ein Lot mit dem Leiter 7b des Isoliersubstrats 7 verbunden und ist mittels eines Lötmaterials 17 mit dem Leiter 1c des Isoliersubstrats 1 verbunden. Wie oben beschrieben wurde, ist auch die Halbleitervorrichtung 15 an dem Isoliersubstrat 7 innerhalb des Moduls vorgesehen, wodurch es möglich ist, die Stromdichte des Halbleitermoduls zu erhöhen. Die übrigen Konfigurationen und Effekte sind ähnlich den Konfigurationen und Effekten der ersten Ausführungsform. Man beachte, dass die Isoliersubstrate 1 und 2 wie im Fall der zweiten Ausführungsform in die Metallblöcke 13 und 14 abgewandelt werden können.
  • Vierte Ausführungsform
  • 6 ist eine Schnittansicht, die ein Halbleitermodul gemäß einer vierten Ausführungsform zeigt. Ein Abstandshalter 18 aus Metall wie etwa Kupfer ist vorgesehen, um einen Spalt zwischen dem Isoliersubstrat 1 und dem Isoliersubstrat 7 zu gewährleisten. Ein Abstandshalter 19 aus Metall wie etwa Kupfer ist vorgesehen, um einen Spalt zwischen dem Isoliersubstrat 2 und dem Isoliersubstrat 7 zu gewährleisten. Der Abstandshalter 18 ist mittels eines Lötmaterials mit den Leitern 1c und 7b der Isoliersubstrate 1 und 7 verbunden. Der Abstandshalter 19 ist mittels eines Lötmaterials mit den Leitern 2b und 7b der Isoliersubstrate 2 und 7 verbunden.
  • Eine auf die Halbleitervorrichtungen 3 und 5 beaufschlagte Beanspruchung kann reduziert werden, indem die Spalte mit den Abstandshaltern 18 und 19 gewährleistet werden. Darüber hinaus kann eine Fluidität des Versiegelungsharzes 12 sichergestellt werden. Man beachte, dass die Isoliersubstrate 1 und 2 wie im Fall der zweiten Ausführungsform in die Metallblöcke 13 und 14 abgewandelt werden können.
  • Fünfte Ausführungsform
  • 7 ist eine vergrößerte Querschnittsansicht eines Verbindungs- bzw. Lötstellenteilbereichs zwischen einer Halbleitervorrichtung und einem Isoliersubstrat gemäß einer fünften Ausführungsform. In den Halbleitermodulen der ersten bis vierten Ausführungsformen ist der Leiter 7b des Isoliersubstrats 7 mit einem Isolierfilm 20 wie etwa einem Resist versehen, um einen Lötstellenbereich mit dem Lötmaterial 9 zu steuern. Die Fläche der Öffnung des Isolierfilms 20 ist so eingerichtet, dass sie kleiner als die Fläche der Elektrode auf der oberen Oberfläche der Halbleitervorrichtung 3 ist. Indem man den Lötstellenbereich wie oben beschrieben steuert, wird das Lötmaterial 9 wie ein Trapezoid geformt, wenn es geschmolzen wird, und die Verbindungsfläche zwischen dem Lötmaterial 9 und der Halbleitervorrichtung 3 wird größer als die Verbindungsfläche zwischen dem Lötmaterial 9 und dem Leiter 7b des Isoliersubstrats 7. Das Gleiche gilt für den Lötstellenteilbereich zwischen der Halbleitervorrichtung 5 und dem Isoliersubstrat 7. Indem man die Form des Lötmaterials 9 wie oben beschrieben steuert, kann eine auf die Halbleitervorrichtungen 3 und 5 beaufschlagte Beanspruchung reduziert werden.
  • Die Halbleitervorrichtungen 3, 5, 15 sind nicht auf aus Silizium gebildete Halbleitervorrichtungen beschränkt, sondern können stattdessen aus einem Halbleiter mit breiter Bandlücke gebildet sein, der eine breitere Bandlücke als diejenige von Silizium aufweist. Der Halbleiter mit breiter Bandlücke ist beispielsweise ein Siliziumcarbid, ein Material auf Gallium-Nitrid-Basis oder Diamant. Eine aus solch einem Halbleiter mit breiter Bandlücke gebildete Halbleitervorrichtung weist eine hohe Spannungsfestigkeit und eine hohe zulässige Stromdichte auf und kann folglich miniaturisiert werden. Die Verwendung solch einer miniaturisierten Halbleitervorrichtung ermöglicht die Miniaturisierung und hohe Integration des Halbleitermoduls, in welchem die Halbleitervorrichtung integriert ist. Da die Halbleitervorrichtung eine hohe Wärmebeständigkeit aufweist, kann ferner eine Kühllamelle eines Kühlkörpers miniaturisiert werden und kann ein wassergekühlter Teil luftgekühlt werden, was zu einer weiteren Miniaturisierung des Halbleitermoduls führt. Da die Halbleitervorrichtung einen niedrigen Leistungsverlust und eine hohe Effizienz aufweist, kann ferner ein hocheffizientes Halbleitermodul erhalten werden.
  • Offenkundig sind im Lichte der obigen Lehren viele Modifikationen und Variationen der vorliegenden Erfindung möglich. Es versteht sich daher, dass innerhalb des Umfangs der beigefügten Ansprüche die Erfindung anders als konkret beschrieben in die Praxis umgesetzt werden kann.
  • Die gesamte Offenbarung der am 19. April 2019 eingereichten japanischen Patentanmeldung Nr. 2019-080267 , einschließlich Beschreibung, Ansprüche, Zeichnungen und Zusammenfassung, worauf die Priorität gemäß Übereinkommen der vorliegenden Anmeldung basiert, ist in ihrer Gesamtheit durch Bezugnahme hierin einbezogen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2013030710 [0002]
    • JP 2019080267 [0028]

Claims (8)

  1. Halbleitermodul, aufweisend: eine erste Isolierplatte (1a); eine zweite Isolierplatte (2a), die über der ersten Isolierplatte (1a) angeordnet ist; eine erste Halbleitervorrichtung (3), die auf einer oberen Oberfläche der ersten Isolierplatte (1a) vorgesehen ist; eine zweite Halbleitervorrichtung (5), die auf einer unteren Oberfläche der zweiten Isolierplatte (2a) vorgesehen ist; ein Isoliersubstrat (7), das eine dritte Isolierplatte (7a), die zwischen der ersten Isolierplatte (1a) und der zweiten Isolierplatte (2a) angeordnet ist, und einen Leiter (7b, 7c) umfasst, der auf der dritten Isolierplatte (7a) vorgesehen und mit den ersten und zweiten Halbleitervorrichtungen (3, 5) verbunden ist; und ein Versiegelungsharz (12), das die ersten und zweiten Halbleitervorrichtungen (3, 5) und das Isoliersubstrat (7) versiegelt, wobei eine Stehspannung der dritten Isolierplatte (7a) niedriger als Stehspannungen der ersten und zweiten Isolierplatten (1a, 2a) ist.
  2. Halbleitermodul nach Anspruch 1, ferner aufweisend: ein erstes Isoliersubstrat (1), das die erste Isolierplatte (1a) enthält; und ein zweites Isoliersubstrat (2), das die zweite Isolierplatte (2a) enthält, wobei eine untere Oberfläche des ersten Isoliersubstrats (1) und eine obere Oberfläche des zweiten Isoliersubstrats (2) aus dem Versiegelungsharz (12) freigelegt sind.
  3. Halbleitermodul nach Anspruch 1, ferner aufweisend einen ersten Metallblock (13), der mit einer oberen Oberfläche der zweiten Halbleitervorrichtung (5) verbunden ist, wobei die zweite Isolierplatte (2a) ein Teil des Versiegelungsharzes (12) ist, der eine obere Oberfläche des ersten Metallblocks (13) bedeckt.
  4. Halbleitermodul nach Anspruch 1 oder 3, ferner aufweisend einen zweiten Metallblock (14), der mit einer unteren Oberfläche der ersten Halbleitervorrichtung (3) verbunden ist, wobei die erste Isolierplatte (1a) ein Teil des Versiegelungsharzes (12) ist, der eine untere Oberfläche des zweiten Metallblocks (14) bedeckt.
  5. Halbleitermodul nach einem der Ansprüche 1 bis 4, ferner aufweisend eine dritte Halbleitervorrichtung (15), die auf dem Isoliersubstrat (7) vorgesehen ist.
  6. Halbleitermodul nach einem der Ansprüche 1 bis 5, ferner aufweisend einen Abstandshalter (18), der vorgesehen ist, um einen Spalt zwischen der ersten oder zweiten Isolierplatte (1, 2) und dem Isoliersubstrat (7) sicherzustellen.
  7. Halbleitermodul nach einem der Ansprüche 1 bis 6, ferner aufweisend ein Lötmaterial (9, 10), das die erste oder zweite Halbleitervorrichtung (3, 5) mit dem Leiter (7b, 7c) des Isoliersubstrats (7) verbindet, wobei eine Verbindungsfläche zwischen dem Lötmaterial (9, 10) und der ersten oder zweiten Halbleitervorrichtung (3, 5) größer ist als eine Verbindungsfläche zwischen dem Lötmaterial (9, 10) und dem Leiter (7b, 7c) des Isoliersubstrats (7).
  8. Halbleitermodul nach einem der Ansprüche 1 bis 7, wobei die ersten und zweiten Halbleitervorrichtungen (3, 5) aus einem Halbleiter mit breiter Bandlücke geschaffen sind.
DE102020110159.7A 2019-04-19 2020-04-14 Halbleitermodul Pending DE102020110159A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019080267A JP7156155B2 (ja) 2019-04-19 2019-04-19 半導体モジュール
JP2019-080267 2019-04-19

Publications (1)

Publication Number Publication Date
DE102020110159A1 true DE102020110159A1 (de) 2020-10-22

Family

ID=72660018

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020110159.7A Pending DE102020110159A1 (de) 2019-04-19 2020-04-14 Halbleitermodul

Country Status (4)

Country Link
US (1) US11322452B2 (de)
JP (1) JP7156155B2 (de)
CN (1) CN111834307B (de)
DE (1) DE102020110159A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4290574A1 (de) * 2022-06-09 2023-12-13 Mitsubishi Electric R&D Centre Europe B.V. Leistungsmodul mit integrierten leistungsplatinen und pcb-sammelschiene

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4640345B2 (ja) * 2007-01-25 2011-03-02 三菱電機株式会社 電力用半導体装置
DE112009005537B3 (de) * 2008-04-09 2022-05-12 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
DE112009005394T8 (de) 2009-11-25 2012-12-20 Toyota Jidosha Kabushiki Kaisha Kühlstruktur einer Halbleitervorrichtung
JP2012004282A (ja) * 2010-06-16 2012-01-05 Mitsubishi Electric Corp 半導体装置
JP2013030710A (ja) 2011-07-29 2013-02-07 Sanyo Electric Co Ltd 半導体モジュール
JP5791670B2 (ja) 2013-08-02 2015-10-07 株式会社日立製作所 電力変換装置
JP5975180B2 (ja) * 2013-10-03 2016-08-23 富士電機株式会社 半導体モジュール
JP2015170785A (ja) 2014-03-10 2015-09-28 三菱電機株式会社 絶縁基板および電力用半導体装置
JP6207460B2 (ja) * 2014-05-19 2017-10-04 三菱電機株式会社 半導体装置
CN105304589A (zh) * 2014-06-06 2016-02-03 深圳市锐骏半导体有限公司 功率器件
WO2016092994A1 (ja) * 2014-12-12 2016-06-16 株式会社日立製作所 半導体モジュールおよび半導体モジュールの製造方法
JP2016115900A (ja) * 2014-12-18 2016-06-23 三菱電機株式会社 半導体モジュールおよび半導体装置
CN108604578B (zh) * 2016-02-09 2021-07-16 三菱电机株式会社 电力用半导体装置及其制造方法
JP6719252B2 (ja) * 2016-03-30 2020-07-08 日立オートモティブシステムズ株式会社 半導体装置
US9972607B2 (en) * 2016-08-08 2018-05-15 Semiconductor Components Industries, Llc Semiconductor device and method of integrating power module with interposer and opposing substrates

Also Published As

Publication number Publication date
CN111834307A (zh) 2020-10-27
US20200335445A1 (en) 2020-10-22
US11322452B2 (en) 2022-05-03
JP7156155B2 (ja) 2022-10-19
JP2020178076A (ja) 2020-10-29
CN111834307B (zh) 2024-05-31

Similar Documents

Publication Publication Date Title
DE102018124171A1 (de) Halbleitervorrichtung
DE102015215133B4 (de) Halbleitervorrichtung
DE102012211424B4 (de) Halbleitervorrichtung und Verfahren für deren Herstellung
DE212018000087U1 (de) Halbleitervorrichtung
DE69216016T2 (de) Halbleiteranordnung
DE102009033321A1 (de) Leistungshalbleitervorrichtung
DE112014005694B4 (de) Halbleitermodul
DE112014002061T5 (de) Halbleitermodul
DE112019005234B4 (de) Leistungshalbleitervorrichtung
DE102019112935A1 (de) Halbleitermodul
DE102018104509A1 (de) Halbleitervorrichtung
DE102017216981A1 (de) Halbleitermodul
CH663491A5 (en) Electronic circuit module
DE112020006374T5 (de) Leistungsmodul mit verbesserten elektrischen und thermischen Charakteristiken
DE10130517A1 (de) Hochspannungsmodul und Verfahren zu dessen Herstellung
DE102020104225A1 (de) Halbleitermodul und Leistungswandler unter Verwendung desselben
DE102017120747A1 (de) SMD-Gehäuse mit Oberseitenkühlung
DE102019112936A1 (de) Halbleitermodul
DE112021004170T5 (de) Halbleitervorrichtung
DE102020110159A1 (de) Halbleitermodul
DE102019135373B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102020122125A1 (de) Halbleitermodul
DE102018219926A1 (de) Halbleitervorrichtung
EP3117458B1 (de) Elektrische bauteilanordnung
DE102019124593A1 (de) Kühlsystem

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R084 Declaration of willingness to licence