DE102011003234A1 - Nicht-direkt verbundene Halbleitervorrichtung mit isoliertem Kupfer und lateraler weiter Bandlücke - Google Patents

Nicht-direkt verbundene Halbleitervorrichtung mit isoliertem Kupfer und lateraler weiter Bandlücke Download PDF

Info

Publication number
DE102011003234A1
DE102011003234A1 DE102011003234A DE102011003234A DE102011003234A1 DE 102011003234 A1 DE102011003234 A1 DE 102011003234A1 DE 102011003234 A DE102011003234 A DE 102011003234A DE 102011003234 A DE102011003234 A DE 102011003234A DE 102011003234 A1 DE102011003234 A1 DE 102011003234A1
Authority
DE
Germany
Prior art keywords
heat sink
laterally
epitaxial layer
semiconductor device
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102011003234A
Other languages
English (en)
Inventor
George R. Woody
Terence G. Ward
Karim Boutros
Brian Hughes
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GM Global Technology Operations LLC
Original Assignee
GM Global Technology Operations LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GM Global Technology Operations LLC filed Critical GM Global Technology Operations LLC
Publication of DE102011003234A1 publication Critical patent/DE102011003234A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Es werden nicht-direkt verbundene, mit isoliertem Kupfer und lateraler Weiterbandlücke aufweisende Halbleitereinrichtungen bereitgestellt. Eine Halbleitereinrichtung umfasst eine Wärmesenke, eine die Wärmesenke direkt überdeckende Pufferschicht und eine epitaktische Schicht, welche aus einem Gruppe-III-Nitrid gebildet ist und die Pufferschicht überdeckt. Eine weitere Halbleitereinrichtung umfasst eine Wärmesenke, ein die Wärmesenke direkt überdeckendes Substrat, eine das Substrat direkt überdeckende Pufferschicht und eine epitaktische Schicht, welche aus einem Gruppe-III-Nitrid gebildet ist und die Pufferschicht überdeckt. Die Bildung aus einem Gruppe-III-Nitrid ermöglicht, dass die verschiedenen epitaktischen Schichten elektrisch von ihren entsprechenden Wärmesenken isoliert sind.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein Halbleitervorrichtung, und insbesondere nicht-direkt verbundene Kupfersubstrate oder ähnliche isolierte Halbleitervorrichtung mit lateraler weiter Bandlücke.
  • Hintergrund der Erfindung
  • Das Steuern der Wärmemenge, welche eine Halbleitervorrichtung erzeugt, ist eine der Design-Herausforderungen bei der Konstruktion von Leistungselektronikelementen. Mit Bezug auf 1 weist eine herkömmliche Halbleitervorrichtung 100 typischerweise eine Siliziumschicht 110 auf, welche aus einer vertikal angeordneten Schalteinrichtung 1110 (zum Beispiel eine Schalteinrichtung mit einem Gate 1112 und einer Source 1114 auf einer oberen Schicht der Vorrichtung und einem Drain 1116 auf einer Schicht unterhalb der oberen Schicht) und einer separaten Siliziumschicht 111 besteht, welche eine Diode 1120 umfasst, welche eine Wärmesenke 120 überdeckt. Um die Siliziumschichten 110 und 111 von der Wärmesenke 120 zu trennen, umfasst die Halbleitervorrichtung 100 eine direkt-verbundene Kupfer(DBC)-Struktur 130 (oder eine andere ähnliche Struktur), welche die Siliziumschichten 110 und 111 von der Wärmesenke 120 trennt. Die Siliziumschichten 110 und 111 sind an der DBC-Struktur 130 mittels Löten, Sintern, Wärmeleitpaste oder andere ähnliche Techniken bei Kontaktstelle 112 befestigt. In ähnlicher Weise ist die DBC-Struktur 130 an Wärmesenke 120 mittels Löten, Sintern, Wärmeleitpaste oder andere ähnliche Techniken bei Kontaktstelle 113 befestigt.
  • Die DBC-Struktur 130 umfasst eine erste Kupferschicht 1310, eine zweite Kupferschicht 1320 und eine Keramik-Isolationsschicht 1330. Die erste Kupferschicht 1310 überdeckt die Wärmesenke 120, während die zweite Kupferschicht unterhalb der Siliziumschicht 110 angeordnet ist. Die Keramik-Isolationsschicht 1330 kann aus einem Aluminiumoxid, Aluminiumnitrid oder Siliziumnitrid hergestellt sein, und trennt die erste Kupferschicht 1310 und die zweite Kupferschicht 1320 voneinander. Während die Halbleitervorrichtung 100 in normaler Weise funktioniert, erhöht der Einschluss der DBC-Struktur 130, um die Siliziumschichten 110 und 111 von Wärmesenke 120 elektrisch zu isolieren, in unnötiger Weise die Kontaktstellentemperatur der Halbleitervorrichtung 100 während des Betriebes, was die Leistung und/oder Lebensdauer der Halbleitervorrichtung 100 beeinflussen kann. Weiterhin erhöht der Einschluss der Befestigungsschichten bei den Kontaktstellen 112 und 113 das Maß an thermischem Widerstand in der Halbleitervorrichtung 100.
  • Dementsprechend ist es wünschenswert, Halbleitervorrichtungen bereitzustellen, welche keine DBC-Struktur erfordern, und trotzdem eine elektrische Isolierung zwischen einer epitaktischen Schicht und einer Wärmesenke aufweisen. Weiterhin werden weitere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung aus der nachfolgenden detaillierten Beschreibung der Erfindung und den beigefügten Ansprüchen in Verbindung mit den begleitenden Zeichnungen und diesem Hintergrund der Erfindung ersichtlich.
  • Kurze Zusammenfassung der Erfindung
  • Verschiedene Ausführungsformen stellen nicht-direkt-verbundene Halbleitervorrichtungen und Leistungsmodule mit isoliertem Kupfer und lateraler weiter Bandlücke bereit. Eine Vorrichtung umfasst eine Wärmesenke, eine die Wärmesenke direkt überdeckende Pufferschicht und eine die Pufferschicht überdeckende epitaktische Schicht. In einer Ausführungsform ist die epitaktische Schicht aus einem Gruppe-III-Nitrid gebildet, so dass die epitaktische Schicht elektrisch von der Wärmesenke isoliert ist.
  • Eine weitere Vorrichtung umfasst eine Wärmesenke, ein die Wärmesenke direkt überdeckendes Substrat, eine das Substrat direkt überdeckende Pufferschicht und eine die Pufferschicht überdeckende epitaktische Schicht auf. Die epitaktische Schicht ist in einer Ausführungsform aus einem Gruppe-III-Nitrid gebildet, so dass die epitaktische Schicht elektrisch von der Wärmesenke isoliert ist.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung wird nachfolgend in Verbindung mit den folgenden Zeichnungsfiguren erläutert, wobei gleiche Bezugszeichen gleiche Elemente bedeuten, und
  • 1 ein Diagramm ist, welches eine herkömmliche Halbleitervorrichtung mit einer direkt-verbundenen Kupfer(DBC)-artigen Struktur darstellt, welche eine Siliziumschicht von einer Wärmesenke trennt;
  • 2 ein Diagramm ist, welches eine Ausführungsform einer Halbleitervorrichtung von der Art mit isolierter Nicht-DBC-Struktur darstellt; und
  • 3 ein Diagramm ist, welches eine weitere Ausführungsform einer Halbleitervorrichtung von der Art mit einer isolierten Nicht-DBC-Struktur darstellt.
  • Detaillierte Beschreibung der Erfindung
  • Die folgende detaillierte Beschreibung der Erfindung hat lediglich beispielhaften Charakter und soll die Erfindung oder die Anwendung und Verwendungen der Erfindung nicht beschränken. Weiterhin soll es keine Beschränkung durch eine in dem vorangegangenen Hintergrund der Erfindung oder der folgenden detaillierten Beschreibung der Erfindung dargestellten Theorie geben.
  • 2 ist ein Diagramm einer Ausführungsform einer Halbleitervorrichtung 200 von der Art mit einer isolierten Nicht-DBC-Struktur. Zumindest in der dargestellten Ausführungsform umfasst die Halbleitervorrichtung 200 eine epitaktische Schicht 210, welche eine Pufferschicht 240 direkt überdeckt, welche direkt mit einer Wärmesenke 220 gekoppelt ist. In einer beispielhaften Ausführungsform umfasst die Halbleitervorrichtung 200 ein Leistungsmodul mit einer Wärmesenke 200 zusammen mit einer Halbleiter-Komponente, welche an der Wärmesenke befestigt ist.
  • In der dargestellten Ausführungsform bildet die epitaktische Schicht 210 eine Halbleiterschicht bzw. -Chip und umfasst eine horizontal-ausgebildete Schalteinrichtung 2110 und eine Diode 2120, welche in horizontaler Weise mit Schalteinrichtung 2110 mittels einer oder mehrerer Elektroden 215 (oder einer oder mehrerer Drahtverbindungen) gekoppelt ist. In bestimmten Ausführungsformen kann anstelle von Drahtverbindungen eine Metallisierung verwendet werden. In einer Ausführungsform ist die epitaktische Schicht 210 eine aus einem Gruppe-III-Nitrid gebildete Halbleiterschicht. Das heißt, die epitaktische Schicht 210 kann eine Galliumnitrid(GaN)-Schicht, eine Bor-Nitrid(BN)-Schicht, eine Aluminium-Nitrid(AlN)-Schicht, eine Indium-Nitrid(InN)-Schicht oder eine Thallium-Nitrid(TIN)-Schicht sein. In einer weiteren Ausführungsform ist die epitaktische Schicht 210 eine aus Silizium, Siliziumcarbit und ähnlichen Halbleitermaterialien gebildete Halbleiterschicht.
  • Schalteinrichtung 2110 umfasst ein Gate 2112, eine Source 2114 sowie einen Drain 2116. Wie in 2 dargestellt sind das Gate 2112, Source 2114 und Drain 2116 horizontal relativ zueinander auf einer Oberfläche der epitaktischen Schicht 110 angeordnet.
  • Pufferschicht 240 kann aus einem beliebigen aus dem Stand der Technik bekannten oder in der Zukunft entwickelten Isoliermaterial gebildet sein. Pufferschicht 240 ist direkt mit der Wärmesenke 220 mittels beispielsweise Löten, Sintern, Wärmeleitpaste oder eine andere ähnliche Technik bei Kontaktstelle 211 gekoppelt.
  • Wärmesenke 220 kann aus einem beliebigen Material, Vorrichtung oder Gegenstand gebildet sein, welche im Stand der Technik bekannt sind oder in der Zukunft entwickelt werden, welche in der Lage sind, Wärme von der epitaktischen Schicht 210 aufzunehmen und/oder abzuleiten. Beispiele der Wärmesenke 220 umfassen, nicht ausschließlich, Aluminium, Kupfer, Keramik, Aluminium-Siliziumcarbit, einen Wärmetauscher, eine Dampfkammer und ähnliches Material, eine Vorrichtung oder einen Gegenstand.
  • In verschiedenen Ausführungsformen bildet die Halbleitervorrichtung 200 wenigstens einen Abschnitt eines Leistungsmoduls. Beispiele eines solchen Leistungsmoduls umfassen, nicht ausschließlich, eine Halbleiter-Schalteinrichtung, wobei Schalteinrichtung 2110 in anti-paralleler Weise mit Diode 2120 gekoppelt ist, eine Halbleiter-Schalteinrichtung, wobei Schalteinrichtung 2110 in paralleler Weise mit Diode 2120 gekoppelt ist, einen Wechselrichter-Zweig in einer Halb-Brücken-Konfiguration, einen Wechselrichter-Zweig in einem Dreiphasen-Wechselrichter, einen Umwandler und/oder ähnliche Leistungsmodule.
  • Die Gruppe-III-Nitrid-epitaktische Schicht 210 in Halbleitervorrichtung 200 ist elektrisch von Wärmesenke 220 isoliert. Das heißt, da die epitaktische Schicht 210 elektrisch von Wärmesenke 220 mittels Pufferschicht 240 isoliert ist, erfordert die Halbleitervorrichtung 200 keine Struktur von der Art mit einer direkt-verbundenen Kupfer(DBC)-Struktur, welche die Halbleitervorrichtung 200 in die Lage versetzt, bei einer geringeren Kontaktstellentemperatur als herkömmliche Halbleitervorrichtungen (zum Beispiel Halbleitervorrichtung 100) betrieben zu werden. Insbesondere ist, da Halbleitervorrichtung 200 keine DBC-artige Struktur erfordert, die Kontaktstellentemperatur von Halbleitervorrichtung 200 während des Betriebs in etwa 28°C geringer als die Kontaktstellentemperatur von Halbleitervorrichtung 100. Alternativ kann Halbleitervorrichtung 200 bei der gleichen Kontaktstellentemperatur wie herkömmliche Halbleitervorrichtungen betrieben werden, jedoch mit höherer Leistungsdichte.
  • 3 ist ein Diagramm einer weiteren Ausführungsform einer isolierten nicht-DBC-artigen Halbleitervorrichtung 300. Wenigstens in der dargestellten Ausführungsform umfasst die Halbleitervorrichtung 300 eine epitaktische Schicht 310, welche eine Pufferschicht 340 direkt überdeckt, und ein Substrat 350, welches direkt unterhalb von Pufferschicht 340 angeordnet und direkt mit einer Wärmesenke 320 gekoppelt ist.
  • Die epitaktische Schicht 310 bildet eine Halbleiterschicht und umfasst eine horizontal-ausgebildete Schalteinrichtung 3110 und eine Diode 3120, welche horizontal mit der Schalteinrichtung 3110 mittels einer oder mehrerer Elektroden 315 (oder einer oder mehrerer Drahtverbindungen) gekoppelt ist. In einer Ausführungsform ist die epitaktische Schicht 310 eine aus einem Gruppe-III-Nitrid gebildete Halbleiterschicht. Das heißt, die epitaktische Schicht 310 kann eine Gallium-Nitrid(GaN)-Schicht, eine Bor-Nitrid(BN)-Schicht, eine Alluminium-Nitrid(AlN)-Schicht, eine Indium-Nitrid(InN)-Schicht oder eine Thallium-Nitrid(TiN)-Schicht sein.
  • Schalteinrichtung 3110 umfasst ein Gate 3112, eine Source 3114 sowie ein Drain 3116. Wie in 3 dargestellt ist, sind das Gate 3112, Source 3114 und Drain 3116 horizontal relativ zueinander auf einer Oberfläche der epitaktischen Schicht 310 angeordnet. Die Pufferschicht 340 kann aus einem beliebigen im Stand der Technik oder in der Zukunft entwickelten Isoliermaterial gebildet sein. Pufferschicht 340 ist direkt mit Substrat 350 mittels beispielsweise Löten, Sintern, Wärmeleitpaste oder eine andere ähnliche Technik bei Kontaktstelle 316 gekoppelt.
  • Substrat 350 kann aus einem beliebigen im Stand der Technik oder in der Zukunft entwickelten Material hergestellt sein. Beispiele von Substrat 350 umfassen, nicht ausschließlich, Silizium, Saphir, Siliziumcarbon und ähnliche Substratmaterialien. Substrat 350 ist ausgebildet, um eine mechanische Unterstützung für die Halbleitervorrichtung 300 bereitzustellen, sollte jedoch so dünn wie möglich sein, um den thermischen Widerstand von Substrat 350 zu reduzieren.
  • Wärmesenke 320 kann aus einem beliebigen Material, Vorrichtung oder Gegenstand hergestellt sein, welche im Stand der Technik bekannt sind oder in der Zukunft entwickelt werden, und in der Lage sind, Wärme von der epitaktischen Schicht 310 aufzunehmen und/oder abzuleiten. Beispiele von Wärmesenke 320 umfassen, jedoch nicht ausschließlich, Aluminium, Kupfer, Keramik, Aluminium-Siliziumcarbid, einen Wärmetauscher, eine Dampfkammer und ähnliches Material, eine Vorrichtung oder einen Gegenstand.
  • In verschiedenen Ausführungsformen bildet die Halbleitervorrichtung 300 wenigstens einen Abschnitt eines Leistungsmoduls. Beispiele eines solchen Leistungsmoduls umfassen, jedoch nicht ausschließlich, eine Halbleiter-Schalteinrichtung, wobei Schalteinrichtung 3110 in anti-paralleler Weise mit Diode 3120 gekoppelt ist, eine Halbleiter-Schalteinrichtung, wobei die Schalteinrichtung 3110 in paralleler Weise mit Diode 3120 gekoppelt ist, einen Wechselrichter-Zweig in einer Halb-Brücken-Konfiguration, einen Wechselrichter-Zweig in einem Dreiphasen-Wechselrichter, einen Umwandler und/oder ähnliche Leistungsmodule.
  • Die Gruppe-III-Nitrid-epitaktische Schicht 310 in Halbleitervorrichtung 300 ist elektrisch von Wärmesenke 320 isoliert. Das heißt, da die epitaktische Schicht 310 elektrisch von Wärmesenke 320 mittels Pufferschicht 340 isoliert ist, erfordert die Halbleitervorrichtung 200 keine direkt-verbundene Kupfer(DBC)-artige Struktur, welche die Halbleitervorrichtung 300 in die Lage versetzt, bei einer geringeren Kontaktstellentemperatur als herkömmliche Halbleitervorrichtungen betrieben zu werden (zum Beispiel Halbleitervorrichtung 100). Insbesondere, da Halbleitervorrichtung 300 keine DBC-artige Struktur erfordert, ist die Kontaktstellentemperatur von Halbleitervorrichtung 300 während des Betriebs etwa 20°C geringer als die Kontaktstellentemperatur von Halbleitervorrichtung 100. Alternativ kann die Halbleitervorrichtung 300 bei der gleichen Kontaktstellentemperatur wie herkömmliche Halbleitervorrichtungen betrieben werden, jedoch mit höherer Leistungsdichte.
  • Obwohl die verschiedenen hierin diskutierten Ausführungsformen in Bezug auf einen Heterostruktur-Feldeffekt-Transistor (HFET) gemacht wurden, ist die Erfindung nicht auf HFET-Vorrichtungen beschränkt. Das heißt, Halbleitervorrichtungen 200 und 300 können als eine beliebige Vorrichtung ausgebildet sein, welche horizontal-ausgebildete Gate, Source und Drain auf einer Oberfläche aufweist.
  • Während wenigstens eine beispielhafte Ausführungsform in der vorangegangenen detaillierten Beschreibung dargestellt wurde, wird darauf hingewiesen, dass eine große Anzahl von Variationen besteht. Es wird außerdem bevorzugt, dass die beispielhafte Ausführungsform oder beispielhaften Ausführungsformen lediglich Beispiele sind, und nicht den Umfang, Anwendbarkeit oder Konfiguration der Erfindung in irgendeiner Weise beschränken sollen. Vielmehr gibt die vorangegangene detaillierte Beschreibung dem Fachmann eine praktische Anleitung zur Ausführung der beispielhaften Ausführungsform oder beispielhaften Ausführungsformen an die Hand. Es wird davon ausgegangen, dass verschiedene Änderungen in der Funktion und Anordnung der Elemente gemacht werden können, ohne den Umfang der Erfindung wie in den beigefügten Ansprüchen und der rechtlichen Äquivalente davon definiert zu verlassen.
  • Weitere Ausführungsformen
    • 1. Vorrichtung, umfassend: eine Wärmesenke; eine die Wärmesenke direkt überdeckende Pufferschicht; und eine aus einem Gruppe-III-Nitrid gebildete epitaktische Schicht, welche die Pufferschicht überdeckt.
    • 2. Vorrichtung nach Ausführungsform 1, wobei die Pufferschicht elektrisch von der Wärmesenke isoliert ist.
    • 3. Vorrichtung nach Ausführungsform 1, wobei die epitaktische Schicht eine lateral-ausgebildete Diode umfasst.
    • 4. Vorrichtung nach Ausführungsform 1, wobei die epitaktische Schicht eine lateral-ausgebildete Schalteinrichtung.
    • 5. Vorrichtung nach Ausführungsform 1, wobei die epitaktische Schicht umfasst: eine lateral-ausgebildete Diode; und eine mit der lateral-ausgebildeten Diode gekoppelte lateral-ausgebildete Schalteinrichtung.
    • 6. Vorrichtung nach Ausführungsform 5, weiterhin umfassend eine Elektrode, wenigstens eine Drahtverbindung oder eine integrierte-Schaltkreis-Metallisierung, welche die lateral-ausgebildete Schalteinrichtung und die lateral-ausgebildete Diode miteinander verbindet.
    • 7. Vorrichtung nach Ausführungsform 5, wobei die lateral-ausgebildete Diode und die lateral-ausgebildete Schalteinrichtung elektrisch von der Wärmesenke isoliert sind.
    • 8. Vorrichtung nach Ausführungsform 4, wobei die lateral-ausgebildete Schalteinrichtung einen Gate-Anschluss, einen Source-Anschluss und einen Drain-Anschluss umfasst.
    • 9. Vorrichtung nach Ausführungsform 8, wobei: die epitaktische Schicht eine Oberseite aufweist, und der Gate-Anschluss, der Source-Anschluss und der Drain-Anschluss jeweils auf der Oberseite angeordnet sind.
    • 10. Vorrichtung nach Ausführungsform 1, wobei die Vorrichtung wenigstens einen Abschnitt eines Leistungsmoduls bildet.
    • 11. Vorrichtung, umfassend: eine Wärmesenke; ein die Wärmesenke direkt überdeckendes Substrat; und eine das Substrat direkt überdeckende Pufferschicht; und eine aus einem Gruppe-III-Nitrid gebildete epitaktische Schicht, welche die Pufferschicht überdeckt.
    • 12. Vorrichtung nach Ausführungsform 11, wobei die Pufferschicht elektrisch von der Wärmesenke isoliert ist.
    • 13. Vorrichtung nach Ausführungsform 11, wobei die epitaktische Schicht eine lateral-ausgebildete Diode umfasst.
    • 14. Vorrichtung nach Ausführungsform 11, wobei die epitaktische Schicht eine lateral-ausgebildete Schalteinrichtung umfasst.
    • 15. Vorrichtung nach Ausführungsform 1, wobei die epitaktische Schicht umfasst: eine lateral-ausgebildete Diode; und eine mit der lateral-ausgebildeten Diode gekoppelte lateral-ausgebildete Schalteinrichtung.
    • 16. Vorrichtung nach Ausführungsform 15, weiterhin umfassend eine Elektrode, wenigstens eine Drahtverbindung oder eine integrierte-Schaltkreis-Metallisierung, welche die lateral-ausgebildete Schalteinrichtung und die lateral-ausgebildete Diode miteinander verbindet.
    • 17. Vorrichtung nach Ausführungsform 15, wobei die lateral-ausgebildete Diode und die lateral-ausgebildete Schalteinrichtung elektrisch von der Wärmesenke isoliert sind.
    • 18. Vorrichtung nach Ausführungsform 18, wobei die lateral-ausgebildete Schalteinrichtung einen Gate-Anschluss, einen Source-Anschluss und einen Drain-Anschluss umfasst.
    • 19. Vorrichtung nach Ausführungsform 18, wobei: die epitaktische Schicht eine Oberseite aufweist, und der Gate-Anschluss, der Source-Anschluss und der Drain-Anschluss jeweils auf der Oberseite angeordnet sind.
    • 20. Vorrichtung nach Ausführungsform 11, wobei die Vorrichtung wenigstens einen Abschnitt eines Leistungsmoduls bildet.

Claims (10)

  1. Vorrichtung, umfassend: eine Wärmesenke; eine die Wärmesenke direkt überdeckende Pufferschicht; und eine aus einem Gruppe-III-Nitrid gebildete epitaktische Schicht, welche die Pufferschicht überdeckt.
  2. Vorrichtung, umfassend: eine Wärmesenke; ein die Wärmesenke direkt überdeckendes Substrat; eine das Substrat direkt überdeckende Pufferschicht; und eine aus einem Gruppe-III-Nitrid gebildete epitaktische Schicht, welche die Pufferschicht überdeckt.
  3. Vorrichtung nach wenigstens einem der vorangegangenen Ansprüche, wobei die Pufferschicht elektrisch von der Wärmesenke isoliert ist.
  4. Vorrichtung nach wenigstens einem der vorangegangenen Ansprüche, wobei die epitaktische Schicht eine lateral-ausgebildete Diode und/oder eine lateral-ausgebildete Schalteinrichtung umfasst.
  5. Vorrichtung nach wenigstens einem der vorangegangenen Ansprüche, wobei die epitaktische Schicht umfasst: eine lateral-ausgebildete Diode; und eine mit der lateral-ausgebildeten Diode gekoppelte lateral-ausgebildete Schalteinrichtung.
  6. Vorrichtung nach Anspruch 5, weiterhin umfassend eine Elektrode, wenigstens eine Drahtverbindung oder eine integrierte-Schaltkreis-Metallisierung, welche die lateral-ausgebildete Schalteinrichtung und die lateral-ausgebildete Diode miteinander verbindet.
  7. Vorrichtung nach einem der Ansprüche 4 bis 6, wobei die lateral-ausgebildete Diode und die lateral-ausgebildete Schalteinrichtung elektrisch von der Wärmesenke isoliert sind.
  8. Vorrichtung nach einem der Ansprüche 4 bis 7, wobei die lateral-ausgebildete Schalteinrichtung einen Gate-Anschluss, einen Source-Anschluss und einen Drain-Anschluss umfasst.
  9. Vorrichtung nach Anspruch 8, wobei: die epitaktische Schicht eine Oberseite aufweist, und der Gate-Anschluss, der Source-Anschluss und der Drain-Anschluss jeweils auf der Oberseite angeordnet sind.
  10. Vorrichtung nach wenigstens einem der vorangegangenen Ansprüche, wobei die Vorrichtung wenigstens einen Abschnitt eines Leistungsmoduls bildet.
DE102011003234A 2010-01-28 2011-01-27 Nicht-direkt verbundene Halbleitervorrichtung mit isoliertem Kupfer und lateraler weiter Bandlücke Pending DE102011003234A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/695,409 2010-01-28
US12/695,409 US20110180855A1 (en) 2010-01-28 2010-01-28 Non-direct bond copper isolated lateral wide band gap semiconductor device

Publications (1)

Publication Number Publication Date
DE102011003234A1 true DE102011003234A1 (de) 2013-01-10

Family

ID=44308312

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011003234A Pending DE102011003234A1 (de) 2010-01-28 2011-01-27 Nicht-direkt verbundene Halbleitervorrichtung mit isoliertem Kupfer und lateraler weiter Bandlücke

Country Status (3)

Country Link
US (1) US20110180855A1 (de)
CN (1) CN102142409A (de)
DE (1) DE102011003234A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9077335B2 (en) * 2013-10-29 2015-07-07 Hrl Laboratories, Llc Reduction of the inductance of power loop and gate loop in a half-bridge converter with vertical current loops
US10153761B2 (en) * 2013-10-29 2018-12-11 Hrl Laboratories, Llc GaN-on-sapphire monolithically integrated power converter
WO2017062056A1 (en) * 2015-10-09 2017-04-13 Hrl Laboratories, Llc GaN-ON-SAPPHIRE MONOLITHICALLY INTEGRATED POWER CONVERTER
TWI795855B (zh) * 2019-08-05 2023-03-11 美商凱門特電子股份有限公司 用於寬帶隙半導體裝置的具有積體被動組件的柵極驅動中介器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986196A (en) * 1975-06-30 1976-10-12 Varian Associates Through-substrate source contact for microwave FET
JPS55107270A (en) * 1979-02-09 1980-08-16 Nec Corp Manufacture of field-effect transistor
JPS5851585A (ja) * 1981-09-22 1983-03-26 Fujitsu Ltd 半導体発光装置
US4812891A (en) * 1987-12-17 1989-03-14 Maxim Integrated Products Bipolar lateral pass-transistor for CMOS circuits
TWI292227B (en) * 2000-05-26 2008-01-01 Osram Opto Semiconductors Gmbh Light-emitting-dioed-chip with a light-emitting-epitaxy-layer-series based on gan
US7033912B2 (en) * 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
DE102004047358B3 (de) * 2004-09-29 2005-11-03 Infineon Technologies Ag In zwei Halbleiterkörpern integrierte Schaltungsanordnung mit einem Leistungsbauelement und einer Ansteuerschaltung
US8076699B2 (en) * 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems

Also Published As

Publication number Publication date
CN102142409A (zh) 2011-08-03
US20110180855A1 (en) 2011-07-28

Similar Documents

Publication Publication Date Title
DE112015002815B4 (de) Leistungsmodul und Herstellungsverfahren dafür
DE102014111252B4 (de) Elektronisches Bauteil und Verfahren
DE102012213407A1 (de) Halbleiteranordnung
DE102015115999B4 (de) Elektronische Komponente
DE212018000087U1 (de) Halbleitervorrichtung
DE112015002272T5 (de) Sic leistungsmodule mit hohem strom und niedrigen schaltverlusten
DE102016119485A1 (de) Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt
DE112015005654T5 (de) Isolierte Leiterplatte, Leistungsmodul und Leistungseinheit
DE212018000072U1 (de) Elektronische Komponente und Halbleitervorrichtung
DE102017200013A1 (de) Halbleitervorrichtung und herstellungsverfahren
DE102016206233A1 (de) Leistungsmodul mit einem Ga-Halbleiterschalter sowie Verfahren zu dessen Herstellung, Wechselrichter und Fahrzeugantriebsystem
DE102017216981A1 (de) Halbleitermodul
DE112014005694T5 (de) Halbleitermodul
DE212018000073U1 (de) Halbleiterbauelement
DE102014101712A1 (de) Halbleiterbauelement mit Umgehungsfunktionalität und Verfahren dafür
DE112017000977T5 (de) Halbleitermodul und verfahren zum herstellen desselben
DE102019201284A1 (de) Halbleitervorrichtung, Halbleiterbaugruppe, Halbleitermodul und Halbleiterschaltungsvorrichtung
DE112021001976T5 (de) Halbleiterbauteil
DE102011003234A1 (de) Nicht-direkt verbundene Halbleitervorrichtung mit isoliertem Kupfer und lateraler weiter Bandlücke
DE102013113464A1 (de) Chipmodul, Isoliermaterial und Verfahren zur Herstellung eines Chipmoduls
DE102014107743B4 (de) Leistungsmodul, das zwei Substrate aufweist, und Verfahren zu seiner Herstellung
DE112018001769T5 (de) Leistungsmodul und herstellungsverfahren des leistungsmoduls
DE102017120747A1 (de) SMD-Gehäuse mit Oberseitenkühlung
DE102017120753A1 (de) SMD-Package mit Oberseitenkühlung
DE102014102910A1 (de) Chipträgerstruktur, Chipgehäuse und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R123 Application deemed withdrawn due to non-payment of filing fee
R409 Internal rectification of the legal status completed
R409 Internal rectification of the legal status completed
R002 Refusal decision in examination/registration proceedings
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R409 Internal rectification of the legal status completed
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130801