DE102016119485A1 - Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt - Google Patents
Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt Download PDFInfo
- Publication number
- DE102016119485A1 DE102016119485A1 DE102016119485.9A DE102016119485A DE102016119485A1 DE 102016119485 A1 DE102016119485 A1 DE 102016119485A1 DE 102016119485 A DE102016119485 A DE 102016119485A DE 102016119485 A1 DE102016119485 A1 DE 102016119485A1
- Authority
- DE
- Germany
- Prior art keywords
- electrically conductive
- chip carrier
- conductive structure
- sheet structure
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
- H01L21/67333—Trays for chips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
- H01L21/6734—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders specially adapted for supporting large square shaped substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
- H01L23/4334—Auxiliary members in encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
- H01L23/4924—Bases or plates or solder therefor characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/40247—Connecting the strap to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73213—Layer and strap connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73263—Layer and strap connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8384—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/84801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/8484—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92152—Sequential connecting processes the first connecting process involving a strap connector
- H01L2224/92155—Sequential connecting processes the first connecting process involving a strap connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92162—Sequential connecting processes the first connecting process involving a wire connector
- H01L2224/92165—Sequential connecting processes the first connecting process involving a wire connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13062—Junction field-effect transistor [JFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
Ein Chipträger (100), der eine wärmeleitfähige und elektrisch isolierende Sheet-Struktur (102), eine erste elektrisch leitfähige Struktur (104) auf einer ersten Hauptfläche der Sheet-Struktur (102) und eine zweite elektrisch leitfähige Struktur (106) auf einer zweiten Hauptfläche der Sheet-Struktur (102) umfasst, wobei die erste elektrisch leitfähige Struktur (104) und die zweite elektrisch leitfähige Struktur (106) über einen Seitenrand der Sheet-Struktur (102) hinausragen.
Description
- Hintergrund der Erfindung
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft einen Chipträger, eine Packung, ein Fahrzeug, ein Verwendungsverfahren und Herstellungsverfahren.
- Beschreibung des Standes der Technik
- Ein Leistungsmodul, zum Beispiel für Automobilanwendungen, stellt eine physische Ummantelung für eine oder mehrere Leistungskomponenten bereit, üblicherweise für Leistungshalbleitervorrichtungen in Form elektronischer Chips, die eine oder mehrere integrierte Schaltungskomponenten umfassen. Beispiele für integrierte Schaltungskomponenten von Leistungsmodulen sind ein Bipolartransistor mit isolierter Gate-Elektrode (insulated-gate bipolar transistor (IGBT)) und eine Diode.
- Es gibt potentiell immer noch Verbesserungsbedarf für die Vereinfachung der Herstellung bei gleichzeitiger effizienter Wärmeabfuhr und Bereitstellung erweiterter Funktionalität.
- Zusammenfassung der Erfindung
- Es kann ein Bedarf an einem Chipträger und einer Packung bestehen, die eine effiziente Abfuhr von während des Betriebs erzeugter Wärme erlaubt, während gleichzeitig die Herstellbarkeit vereinfacht wird und erweiterte Funktionalität bereitgestellt wird.
- Gemäß einem Ausführungsbeispiel wird ein Chipträger bereitgestellt, der eine wärmeleitfähige und elektrisch isolierende Sheet-Struktur, eine erste elektrisch leitfähige Struktur (insbesondere direkt, d. h. ohne zusätzliches Element dazwischen, oder indirekt, d. h. mit mindestens einem zusätzlichen Element dazwischen) auf einer ersten Hauptfläche der Sheet-Struktur und eine zweite elektrisch leitfähige Struktur (insbesondere direkt, d. h. ohne zusätzliches Element dazwischen, oder indirekt, d. h. mit mindestens einem zusätzlichen Element dazwischen) auf einer zweiten Hauptfläche der Sheet-Struktur umfasst, wobei die erste elektrisch leitfähige Struktur und die zweite elektrisch leitfähige Struktur über einen Seitenrand (insbesondere einen äußeren Seitenrand) der Sheet-Struktur hinausragen.
- Gemäß einem weiteren Ausführungsbeispiel wird ein Chipträger bereitgestellt, der eine wärmeleitfähige und elektrisch isolierende Sheet-Struktur, eine erste elektrisch leitfähige Struktur auf einer ersten Hauptfläche der Sheet-Struktur und eine zweite elektrisch leitfähige Struktur auf einer zweiten Hauptfläche der Sheet-Struktur umfasst, wobei sich mindestens eine (insbesondere beide) der ersten elektrisch leitfähigen Struktur und der zweiten elektrisch leitfähigen Struktur über einen Seitenrand der Sheet-Struktur hinaus erstreckt und eine größere Fläche als die Sheet-Struktur aufweist (d. h. eine Hauptfläche mit einer größeren Fläche als eine Fläche einer entsprechenden Hauptfläche der Sheet-Struktur aufweist).
- Gemäß einem anderen Ausführungsbeispiel wird eine Packung (wie beispielsweise eine Leistungspackung) bereitgestellt, die einen Chipträger mit den oben erwähnten Merkmalen, mindestens einen elektronischen Chip (wie beispielsweise einen Halbleiterchip), der an der ersten elektrisch leitfähigen Struktur des Chipträger montiert ist, und ein Kapselungsmittel, das mindestens einen Teil des mindestens einen elektronischen Chips und mindestens einen Teil des Chipträgers einkapselt, aufweist.
- Gemäß einem weiteren Ausführungsbeispiel wird ein Verfahren zur Herstellung eines Chipträgers bereitgestellt, wobei das Verfahren das Miteinanderverbindens einer wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur, einer ersten elektrisch leitfähigen Struktur auf einer ersten Hauptfläche der Sheet-Struktur und einer zweiten elektrisch leitfähigen Struktur auf einer zweiten Hauptfläche der Sheet-Struktur und das Konfigurieren einer oder beider der ersten elektrisch leitfähigen Struktur und der zweiten elektrisch leitfähigen Struktur derart, dass sie sich über einen Seitenrand der Sheet-Struktur hinaus erstrecken, umfasst.
- Gemäß einem weiteren Ausführungsbeispiel wird ein Verfahren zur Herstellung einer Packung bereitgestellt, wobei das Verfahren das Bereitstellen eines Chipträgers mit den oben erwähnten Merkmalen, das Montieren des mindestens einen elektronischen Chips auf der ersten elektrisch leitfähigen Struktur des Chipträgers und das Einkapseln von mindestens einem Teil des mindestens einen elektronischen Chips und mindestens einem Teil des Chipträgers durch ein Kapselungsmittel umfasst.
- Gemäß noch einem weiteren Ausführungsbeispiel wird ein Fahrzeug bereitgestellt, das einen Chipträger mit den vorstehend erwähnten Merkmalen oder eine Packung mit den vorstehend erwähnten Merkmalen umfasst.
- Gemäß noch einem weiteren Ausführungsbeispiel wird ein Chipträger mit den vorstehend erwähnten Merkmalen oder eine Packung mit den vorstehend erwähnten Merkmalen für eine Automobilanwendung verwendet.
- Gemäß einem Ausführungsbeispiel der Erfindung werden ein Chipträger und eine entsprechende Packung bereitgestellt, bei denen die äußeren Seitenränder des Chipträgers nicht durch eine elektrisch isolierende und wärmeleitfähige Sheet-Struktur bestimmt sind, sondern im Gegensatz dazu dadurch bestimmt werden, dass eine oder beide elektrisch leitfähigen Strukturen auf den beiden gegenüberliegenden Hauptflächen der Sheet-Struktur angeordnet sind. Im Gegensatz zu herkömmlichen Ansätzen (bei denen beispielsweise ein Direct-Copper-Bonding-Substrat (DCB-Substrat) eine dielektrische, wärmeleitfähige Sheet-Struktur mit Trägerfunktion aufweist, auf der nur Teilbereiche ihrer Hauptflächen mit Kupferfolien bedeckt sind), implementieren Ausführungsbeispiele der Erfindung eine Architektur, bei der eine oder beide elektrisch leitfähigen Strukturen auf den Hauptflächen der dielektrischen wärmeleitfähigen Sheet-Struktur eine größere Ausdehnung aufweist/aufweisen als die dielektrische wärmeleitfähige Sheet-Struktur. Durch diese Maßnahme können die Kosten und das Gewicht des Chipträgers und der Packung verringert werden, da die Abmessung der dielektrischen wärmeleitfähigen Sheet-Struktur deutlich reduziert werden kann, ohne die Funktionalität des Chipträgers zu beeinträchtigen. Im Gegensatz dazu kann durch die Anordnung einer oder beider elektrisch leitfähigen Strukturen auf den Hauptflächen der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur mit einer Fläche, die sich über die Ausdehnung der elektrisch isolierenden und wärmeleitfähigen Sheet-Struktur hinaus erstreckt, die elektrische Funktionalität des Chipträgers sogar erhöht werden. Beispielsweise kann eine der elektrisch leitfähigen Strukturen, insbesondere diejenige, die vollständig in eine Verkapselung der Packung eingebettet ist, nicht nur als eine elektrische Befestigungsbasis für einen elektronischen Chip dienen, sondern kann sich sogar aus dem Kapselungsmittel heraus erstrecken, um so zusätzlich auch die Funktion einer Verdrahtungsstruktur bereitzustellen, die ein Äußeres elektrisch mit einem Innerem der Packung verbindet. Darüber hinaus wurde überraschenderweise festgestellt, dass selbst die Wärmeausbreitung in einer Packung mit einem Chipträger mit einer zurückgezogenen, dielektrisch wärmeleitfähigen Sheet-Struktur gemäß einem Ausführungsbeispiel gegenüber einer herkömmlichen Architektur mit einer sehr teuren, dielektrischen wärmeleitfähigen Sheet-Struktur nicht wesentlich reduziert ist. Somit können ein Chipträger und eine entsprechende Packung bereitgestellt werden, die eine hohe thermische Leistung, eine erhöhte Flexibilität der Verwendung und eine erweiterte Funktionalität bereitstellen, während sie mit geringem Aufwand und mit hoher Kompaktheit hergestellt werden können. Insbesondere wenn sich beide elektrisch leitfähigen Strukturen seitlich über die Seitengrenzen der dielektrischen wärmeleitfähigen Sheet-Struktur hinaus erstrecken, kann an einer Seite des Schichtstapels eine Ausnehmung oder eine Hinterschneidung ausgebildet sein. Diese Ausnehmung kann nach der Verkapselung mit Kapselungsmaterial gefüllt werden, was die Haftung verbessert und eine Delaminierung verhindert.
- Beschreibung von weiteren Ausführungsbeispielen
- Im Folgenden werden weitere Ausführungsbeispiele der Chipträger, der Packung, des Fahrzeugs und der Verfahren erklärt.
- In einer Ausführungsform ist die wärmeleitfähige und elektrisch isolierende Sheet-Struktur eine verbundene Struktur, beispielsweise eine kontinuierliche Schicht oder eine strukturierte Schicht. Jedoch kann in einer anderen Ausführungsform die wärmeleitfähige und elektrisch isolierende Sheet-Struktur aus mehreren getrennten (und vorzugsweise koplanaren) Inseln bestehen, die nur an bestimmten Positionen des Chipträgers bereitgestellt werden, an denen eine wärmeleitfähige und elektrisch isolierende Sheet-Struktur erforderlich ist (beispielsweise an einer oder mehreren Montagepositionen eines oder mehrerer auf dem Chipträger anzubringenden elektronischen Chips und/oder in einem oder mehreren Bereichen, wo ein mechanischer Träger erforderlich ist). Dies erzielt eine kompakte Bauweise, die mit geringem Aufwand hergestellt werden kann.
- In einer Ausführungsform weist mindestens eine der ersten elektrisch leitfähigen Struktur und der zweiten elektrisch leitfähigen Struktur eine größere Oberfläche als die Sheet-Struktur auf. Mit anderen Worten, eine Hauptfläche der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur kann kleiner als eine der Hauptflächen der jeweiligen elektrisch leitfähigen Struktur sein. Bei einer derartigen Ausführungsform steht nur ein Teil der jeweiligen elektrisch leitfähigen Struktur in direktem Kontakt mit der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur, während ein anderer Teil der jeweiligen elektrisch leitfähigen Struktur sich über die seitlichen Grenzen der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur hinaus erstrecken kann und zum Beispiel gewissermaßen eine überhängende Struktur bilden kann. Der Bereich der Funktionsaktivität der entsprechenden elektrisch leitfähigen Struktur kann daher über die seitlichen Grenzen der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur hinaus verlängert werden.
- In einer Ausführungsform weist mindestens eine der ersten elektrisch leitfähigen Struktur und der zweiten elektrisch leitfähigen Struktur eine größere Dicke als die Sheet-Struktur auf. Durch diese Maßnahme kann die elektrische Leitfähigkeit erhöht und der elektrische Widerstand verringert werden, was den Chipträger für verlustarme elektrische Anwendungen geeignet macht. Darüber hinaus kann die relative Menge des benötigten, in der Regel teuren, wärmeleitfähigen und elektrisch isolierenden Sheetmaterials vorteilhaft reduziert werden.
- In einer Ausführungsform umfasst die erste elektrisch leitfähige Struktur mindestens einen Montagebereich, der zum Montieren eines elektronischen Chips ausgebildet ist. Ein derartiger Montagebereich kann durch die Bereitstellung einer Lötstruktur oder eines anderen Materials bestimmt werden, das zum mechanischen Montieren und/oder elektrischen Verbinden des elektronischen Chips geeignet ist.
- In einer Ausführungsform umfasst die erste elektrisch leitfähige Struktur zusätzlich mindestens ein weiteres Funktionselement. Angesichts der vergrößerten Größe der jeweiligen elektrisch leitfähigen Struktur ist es auch möglich, eine oder mehrere weitere Funktionen, insbesondere elektrische Funktionen, zu implementieren.
- In einer Ausführungsform umfasst das mindestens eine weitere Funktionselement mindestens eine Leitung (wie beispielsweise einen Stromstift und/oder mindestens einen Signalstift) zum elektrischen Verbinden des elektronischen Chips. Durch die Bereitstellung einer strukturierten, elektrisch leitfähigen Schicht oder Sheet-Struktur, bei der sich eine oder mehrere Leitungen über die Seitenränder der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur hinaus erstrecken, kann eine separate Leitungsstruktur, beispielsweise ein separater Leadframe, entfallen. Dies erhöht die Kompaktheit des Chipträgers und der Packung und verringert den Aufwand der Herstellung des Chipträgers und der Packung.
- In einer Ausführungsform ist die elektrisch leitfähige Struktur als eine kontinuierliche Schicht ausgebildet. Somit kann mit einer derartigen kontinuierlichen, elektrisch leitfähigen Schicht die ordnungsgemäße Wärmeabfuhr von Wärme, die von dem mindestens einen elektronischen Chip während des Betriebs der Packung erzeugt wird, verbessert werden. Ferner kann eine hoher Kontaktbereich zum Montieren der Packung an der kontinuierlichen, äußeren, elektrisch leitfähigen Schicht vergrößert werden.
- In einer Ausführungsform ist eine Ausnehmung in der Sheet-Struktur (genauer gesagt, in einer zurückgezogenen Sheet-Strukturposition) an einem Seitenrand eines Stapels, der aus der Sheet-Struktur, der ersten elektrisch leitfähigen Struktur und der zweiten elektrisch leitfähigen Struktur besteht, ausgebildet. Eine solche Ausnehmung oder Hinterschneidung kann beispielsweise in Umfangsrichtung geschlossen sein und kann sich daher um einen Umfang des Chipträgers erstrecken. Mit dieser Maßnahme kann eine Hinterschneidung gebildet werden, die bei der Herstellung der Packung während der Verkapselung mit Kapselungsmaterial gefüllt werden kann. Somit kann die mechanische Integrität der so gebildeten Packung verbessert und eine Delaminierung zwischen dem Chipträger und dem Kapselungsmittel unterdrückt werden.
- In einer Ausführungsform umfasst der Chipträger einen Führungsrahmen, der einstückig mit der ersten elektrisch leitfähigen Struktur ausgebildet sein kann (oder separat bereitgestellt werden kann) und die erste elektrisch leitfähige Struktur trägt. Ein solcher ringförmiger Führungsrahmen kann als ein provisorischer Träger verwendet werden, um Abschnitte der jeweiligen elektrisch leitfähigen Struktur zu tragen, die sich über die wärmeleitfähige und elektrisch isolierende Sheet-Struktur hinaus erstrecken. Damit kann die Präzision und Zuverlässigkeit der hergestellten Packung sehr hoch sein.
- In einer Ausführungsform weist der Führungsrahmen ein Loch auf, in dem die erste elektrisch leitfähige Struktur der Sheet-Struktur ausgesetzt ist. Daher kann während der Herstellung einer Packung auf der Basis des Chipträgers im Wesentlichen die gesamte Oberfläche der jeweiligen elektrisch leitfähigen Struktur vor dem Entfernen der provisorischen Führungsstruktur getragen werden. Beispielsweise können die Sheet-Struktur und der Führungsrahmen zusammen eine ebene Struktur, beispielsweise eine strukturierte Schicht, bilden und können vorteilhafterweise als gemeinsames Stanzteil ausgebildet sein.
- In einer Ausführungsform umfasst die Packung einen weiteren Chipträger (insbesondere auch mit den oben genannten Merkmalen), der auf oder über dem mindestens einen elektronischen Chip, d. h. auf einer anderen Seite des/der dem Chipträger gegenüberliegenden elektronischen Chips, montiert wird. Somit können der eine oder die mehreren elektronischen Chips zwischen gegenüberliegenden Hauptflächen von zwei Chipträgern angeordnet sein, die vorzugsweise beide von der Art sind, die mindestens eine elektrisch leitfähige Struktur auf mindestens einer Hauptfläche der jeweiligen wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur aufweist, die sich über die seitlichen Grenzen der letzteren hinaus erstrecken. Durch diese Maßnahme kann die Funktionalität der Packung in ihrer Gesamtheit weiter erhöht werden. Es sollte gesagt werden, dass dieses Sandwiching des einen oder der mehreren elektronischen Chips zwischen den beiden Chipträgern ein direktes Sandwiching, d. h. ohne andere Strukturen dazwischen, oder ein indirektes Sandwiching mit einer oder mehreren anderen Strukturen, beispielsweise einem oder mehreren Abstandsblöcken (wie im Folgenden beschrieben) dazwischen, sein kann.
- In einer Ausführungsform umfasst die Packung einen Distanzkörper, insbesondere einen wärmeleitfähigen Distanzkörper zwischen dem elektronischen Chip und dem weiteren Chipträger. Solche ein oder mehrere Abstandshalterkörper können beispielsweise als Kupferblöcke ausgebildet sein, die eine Anpassung der vertikalen Abmessungen der Packung ermöglichen. Sie können aus einem thermisch hochleitfähigen Material, wie beispielsweise Kupfer, bestehen, um zusätzlich zur Wärmeabfuhr der doppelseitigen Kühlpackung beizutragen.
- In einer Ausführungsform bildet die zweite elektrisch leitfähige Struktur von mindestens einem von dem Chipträger und dem weiteren Chipträger einen Teil einer Außenfläche der Packung. Eine solche Außenfläche kann für eine effiziente Wärmeabfuhr mit einem thermischen Interface-Material, mit Kühlflüssigkeit, mit Kühlrippen und/oder einem Kühlkörper gekoppelt sein.
- In einer Ausführungsform ist die Packung für eine doppelseitige Kühlung ausgebildet (beispielsweise durch die Bereitstellung von zwei Chipträgern der oben beschriebenen Art, die einen Teil von zwei gegenüberliegenden Hauptflächen der Packung bilden). Doppelseitige Kühlung bedeutet hier, dass Wärme, die während des Betriebs der Packung erzeugt wird, aus der Packung über beide gegenüberliegenden Hauptflächen davon abgeführt werden kann. Eine solche doppelseitige Kühlarchitektur, die sich insbesondere für Leistungshalbleiteranwendungen eignet, ist mit der Chipträgerarchitektur gemäß einem Ausführungsbeispiel der Erfindung vollkommen vereinbar.
- In einer Ausführungsform erstreckt sich mindestens eine Leitung der ersten elektrisch leitfähigen Struktur des Chipträgers über das Kapselungsmittel hinaus. Somit kann ein separater Leadframe entfallen, da die jeweilige erste elektrisch leitfähige Struktur (auf der der mindestens eine elektronische Chip montiert und durch Kapselungsmaterial eingekapselt ist) sich seitlich über die Verkapselung hinaus erstrecken kann und daher zur elektrischen Kontaktierung des mindestens einen eingekapselten elektronischen Chips dienen kann. Diese Integration der Leadframe-Funktionalität in einer der elektrisch leitfähigen Strukturen auf der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur des Chipträgers ermöglicht die Herstellung besonders kompakter und leichtgewichtiger Packungen.
- In einer Ausführungsform ist mindestens eine Leitung der ersten elektrisch leitfähigen Struktur des Chipträgers mit dem mindestens einen elektronischen Chip elektrisch verbunden, insbesondere unter Verwendung mindestens einer aus der Gruppe, bestehend aus mindestens einem Bonddraht (der insbesondere zum Verbinden eines oder mehrerer Signalstifte eine geeignete Maßnahme sein kann) und mindestens einem Bondband (das insbesondere für den Anschluss eines oder mehrerer Leistungsstifte eine geeignete Maßnahme sein kann). Diese Verbindungsarchitektur macht einen separaten Leadframe entbehrlich.
- In einer Ausführungsform umfasst das Verfahren das Bereitstellen eines Verbindungsmediums zwischen der Sheet-Struktur und mindestens einer der ersten elektrisch leitfähigen Struktur und der zweiten elektrisch leitfähigen Struktur. Im Hinblick auf die überlappende Geometrie der einen oder mehreren elektrisch leitfähigen Strukturen des Chipträgers über die Sheet-Struktur ist es von besonderem Vorteil, dass ein Verbindungsmedium zwischen der Sheet-Struktur und der jeweiligen elektrisch leitfähigen Struktur die Haftung verbessert und die Delaminierung unterdrückt. Dies erhöht die Zuverlässigkeit der hergestellten Packung.
- In einer Ausführungsform umfasst das Verbindungsmedium ein Lötmaterial. Eine Lötverbindung zwischen der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur einerseits und der jeweiligen elektrisch leitfähigen Struktur andererseits stellt auch unter harten Bedingungen, wie beispielsweise hoher thermischer Belastung, eine robuste und zuverlässige mechanische Verbindung bereit.
- In einer Ausführungsform umfasst das Miteinanderverbinden Erhitzen, insbesondere in mindestens einem von einer Vakuumumgebung, einer Schutzgasatmosphäre, einer Formgasatmosphäre, und das Vorhandensein einer mechanischen Presskraft. Das Miteinanderverbinden der Sheet-Struktur mit den elektrisch leitfähigen Strukturen durch die Zufuhr von Wärmeenergie hat sich zu einer wirksamen Maßnahme zur Herstellung eines zuverlässigen Chipträgers entwickelt, insbesondere wenn eine Schutzgasatmosphäre, ein Vakuum, ein Formgas und/oder eine mechanische Presskraft vorliegt oder während dieses Erhitzungsvorgangs angewandt wird.
- In einer Ausführungsform umfasst das Verfahren das Bereitstellen eines Führungsrahmens, der die erste elektrisch leitfähige Struktur vor dem Miteinanderverbinden trägt, und das Entfernen des Führungsrahmens von dem hergestellten Chipträger nach der Bildung einer Packung unter Verwendung des Chipträgers. Der Führungsrahmen kann somit als provisorischer Träger dienen, um einen oder mehrere überhängende Abschnitte der ersten elektrisch leitfähigen Strukturen zu tragen, wodurch die Handhabung vereinfacht und eine unerwünschte Biegung des Chipträgers während der Herstellung des Chipträgers und einer Packung unter Verwendung dieses Chipträgers verhindert wird. Dies trägt auch zur Unterdrückung der internen Belastung innerhalb des Chipträgers bei und verbessert somit die Zuverlässigkeit der Packung. Bevor eine Packung leicht hergestellt wird, kann der Führungsrahmen aus dem Rest der Packung entfernt werden, so dass er keinen Teil des Endprodukts bildet. Der Führungsrahmen kann einstückig mit der ersten elektrisch leitfähigen Struktur ausgebildet sein (beispielsweise als gemeinsames Stanzteil, beispielsweise aus einem Kupferblech).
- In einer Ausführungsform umfasst das Verfahren das Aufrauen mindestens einer der ersten elektrisch leitfähigen Struktur und der zweiten elektrisch leitfähigen Struktur. Das Aufrauen vor der Verkapselung hat den Vorteil, dass die Haftung zwischen der ersten elektrisch leitfähigen Struktur und dem Kapselungsmaterial deutlich verbessert werden kann. Dadurch wird die Delaminierung der Bestandteile der Packung wirksam unterdrückt. Vorteilhafterweise kann das Oberflächenaufrauen vor dem Montieren des elektronischen Chips erreicht werden, da dies den empfindlichen elektronischen Chip vor Schäden schützt, die durch Wechselwirkung mit einer Chemikalie, die vorteilhafterweise zum Aufrauen verwendet werden kann, entstehen können. Alternativ zum Aufrauen mindestens einer der elektrisch leitfähigen Strukturen vor der Die-Befestigung ist es auch möglich, einen Haftvermittler nach dem Montieren des Die auf mindestens einer der elektrisch leitfähigen Strukturen anzubringen.
- In einer Ausführungsform umfasst das Kapselungsmittel eine Moldmasse. Für das Kapseln durch Umgießen können ein Kunststoffmaterial oder ein Keramikmaterial verwendet werden. Das Kapselungsmittel kann ein Epoxidmaterial umfassen. Füllstoffpartikel (zum Beispiel SiO2, Al2O3, Si3N4, BN, AlN, Diamant usw.) können, zum Beispiel zum Verbessern der Wärmeleitfähigkeit, in einer Matrix auf Epoxidbasis des Kapselungsmittels eingebettet sein.
- In einem Ausführungsbeispiel ist der elektronische Chip als ein Leistungshalbleiterchip ausgebildet. Somit kann der elektronische Chip (wie beispielsweise ein Halbleiterchip) für Leistungsanwendungen zum Beispiel im Automobilbereich verwendet werden und zum Beispiel mindestens einen integrierten Bipolartransistor mit isolierter Gate-Elektrode (IGBT) und/oder mindestens einen Transistor eines anderen Typs (wie beispielsweise einen MOSFET, einen JFET usw.) und/oder mindestens eine integrierte Diode aufweisen. Solche integrierten Schaltungselemente können zum Beispiel in Siliziumtechnologie oder auf Basis von Halbleitern mit breiter Bandlücke (wie beispielsweise Siliziumcarbid, Galliumnitrid oder Galliumnitrid auf Silizium) aufgebaut sein. Ein Leistungshalbleiterchip kann einen oder mehrere Feldeffekttransistoren, eine oder mehrere Dioden, Inverterschaltungen, Halbbrücken, Vollbrücken, Treiber, Logikschaltungen, weitere Vorrichtungen usw. umfassen.
- In einer Ausführungsform erfährt der elektronische Chip einen vertikalen Stromfluss. Die Packungsarchitektur gemäß Ausführungsbeispielen der Erfindung ist besonders geeignet für Hochleistungsanwendungen, in denen ein vertikaler Stromfluss gewünscht wird, d. h. ein Stromfluss in einer Richtung senkrecht zu den zwei gegenüberliegenden Hauptflächen des elektronischen Chips, von denen eine zum Montieren des elektronischen Chips auf dem Trägerverwendet wird. In solch einer Ausführungsform ist doppelseitiges Kühlen von großer Wichtigkeit.
- In Ausführungsformen können die Halbleiterchips eine Schaltung bilden, die als eine Halbbrücke, eine Kaskodenschaltung, eine Schaltung, die durch einen Feldeffekttransistor und einen Bipolartransistor zusammengesetzt ist, die parallel miteinander verbunden sind, oder eine Leistungshalbleiterschaltung funktioniert. Daher ist die Packungsarchitektur gemäß Ausführungsbeispielen mit den Anforderungen sehr unterschiedlicher Schaltungskonzepte kompatibel.
- In einer Ausführungsform ist das Leistungsmodul oder die Packung als eines aus der Gruppe konfiguriert bestehend aus einem mit einem Leistungsmodul verbundenen Leadframe, einer elektronischen „Transistor Outline”-Komponente (TO-Komponente), einer elektronischen „Quad Flat No Leads Package”-Komponente (QFN-Komponente), einer elektronischen „Small Outline”-Komponente (SO-Komponente), einer elektronischen „Small Outline Transistor”-Komponente (SOT-Komponente) und einer elektronischen „Thin More Outline Package”-Komponente (TSOP-Komponente). Deshalb ist das Modul oder die Packung gemäß einem Ausführungsbeispiel vollständig mit Standardpackungskonzepten kompatibel (insbesondere vollständig mit Standard-TO-Packungskonzepten kompatibel) und erscheint nach außen wie ein herkömmliches Modul oder eine herkömmliche Packung, das oder die hoch benutzerfreundlich ist. In einer Ausführungsform ist die Packung als ein Leistungsmodul, zum Beispiel ein gemoldetes Leistungsmodul, konfiguriert.
- Als Substrat oder Wafer, das oder der die Basis des einen oder der mehreren Halbleiterchips oder elektronischen Chips bildet, kann ein Halbleitersubstrat, vorzugsweise ein Siliziumsubstrat, verwendet werden. Alternativ dazu kann ein Siliziumoxid oder ein anderes Isolatorsubstrat bereitgestellt werden. Es ist auch möglich, ein Germaniumsubstrat oder ein III-V-Halbleiter-Material zu implementieren. Zum Beispiel können Ausführungsbeispiele in der GaN- oder SiC-Technologie implementiert werden.
- Des Weiteren können Ausführungsbeispiele Standard-Halbleiterbearbeitungstechnologien verwenden, wie beispielsweise geeignete Ätztechnologien (einschließlich isotroper und anisotroper Ätztechnologien, insbesondere Plasmaätzen, Trockenätzen, Nassätzen), Strukturierungstechnologien (die lithographische Masken einbeziehen können), Aufbringungstechniken (wie beispielsweise chemische Gasphasenabscheidung (chemical vapor deposition (CVD)), plasmaunterstützte chemische Gasphasenabscheidung (plasma enhanced chemical vapor deposition (PECVD)), Atomlagenabscheidung (atomic layer deposition (ALD)), Sputtern usw.).
- Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung und der angehängten Ansprüche in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen gleiche Teile oder Elemente mit gleichen Bezugsziffern bezeichnet sind.
- Kurze Beschreibung der Zeichnungen
- Die begleitenden Zeichnungen, die eingeschlossen sind, um ein weitergehendes Verständnis von Ausführungsbeispielen bereitzustellen, und einen Anteil der Patentschrift darstellen, veranschaulichen Ausführungsbeispiele.
- In den Zeichnungen:
-
1 bis3 zeigen Querschnittsansichten von Strukturen, die bei der Herstellung eines Chipträgers gemäß einem Ausführungsbeispiel erhalten werden. -
4 zeigt eine Explosionsdarstellung von Komponenten einer Vorform eines Chipträgers nach einem Ausführungsbeispiel der Erfindung. -
5 zeigt eine dreidimensionale Ansicht eines Chipträgers nach einem Ausführungsbeispiel der Erfindung. -
6 zeigt eine dreidimensionale Ansicht eines Chipträgers nach einem Ausführungsbeispiel der Erfindung mit montierten elektronischen Chips. -
7 zeigt den Chipträger nach6 mit Abstandshalterkörpern auf den elektronischen Chips. -
8 zeigt die Struktur nach7 mit einem darauf befindlichen, weiteren Chipträger. -
9 zeigt eine dreidimensionale Ansicht eines Chipträgers gemäß einem Ausführungsbeispiel der Erfindung, auf dem bereits elektronische Chips montiert sind, der aber noch einen provisorischen Führungsrahmen aufweist, der mit einer ersten elektrisch leitfähigen Struktur des Chipträgers verbunden ist und diese unterstützt. -
10 zeigt eine dreidimensionale Ansicht eine Packung nach einem Ausführungsbeispiel der Erfindung. -
11 zeigt eine dreidimensionale Querschnittsansicht der Packung nach10 . -
12 zeigt eine Querschnittsansicht der Packung nach10 und11 . -
13 veranschaulicht schematisch ein Fahrzeug, das eine Leistungspackung gemäß einem Ausführungsbeispiel der Erfindung umfasst. - Detaillierte Beschreibung von Ausführungsbeispielen
- Die Veranschaulichung in der Zeichnung ist schematisch.
- Vor dem Beschreiben weiterer Ausführungsbeispiele in weiterer Detaillierung werden einige grundlegende Überlegungen der vorliegenden Erfinder zusammengefasst, auf deren Grundlage Ausführungsbeispiele entwickelt wurden, die ein effizientes Kühlen einer einfach herzustellenden Packung ermöglichen.
- Gemäß einem Ausführungsbeispiel der Erfindung wird ein minimales Substrat für doppelseitige Kühlpakete bereitgestellt.
- Herkömmliche Chipträger sind unter anderem Direct-Copper-Bonding-Substrate (DCB-Substrate), isolierte Metallsubstrate (IMS) usw. Bei all diesen Konzepten erfolgt jedoch die Wärmeabfuhr in einer Packung mit einem eingekapselten Chip nur auf einer Seite. Bei Leistungshalbleiteranwendungen ist dies unter Umständen nicht ausreichend. Weiterhin sind die Kosten für derartige herkömmliche Chipträger aufgrund der hohen Kosten einer erforderlichen großen Fläche einer wärmeleitfähigen Struktur der erwähnten und anderer Substrate hoch.
- Gemäß einem Ausführungsbeispiel der Erfindung wird eine Packung bereitgestellt, die vorzugsweise in einer doppelseitigen Kühlarchitektur ausgebildet sein kann. Besonders bevorzugt kann eine solche Packung auf Basis eines Chipträgers hergestellt werden, der auf gegenüberliegenden Hauptflächen einer wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur eine oder zwei elektrisch leitfähige Strukturen aufweist, die sich über die seitlichen Grenzen der Sheet-Struktur hinaus erstrecken. Ein solcher Chipträger erlaubt es, die Größe der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur von der Abmessung der metallischen Trägerfolien, d. h. der elektrisch leitfähigen Strukturen, unabhängig zu machen. Somit ist eine Erhöhung der nutzbaren elektrisch leitfähigen Oberfläche eines solchen Chipträgers ohne eine Erhöhung der erforderlichen Menge an wärmeleitfähigem und elektrisch isolierendem Material erreichbar. Das spart Kosten und ermöglicht die Herstellung kompakter Packungen. Weiterhin ist es mit einer solchen Architektur möglich, die Anzahl der benötigten Einzelteile einer Packung zu reduzieren, da die Funktionalität von mindestens zwei herkömmlich getrennten Elementen in einer der elektrisch leitfähigen Strukturen mit erweitertem Bereich kombiniert oder integriert werden kann. Beispielsweise kann eine solche elektrisch leitfähige Struktur gleichzeitig als eine Befestigungsbasis für den einen oder die mehreren elektronischen Chips dienen und eine oder mehrere Leitungen bereitstellen, die sich über ein Kapselungsmittel einer Packung, die einen solchen Chipträger verwendet, hinaus erstrecken. Weiterhin ermöglicht die Chipträgerarchitektur gemäß einem Ausführungsbeispiel der Erfindung eine vollständige Entkopplung der einzelnen Sheet-Strukturen oder Schichten des Chipträgers.
- Gemäß einem Ausführungsbeispiel wird ein Chipträger bereitgestellt, der aus dreischichtigen Strukturen unterschiedlicher Funktionalität besteht. Eine der elektrisch leitfähigen Strukturen kann als Träger eines elektrischen Potentials ausgebildet sein, die andere elektrisch leitfähige Struktur kann als eine äußere Schicht der Packung ausgebildet sein, die zu einer effizienten Wärmeabfuhr beiträgt, und die Kern-Sheet-Struktur des wärmeleitfähigen und elektrisch isolierenden Materials kann elektrische Isolation bereitstellen und auch zur Abfuhr von Wärme beitragen, die während des Betriebs von dem einen oder den mehreren elektronischen Chips erzeugt wird, die in die Packung integriert sind.
- Vorteilhafterweise ist die dielektrische Hochleistungs-Thermo-Sheet-Struktur räumlich kleiner als die elektrisch leitfähigen Schichten darüber und darunter. Durch Aufheben entsprechender Einschränkungen oder Beschränkungen in Bezug auf eine mögliche Größe einer oder beider der elektrisch leitfähigen Strukturen ist es möglich, mindestens eine weitere Funktion in einer solchen räumlich ausgedehnten, elektrisch leitfähigen Struktur zu integrieren. Beispielsweise kann eine solche zusätzliche Funktion der Ersatz eines Leadframes sein. Daher kann eine solche elektrisch leitfähige Struktur mindestens einen Teil der eingekapselten externen Kontakte oder Leitungen der leicht herzustellenden Packung bilden. Solche Leitungen können Leistungsstifte und/oder Signalstifte sein.
- Hohlräume oder Ausnehmungen, die durch eine solche Architektur mit einem räumlich übergroßen Chipträger gebildet werden, können mit einem Kapselungsmittel, wie beispielsweise einem Harzkapselungsmittel, beispielsweise einer Moldmasse, gefüllt werden. Durch diese Maßnahme kann ein Schutz des Inneren der Packung gegen eine Umgebung erreicht werden. Solche Kapselungsmittel-Füllspalte, -Räume, -Hohlräume oder -Ausnehmungen können auch eine zuverlässige elektrische Isolation in dem gefüllten Volumen bereitstellen, um eine dielektrische Entkopplung zwischen Kupferbereichen bereitzustellen, die zur Umverteilung und/oder Wärmeausbreitung verwendet werden können.
- Mit der Chipträgerarchitektur gemäß Ausführungsbeispielen der Erfindung ist es möglich, dreidimensionale Chipträger mit vertretbarem Aufwand herzustellen, wobei die Abmessung und/oder die Dicke der elektrisch leitfähigen Strukturen (insbesondere der Kupferschichten) im Wesentlichen unabhängig von der Größe des sandwichartig montierten, thermisch hochleitfähigen Isoliermaterials sind.
- Gemäß einem Ausführungsbeispiel der Erfindung kann eine Packung (insbesondere mit Implementierung einer doppelseitigen Kühlung, wobei Kühlung in anderen Ausführungsformen auch einseitig möglich ist) bereitgestellt werden, in denen die eine oder mehreren thermisch hochleitfähigen Sheet-Strukturen oberhalb des mindestens einen Chips und/oder unterhalb des mindestens einen Chips ausgebildet ist oder sind, dass sie eine kleinere Fläche als ihre inneren und äußeren, elektrisch leitfähigen Deckstrukturen oder -schichten aufweisen. Diese elektrisch leitfähigen Strukturen können für elektrische Umverteilungsaufgaben und/oder für die Wärmeausbreitung verwendet werden.
- Ein Volumen zwischen den elektrisch leitfähigen Strukturen kann vorteilhafterweise teilweise oder vollständig mit einem geeigneten Kapselungsmittel, wie beispielsweise einer Moldkomponente (beispielsweise auf Basis eines Epoxidharzes), gefüllt werden. Das Kapselungsmittel kann mindestens teilweise den Umriss der Packung bestimmen.
- Im Gegensatz zu herkömmlichen Ansätzen (bei denen ein separater Leadframe verwendet wird, um einen oder mehrere elektronische Chips mit einem Äußeren der verkapselten Packung elektrisch zu kontaktieren, und der sowohl Signalstifte als auch Leistungsstifte bereitstellen kann), kann ein separater Leadframe entfallen, und dessen Funktionen können durch einen Teil des Chipträgers realisiert werden, genauer gesagt, durch mindestens eine seiner elektrisch leitfähigen Strukturen. Mit anderen Worten, die Leadframe-Funktionalität kann innerhalb des Chipträgers oder Substrats integriert sein, insbesondere durch eine innere, elektrisch leitfähige Struktur des Chipträgers. Dies ermöglicht die Herstellung einer kompakten Packung mit geringer Tendenz zu unerwünschter Delaminierung.
- Beispielsweise kann die wärmeleitfähige und elektrisch isolierende Sheet-Struktur aus einem keramischen Material (wie beispielsweise Aluminiumoxid, Siliziumnitrid oder Aluminiumnitrid) hergestellt sein. Beispielsweise kann die wärmeleitfähige und elektrisch isolierende Sheet-Struktur eine Wärmeleitfähigkeit von mindestens 10 W/mK, insbesondere von mindestens 50 W/mK, insbesondere von mindestens 100 W/mK aufweisen.
- Das Material der elektrisch leitfähigen Strukturen kann beispielsweise Kupfer oder Aluminium sein, welche sowohl eine hohe Wärmeleitfähigkeit als auch eine hohe elektrische Leitfähigkeit aufweisen.
-
1 bis3 zeigen Querschnittsansichten von Strukturen, die bei der Herstellung eines Chipträgers100 gemäß einem Ausführungsbeispiel erhalten werden. - Wie man
1 entnehmen kann, ist der Ausgangspunkt des Herstellungsprozesses der Herstellung des Chipträgers100 und schließlich der Packung120 eine Keramikplatte, die aus einer wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 besteht. Die wärmeleitfähige und elektrisch isolierende Sheet-Struktur102 kann ein Keramikmaterial mit einer hohen Wärmeleitfähigkeit und einer Robustheit gegen Bruch sein, beispielsweise Siliziumnitrid (Si3N4). Die Dicke der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 kann gemäß einer Spannungsdurchbruchleistung ausgewählt werden, die für eine bestimmte Anwendung erforderlich ist. Ferner kann die Dicke der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 gemäß einem erforderlichen Spalt oder Zwischenraum zwischen zwei gegenüberliegenden elektrisch leitfähigen Strukturen104 ,106 ausgewählt werden, die auf zwei gegenüberliegenden Hauptflächen der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 montiert werden sollen (siehe4 ). Ebenso kann das Formfließverhalten eines für die Verkapselung der Packung120 verwendeten Kapselungsmaterials für die Auswahl der Dicke in Betracht gezogen werden. - Bezugnehmend auf
2 wird ein Verbindungsmedium128 auf beide gegenüberliegenden Hauptflächen der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 aufgebracht. Später wird das Verbindungsmedium128 zwischen der Sheet-Struktur102 und jeder der ersten elektrisch leitfähigen Struktur104 und der zweiten elektrisch leitfähigen Struktur106 bereitgestellt. - Wie aus
2 ersichtlich ist, sind die beiden gegenüberliegenden Hauptflächen der Sheet-Struktur102 durch Schichtabschnitte des Verbindungsmediums128 bedeckt. Die in2 gezeigte wärmeleitfähige und elektrisch isolierende Sheet-Struktur102 kann zur Herstellung von mehreren Chipträgern100 verwendet werden, wobei jedes Paar von gegenüberliegenden Schichtabschnitten des Verbindungsmediums128 einem Chipträger100 entspricht, vergleiche3 . Das Verbindungsmedium128 kann auf die jeweiligen Oberflächenabschnitte der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 durch Siebdruck aufgebracht werden. Wie aus2 ersichtlich ist, wird durch das Verbindungsmedium128 eine doppelseitige Abdeckung der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 erzielt. Um die Haftung mit nachfolgend aufgebrachtem Kupfermaterial zu fördern, kann das Verbindungsmedium128 ein Lötmaterial (wie beispielsweise Silber) sowie einen Haftvermittlungsbeitrag (beispielsweise Titan) umfassen. Das Drucken des Verbindungsmediums128 auf den zwei gegenüberliegenden Hauptflächen der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 kann gemäß den Positionen des später aufgebrachten Kupfermaterials durchgeführt werden. Eine negative Blende kann eingestellt werden, so dass die gedruckten Bereiche des Verbindungsmediums128 kleiner sein können als die danach aufgebrachten Kupferstrukturen. - Es ist darauf zu achten, dass das Material des Verbindungsmediums
128 keine unerwünschten Oberflächenabschnitte der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 abdeckt, so dass eine zuverlässige galvanische Trennung zwischen den beiden gegenüberliegenden elektrisch leitfähigen Strukturen104 ,106 gewährleistet werden kann. Jegliches verbleibende freiliegende Material des Verbindungsmediums128 kann nach dem Montieren der elektrisch leitfähigen Strukturen104 ,106 auf den zwei gegenüberliegenden Hauptflächen der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 entfernt werden. - Nach diesem Druckvorgang kann die in
2 gezeigte Struktur in eine Vielzahl von separaten Stücken vereinzelt werden, wobei jedes der Stücke als Grundlage für die Herstellung eines jeweiligen Chipträgers100 dienen kann.3 zeigt das Ergebnis eines solchen Vereinzelungsvorgangs. Zur Vereinzelung des in2 gezeigten halbfertigen Produkts können mit einem Laser Gräben gesägt werden, und die resultierende Struktur kann durch Brechen in die in3 gezeigten, separaten Stücke getrennt werden. Wenn raue Seitenflächen durch einen derartigen Brechvorgang gebildet werden, hat dies eine vorteilhafte Wirkung auf die Haftung mit einem Kapselungsmaterial in einem späteren Kapselungsvorgang. -
4 zeigt eine Explosionsdarstellung von Komponenten einer Vorform eines Chipträgers nach einem Ausführungsbeispiel der Erfindung. - Unter Bezugnahme auf
4 ist die wärmeleitfähige und elektrisch isolierende Sheet-Struktur102 (die aus einem Keramikmaterial hergestellt sein kann, beispielsweise aus Aluminiumoxid, Siliziumnitrid, Aluminiumnitrid) mit der ersten elektrisch leitfähigen Struktur104 (die hier als strukturiertes Kupfer ausgebildet ist, einschließlich eines Befestigungsbereichs108 mit vier Befestigungsbasen111 zur Befestigung von vier elektronischen Chips110 , Signalstiften113 und Leistungsstiften115 sowie einem Hilfsführungsrahmen116 ) mit dem dazwischen liegenden Verbindungsmedium128 verbunden. Der Führungsrahmen116 dient als provisorischer Träger für die elektrisch leitfähige Struktur104 und sorgt für Stabilität während des Herstellungsprozesses. Dies steht im Gegensatz zu herkömmlichen Direct-Copper-Bonding-Substraten (DCB-Substraten), bei denen eine keramische Sheet-Struktur als Träger für zwei Kupferfolien dient. Weiterhin ist die wärmeleitfähige und elektrisch isolierende Sheet-Struktur102 auf ihrer anderen Hauptfläche mit der zweiten elektrisch leitfähigen Struktur106 (die hier als kontinuierliche Kupferfolie ausgebildet ist) mit dem dazwischen liegenden Verbindungsmedium128 verbunden. Die erste elektrisch leitfähige Struktur104 kann beispielsweise ein Stanzteil sein, beispielsweise aus Kupfer. Die zweite elektrisch leitfähige Struktur106 kann beispielsweise eine ebene, kontinuierliche Metallfolie sein, beispielsweise eine Kupferfolie. Das Verbindungsmedium128 trägt zu einer ordnungsgemäßen Verbindung zwischen den genannten Bestandteilen bei. Wie aus4 ersichtlich ist, erstrecken sich sowohl die erste elektrisch leitfähige Struktur104 als auch die zweite elektrisch leitfähige Struktur106 über einen äußeren Seitenrand der Sheet-Struktur102 hinaus und haben jeweils eine größere Oberfläche als die wärmeleitfähige und elektrisch isolierende Sheet-Struktur102 . Der beschriebene Verbindungsvorgang kann durch Erhitzen in einer Vakuumumgebung oder in einer Schutzgasatmosphäre erzielt werden. Der Führungsrahmen116 trägt den Montagebereich108 und die Signalstifte113 und die Leistungsstifte115 der ersten elektrisch leitfähigen Struktur104 vor dem Miteinanderverbinden. Nach Beendigung der Bildung der Packung120 kann der Führungsrahmen116 von dem Montagebereich108 und den Signalstiften113 und den Leistungsstiften115 der ersten elektrisch leitfähigen Struktur104 getrennt werden. Somit kann der Führungsrahmen116 als ein provisorischer Träger bezeichnet werden, der vor der Trennung einstückig mit dem Montagebereich108 und den Signalstiften113 und den Leistungsstiften115 ausgebildet ist. Daher kann der Führungsrahmen116 später von dem hergestellten Chipträger100 getrennt werden. - Der Führungsrahmen
116 trägt vorübergehend, d. h. nur während eines Teils des Herstellungsverfahrens, die erste elektrisch leitfähige Struktur104 , mit der der Führungsrahmen116 einstückig ausgebildet sein kann. In einer Alternative können der Führungsrahmen116 und die erste elektrisch leitfähige Struktur104 als separate Strukturen ausgebildet sein. Um die erste elektrisch leitfähige Struktur104 vorübergehend zu tragen, weist der Führungsrahmen116 ein mittiges Loch118 auf, das durch eine ringförmige Struktur begrenzt ist, wobei die erste elektrisch leitfähige Struktur104 der Sheet-Struktur102 im Bereich des mittigen Lochs118 ausgesetzt ist. - Wie aus
4 hervorgeht, wird der Vorgang von1 bis3 fortgesetzt, indem ein Schichtstapel der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 sowie der elektrisch leitfähigen Strukturen104 ,106 gebildet wird. Vorteilhafterweise sind eine Oberfläche und eine seitliche Ausdehnung der wärmeleitfähigen und elektrisch isolierenden Schichtstruktur102 kleiner als die Oberfläche und die seitliche Ausdehnung der elektrisch leitfähigen Strukturen104 ,106 . Es ist daher möglich, dass relativ dicke elektrisch leitfähige Strukturen104 verwendet werden, beispielsweise Kupferfolien mit einer Dicke von 0,8 mm. Die Verwendung von asymmetrischen Kupferschichten ist möglich. Indem die seitliche Ausdehnung der elektrisch leitfähigen Strukturen104 ,106 die seitliche Ausdehnung der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 überschreitet, ist es möglich, die Abmessung einer oder beider der elektrisch leitfähigen Strukturen104 ,106 gemäß den Anforderungen eines externen Kühlsystems frei zu wählen. Solche Anforderungen beziehen sich auf die Kühlfläche und entsprechende Dichtungsanforderungen. Die Abmessung der inneren Kupferschicht, d. h. der ersten elektrisch leitfähigen Struktur104 , wird durch die Abmessung des einen oder der mehreren darauf befindlichen elektronischen Chips110 beeinflusst. Auch die Führungspfade des elektrischen Stroms und der Signale sowie erforderliche Isolationsabstände können für eine solche Gestaltung in Betracht gezogen werden. Es ist auch möglich, die innere Kupferschicht, d. h. die erste elektrisch leitfähige Struktur104 , so zu gestalten, dass zusätzliche Eigenschaften, wie beispielsweise die Bereitstellung eines externen Signals und einer Stromversorgung, erfüllt werden. Durch diese Maßnahme ist es möglich, einen separaten Leadframe zu implementieren, der herkömmlicherweise in DCB-Substraten verwendet wird. - Die Verbindung der elektrisch leitfähigen Strukturen
104 ,106 aus Kupfer mit der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 kann in einem Vakuumofen, vorzugsweise in einer Schutzgasatmosphäre oder in einer reduzierenden Atmosphäre, durchgeführt werden, um die Oxidation der Montageteile und Verbindungsmaterialien zu verhindern oder zu unterdrücken. Es können thermisch belastbare Führungswerkzeuge implementiert werden, die einen Druck auf den Schichtstapel ausüben können, um eine unerwünschte Fehlausrichtung oder dergleichen zu verhindern, was das Ergebnis des Herstellungsverfahrens verbessern kann (insbesondere was die Bildung von unerwünschten Hohlräumen in einem Inneren unterdrücken kann). Darüber hinaus ist es möglich, den Chipträger100 mit Herstellung unter einer chemischen Behandlung herzustellen. Eine derartige chemische Behandlung kann übermäßiges Verbindungsmedium128 entfernen, das sich an den Seitenrändern des keramischen Materials der wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur102 ansammeln kann. Andererseits kann eine solche chemische Behandlung Seitenwände der keramischen Struktur von metallischen Verunreinigungen befreien. Darüber hinaus ist es möglich, Kupferoberflächen zu reinigen, aufzurauen und zu desoxidieren. Als Ergebnis dieser chemischen Behandlung werden die Kupferoberflächen der elektrisch leitfähigen Strukturen104 ,106 gut zur Förderung der Haftung mit dem Material eines zu bildenden Kapselungsmittels, beispielsweise einer Moldkomponente, vorbereitet. - Wie oben erwähnt, umfasst die erste elektrisch leitfähige Struktur
104 einen mittigen Befestigungsbereich108 (man vergleiche die vier Befestigungsbasen111 ), der zum Montieren von vier elektronischen Chips110 ausgebildet ist. Als weiteres Funktionselement umfasst ein Umfangsabschnitt der ersten elektrisch leitfähigen Struktur104 zusätzlich mehrere Leitungen112 zum elektrischen Verbinden der elektronischen Chips110 . Diese Leitungen112 schließen Signalstifte113 ein, die während des Betriebs einer auf dem Chipträger100 hergestellten Packung120 elektrische Signale tragen. Darüber hinaus beinhalten die Leitungen112 die Leistungsstifte115 , einschließlich eines Leistungsstifts115 , der ein Pluspotential trägt, eines weiteren Leistungsstifts115 , der ein Minuspotential trägt, und eines weiteren Leistungsstifts115 (oder mehrerer solcher Leistungsstifte115 ), die einer oder mehreren Phasenverbindungen entsprechen. - Im Gegensatz dazu ist die zweite elektrisch leitfähige Struktur
106 als eine kontinuierliche Schicht ausgebildet, die einen Teil einer Außenfläche der leicht herstellbaren Packung120 bildet, d. h. einer Umgebung ausgesetzt sein kann, anstatt vollständig von Kapselungsmaterial bedeckt zu sein. -
5 zeigt eine dreidimensionale Ansicht eines entsprechend hergestellten Chipträgers100 nach einem Ausführungsbeispiel der Erfindung.5 zeigt den Chipträger100 nach4 nach dem Zusammenbau seiner Bestandteile102 ,104 ,106 , d. h. nach ihrer Verbindung und nach der optionalen chemischen Behandlung zur Konditionierung des Chipträgers100 zur Bildung einer eingekapselten Packung120 , die in10 bis12 gezeigt ist. Wie insbesondere aus5 ersichtlich ist, weisen sowohl die erste elektrisch leitfähige Struktur104 als auch die zweite elektrisch leitfähige Struktur106 eine größere Dicke als die Sheet-Struktur102 auf. - Im Folgenden wird beschrieben, wie eine Packung
120 auf Basis eines Chipträgers100 gebildet werden kann, der gemäß1 bis5 hergestellt wird. -
6 zeigt eine dreidimensionale Ansicht eines Chipträgers100 nach einem Ausführungsbeispiel der Erfindung mit montierten elektronischen Chips110 . - Wie aus
6 ersichtlich ist, sind die elektronischen Chips110 auf dedizierten Befestigungsbereichen oder Befestigungsbasen111 auf der elektrisch leitfähigen Struktur104 montiert. Zum Beispiel können diese elektronischen Chips110 ein isolierter Gate-Bipolartransistor (IGBT) und Diodenchips sein. Die Montage dieser elektronischen Chips110 auf der ersten elektrisch leitfähigen Struktur104 kann durch Löten oder Sintern oder Kleben erfolgen. - Danach können Draht-Bond-Pads, die sich auf die elektronischen Chips
110 beziehen, mit den Leitungen112 (insbesondere Signalstiften113 ) durch Draht-Bonden verbunden werden, siehe Bonddrähte170 , die die Signalstifte113 verbinden (die Leistungsstifte115 können entsprechend durch Bonddrähte oder Bondbänder, nicht dargestellt, verbunden werden). Zu diesem Zeitpunkt sind die Signalstifte113 noch mit dem Führungsrahmen116 verbunden. -
7 zeigt den Chipträger100 nach6 mit Abstandshalterkörpern126 auf den elektronischen Chips110 . - Nach dem Draht-Bonden werden die Abstandshalterkörper
126 auf den elektronischen Chips110 montiert. Die Abstandshalterkörper126 dienen als wärmeleitfähige Abstandselemente zwischen den elektronischen Chips110 und einem oberen Chipträger124 . Zusätzlich werden zwei weitere (kleinere) Durchkontaktierungsabstandshalter als weitere Abstandshalterkörper126 montiert, um eine Verbindung zwischen der Hochseite und der Tiefseite bereitzustellen. Genauer gesagt, dient der den Leistungsstiften115 zugewandte Durchkontaktierungsabstandshalter einer Verbindung zur Tiefseite, während der den Signalstiften113 zugewandte Durchkontaktierungsabstandshalter einer Verbindung zwischen der Hochseite und der Tiefseite dient. -
8 zeigt die Struktur nach7 mit einem darauf befindlichen, weiteren Chipträger124 . - Auf der Oberseite der Abstandshalterkörper
126 ist der obere Chipträger124 (zum Beispiel entsprechend dem Chipträger100 ausgebildete oder als Direct-Copper-Bonding-Substrat ausgebildete Chipträger) montiert, wie in8 gezeigt wird. Die entsprechenden Verbindungen können durch Sintern oder Löten oder Kleben hergestellt werden. -
9 zeigt eine dreidimensionale Ansicht eines Chipträgers100 gemäß einem Ausführungsbeispiel der Erfindung, auf dem bereits elektronische Chips110 montiert sind, der aber noch einen provisorischen Führungsrahmen116 aufweist, der mit einer ersten elektrisch leitfähigen104 Struktur des Chipträgers100 verbunden ist und diese unterstützt. Der Führungsrahmen116 kann von dem Rest entfernt werden, wenn die Verkapselung während der Herstellung der Packung120 abgeschlossen wird. -
10 zeigt eine dreidimensionale Ansicht eine Packung120 nach einem Ausführungsbeispiel der Erfindung.11 zeigt eine dreidimensionale Querschnittsansicht der Packung120 nach10 .12 zeigt eine Querschnittsansicht der Packung120 nach10 und11 . - Die Packung
120 besteht aus dem Chipträger100 auf einer Unterseite, dem weiteren Chipträger124 auf einer Oberseite und elektronischen Chips110 , die sandwichartig zwischen dem Chipträger100 und dem weiteren Chipträger124 angeordnet sind. Genauer gesagt, sind die elektronischen Chips110 auf der ersten elektrisch leitfähigen Struktur104 des Chipträgers100 montiert. Der weitere Chipträger124 , der entsprechend dem oben unter Bezugnahme auf1 bis5 beschriebenen Chipträger100 ausgebildet sein kann oder der als Direct-Copper-Bonding-Substrat (DCB-Substrat) ausgebildet sein kann, wird oberhalb der elektronischen Chips110 auf einer dem Chipträger100 gegenüberliegenden Seite montiert. Mehrere wärmeleitfähige Abstandshalterkörper126 , die als Kupferblöcke oder Kupfersäulen ausgebildet sein können, sind vertikal zwischen den elektronischen Chips110 und dem weiteren Chipträger100 angeordnet. - Ein Kapselungsmittel
122 , das hier als Moldmasse ausgeführt ist, verkapselt die elektronischen Chips110 , die Abstandshalterkörper126 , einen Teil des Chipträgers100 und einen Teil des weiteren Chipträgers124 . Wie aus12 ersichtlich ist, bilden die zweite elektrisch leitfähige Struktur106 des Chipträgers100 und die zweite elektrisch leitfähige Struktur106 des weiteren Chipträgers124 einen Teil einer Außenoberfläche der Packung120 . - Im Hinblick auf die beschriebene Konfiguration mit dem Chipträger
100 und dem weiteren Chipträger124 ist die in10 bis13 gezeigte Packung120 für eine doppelseitige Kühlung ausgebildet. Wärme, die durch die elektronischen Chips110 während des Betriebs der Packung120 erzeugt wird, kann aus dem Inneren der Packung120 durch den Chipträger100 über eine untere Hauptfläche der Packung120 und durch den weiteren Chipträger124 über eine obere Hauptfläche der Packung120 abgeführt werden. Damit kann eine sehr effiziente Kühlung erreicht werden. - Wie am besten aus
10 ersichtlich ist, erstrecken sich die oben beschriebenen Leitungen112 der ersten elektrisch leitfähigen Struktur104 des Chipträgers100 über das Kapselungsmittel122 hinaus, so dass die Packung120 elektrisch mit einer elektronischen Peripherie verbunden werden kann. -
10 ist eine dreidimensionale Ansicht der leicht herstellbaren Packung120 nach der Verkapselung mit einem Kapselungsmittel122 . Somit wird die äußere Form oder der Umriss der Packung120 in einem Moldvorgang bestimmt. Eine zweite Aufgabe der das Kapselungsmittel122 bildenden Moldmasse besteht darin, alle Bereiche der Packung120 ohne Hohlräume zu füllen, um ein Inneres der Packung120 vor Umwelteinflüssen zu schützen. Dies erzielt auch eine ausreichende Isolierung zwischen den verschiedenen Kupferstrukturen in einem Inneren und dem Äußeren der Packung120 . Eine solche Moldmasse kann so gewählt werden, dass sie bei einer Spannung von 10 kV und bei einer Materialdicke von 200 μm zuverlässig elektrisch isoliert. - Obwohl dies in den Figuren nicht gezeigt ist, kann die in
10 gezeigte Packung120 dann durch Aufbringen von Zinn auf die Signalstifte und auf die Leistungsstifte behandelt werden. Die Packung120 kann dann von dem Führungsrahmen116 durch Entfernen desselben getrennt werden. Falls gewünscht, ist es ferner möglich, die Signalstifte113 und die Leistungsstifte115 zu biegen. - Wie in
12 zu sehen ist, ist eine Ausnehmung114 oder eine Hinterschneidung an einem Seitenrand eines Stapels ausgebildet, der aus der zurückgezogenen Sheet-Struktur102 , der ersten elektrisch leitfähigen Struktur104 und der zweiten elektrisch leitfähigen Struktur106 besteht. In der leicht herstellbaren Packung120 kann die Vertiefung114 oder die Hinterschneidung mit Kapselungsmaterial gefüllt werden, um die Haftung weiter zu verbessern. - In der gezeigten Ausführungsform können beide Chipträger
100 ,124 , die für ein und dieselbe Packung120 mit einer doppelseitigen Kühlleistung verwendet werden, identisch hergestellt werden. In einer Alternative können zwei unterschiedliche Chipträger100 für eine solche Packung120 verwendet werden. Es ist auch möglich, dass nur einseitige Kühlung erfolgt, in einer solchen Ausführungsform wird nur ein Chipträger100 verwendet. Die Verwendung von zwei Chipträgern100 ,124 der in4 gezeigten Art kann vorteilhaft sein, wenn es erwünscht ist, auch von einer Oberseite eine oder mehrere Leitungen112 aus der Packung120 heraus zu führen. Eine Anwendung einer solchen Architektur ist ein parallel geführter DC-Pfad. - Wie aus
12 ersichtlich ist, ist die jeweilige wärmeleitfähige und elektrisch isolierende Sheet-Struktur102 in einer mittigen Position sowohl im Träger100 als auch im weiteren Träger124 unterbrochen. Durch diese Maßnahme kann teures keramisches Material eingespart werden, und es kann eine kompakte und leichte Packung120 erhalten werden. - Wie der obigen Beschreibung entnommen werden kann, ist die bereitgestellte Herstellungsarchitektur zum Bilden des Chipträgers
100 und der Packung120 eine integrierte Lösung, bei der die elektrisch leitfähigen Strukturen104 ,106 während des Herstellungsvorgangs auf die wärmeleitfähige und elektrisch isolierende Sheet-Struktur102 aufgebracht werden. Darüber hinaus können die elektrisch leitfähigen Strukturen104 ,106 so ausgebildet sein, dass sie eine oder mehrere zusätzliche Funktionen bereitstellen, wie beispielsweise Stifte, die sich über das Kapselungsmittel122 hinaus erstrecken, eine Führungsrahmenfunktion (siehe Bezugszeichen116 ) usw. Es ist auch möglich, während des Herstellungsvorgangs eine Transportrahmenfunktion und/oder eine Dichtrahmenfunktion zu integrieren. - Die in
10 bis12 gezeigte Packung120 bezieht sich auf einen 700 V-Einphasen-Inverter. Zur weiteren Vereinfachung des Herstellungsvorgangs können mehrere elektronische Chips110 über einen Trägerrahmen mit einem Substratstreifen verbunden werden. Der Führungsrahmen116 , der später entfernt wird, kann einen Teil des oberen Chipträgers100 bilden. Es kann Unterstützung während des Transport- und Herstellungsprozesses bieten. Obwohl ein spezieller Herstellungsvorgang oben beschrieben wurde, sind auch andere Herstellungsvorgänge möglich, die eine zuverlässige Verbindung zwischen den Kupferstrukturen und der Keramik-Sheet-Struktur erzielen. -
13 veranschaulicht schematisch ein Fahrzeug130 , das eine Leistungspackung120 gemäß einem Ausführungsbeispiel der Erfindung umfasst. Spezifischer kann die Leistungspackung120 einen Anteil eines Steuerblocks152 bilden, der einen Betrieb des Motor/Batterie-Blocks (oder Motor/Akku-Blocks)154 steuert. Somit kann eine Packung120 oder ein Leistungsmodul gemäß einem Ausführungsbeispiel der Erfindung für eine Automobilanwendung verwendet werden. Eine bevorzugte Anwendung solch einer Leistungspackung120 stellt eine Implementierung als eine Inverterschaltung oder einen Wechselrichter für das Fahrzeug130 dar, bei dem es sich um ein elektrisch angetriebenes Fahrzeug handeln kann, oder bei dem es sich um ein Hybridfahrzeug handeln kann. Solch ein Inverter kann einen Gleichstrom (direct current (DC)) der Batterie/des Akkus in einen Wechselstrom (alternating current (AC)) zum Antreiben des Elektromotors des Fahrzeugs130 umwandeln. Bei einem Hybridfahrzeug ist es zudem möglich, mechanische Energie mindestens teilweise zurückzugewinnen und sie, durch den Inverter, zurück in elektrische Energie umzuwandeln, um die Batterie wiederaufzuladen. In solch einer automobilen Inverteranwendung werden während des Betriebs des Leistungsmoduls120 extreme Wärmemengen erzeugt. Diese Wärme kann durch das doppelseitige Kühlkonzept gemäß1 bis6 effizient abgeführt werden. Es sollte jedoch gesagt werden, dass in anderen Ausführungsformen auch einseitiges Kühlen ausreichend sein kann. - Es sollte beachtet werden, dass der Begriff „umfassend” andere Elemente oder Merkmale nicht ausschließt, und dass „ein” oder „eine” eine Mehrzahl nicht ausschließt. Es können auch Elemente kombiniert werden, die in Zusammenhang mit unterschiedlichen Ausführungsformen beschrieben werden. Es sollte ebenfalls beachtet werden, dass Bezugszeichen nicht als den Umfang der Ansprüche einschränkend zu betrachten sind. Darüber hinaus soll der Umfang der vorliegenden Anmeldung nicht auf die bestimmten, in der Patentschrift beschriebenen Ausführungsformen des Prozesses, der Maschine, Herstellungsweise, gegenständlichen Zusammensetzung, Mittel, Verfahren und Schritte beschränkt sein. Dementsprechend sollen die angehängten Ansprüche innerhalb ihres Umfangs solche Prozesse, Maschinen, Herstellungsweisen, gegenständlichen Zusammensetzungen, Mittel, Verfahren oder Schritte einschließen.
Claims (27)
- Chipträger (
100 ), umfassend: • eine wärmeleitfähige und elektrisch isolierende Sheet-Struktur (102 ); • eine erste elektrisch leitfähige Struktur (104 ) auf einer ersten Hauptfläche der Sheet-Struktur (102 ); • eine zweite elektrisch leitfähige Struktur (106 ) auf einer zweiten Hauptfläche der Sheet-Struktur (102 ); • wobei die erste elektrisch leitfähige Struktur (104 ) und die zweite elektrisch leitfähige Struktur (106 ) sich über einen Seitenrand der Sheet-Struktur (102 ) hinaus erstrecken. - Chipträger (
100 ) nach Anspruch 1, wobei mindestens eine der ersten elektrisch leitfähigen Struktur (104 ) und der zweiten elektrisch leitfähigen Struktur (106 ) eine größere Oberfläche als die Sheet-Struktur (102 ) aufweist. - Chipträger (
100 ) nach Anspruch 1 oder 2, wobei mindestens eine der ersten elektrisch leitfähigen Struktur (104 ) und der zweiten elektrisch leitfähigen Struktur (106 ) eine größere Dicke als die Sheet-Struktur (102 ) aufweist. - Chipträger (
100 ) nach einem der Ansprüche 1 bis 3, wobei die erste elektrisch leitfähige Struktur (104 ) mindestens einen Montagebereich (108 ) umfasst, der zum Montieren von mindestens einem elektronischen Chip (110 ) ausgebildet ist. - Chipträger (
100 ) nach Anspruch 4, wobei die erste elektrisch leitfähige Struktur (104 ) zusätzlich mindestens ein weiteres Funktionselement umfasst. - Chipträger (
100 ) nach Anspruch 5, wobei das mindestens eine weitere Funktionselement mindestens eine Leitung (112 ) zum elektrischen Verbinden des mindestens einen elektronischen Chips (110 ) umfasst. - Chipträger (
100 ) nach einem der Ansprüche 1 bis 6, wobei die zweite elektrisch leitfähige Struktur (106 ) als eine kontinuierliche Schicht ausgebildet ist. - Chipträger (
100 ) nach einem der Ansprüche 1 bis 7, wobei an einem Seitenrand eines Stapels, der aus der Sheet-Struktur (102 ), der ersten elektrisch leitfähigen Struktur (104 ) und der zweiten elektrisch leitfähigen Struktur (106 ) gebildet ist, eine Ausnehmung (114 ) oder eine Hinterschneidung ausgebildet ist. - Chipträger (
100 ) nach einem der Ansprüche 1 bis 8, umfassend einen Führungsrahmen (116 ), der einstückig mit der ersten elektrisch leitfähigen Struktur (104 ) ausgebildet ist und die erste elektrisch leitfähige Struktur (104 ) trägt. - Chipträger (
100 ), umfassend: • eine wärmeleitfähige und elektrisch isolierende Sheet-Struktur (102 ); • eine erste elektrisch leitfähige Struktur (104 ) auf einer ersten Hauptfläche der Sheet-Struktur (102 ); • eine zweite elektrisch leitfähige Struktur (106 ) auf einer zweiten Hauptfläche der Sheet-Struktur (102 ); • wobei sich mindestens eine der ersten elektrisch leitfähigen Struktur (104 ) und der zweiten elektrisch leitfähigen Struktur (106 ) über einen Seitenrand der Sheet-Struktur (102 ) hinaus erstreckt und eine größere Oberfläche als die Sheet-Struktur (102 ) aufweist. - Packung (
120 ), umfassend: • einen Chipträger (100 ) nach einem der Ansprüche 1 bis 10; • mindestens einen elektronischen Chip (110 ), der an der ersten elektrisch leitfähigen Struktur (104 ) des Chipträgers (100 ) montiert ist; • ein Kapselungsmittel (122 ), das mindestens einen Teil des mindestens einen elektronischen Chips (110 ) und mindestens einen Teil des Chipträgers (100 ) verkapselt. - Packung (
120 ) nach Anspruch 11, umfassend einen weiteren Chipträger (124 ), insbesondere nach einem der Ansprüche 1 bis 10, der auf oder über dem mindestens einen elektronischen Chip (110 ) auf einer dem Chipträger gegenüberliegenden Seite montiert ist (100 ). - Packung (
120 ) nach Anspruch 12, umfassend mindestens einen Abstandshalterkörper (126 ), insbesondere mindestens einen wärmeleitfähigen Abstandshalterkörper (126 ), zwischen dem mindestens einen elektronischen Chip (110 ) und dem weiteren Chipträger (100 ). - Packung (
120 ) gemäß einem der Ansprüche 11 bis 13, wobei die zweite elektrisch leitfähige Struktur (106 ) von mindestens einem von dem Chipträger (100 ) und dem weiteren Chipträger (124 ) einen Teil einer Außenoberfläche der Packung (120 ) bildet. - Packung (
120 ) gemäß einem der Ansprüche 11 bis 14, die für doppelseitige Kühlung konfiguriert ist. - Packung (
120 ) gemäß einem der Ansprüche 11 bis 15, wobei sich mindestens eine Leitung (112 ) der ersten elektrisch leitfähigen Struktur (104 ) des Chipträgers (100 ) über das Kapselungsmittel (122 ) hinaus erstreckt. - Packung (
120 ) nach einem der Ansprüche 11 bis 16, wobei sich das Kapselungsmittel (122 ) in eine Hinterschneidung oder Ausnehmung (114 ) an einem Seitenrand der Sheet-Struktur (102 ) zwischen der ersten elektrisch leitfähigen Struktur (104 ) und der zweiten elektrisch leitfähigen Struktur (106 ) erstreckt. - Packung (
120 ) nach einem der Ansprüche 11 bis 17, wobei mindestens eine Leitung (112 ) der ersten elektrisch leitfähigen Struktur (104 ) des Chipträgers (100 ) mit dem mindestens einen elektronischen Chip (110 ) elektrisch verbunden ist, insbesondere unter Verwendung mindestens einer der Gruppe, bestehend aus mindestens einem Bonddraht (170 ) und mindestens einem Bondband. - Verfahren zum Herstellen eines Chipträgers (
100 ), wobei das Verfahren Folgendes umfasst: • Miteinanderverbinden einer wärmeleitfähigen und elektrisch isolierenden Sheet-Struktur (102 ), einer ersten elektrisch leitfähigen Struktur (104 ) auf einer ersten Hauptfläche der Sheet-Struktur (102 ) und einer zweiten elektrisch leitfähigen Struktur (106 ) auf einer zweiten Hauptfläche der Sheet-Struktur (102 ); • Ausbilden der ersten elektrisch leitfähigen Struktur (104 ) und der zweiten elektrisch leitfähigen Struktur (106 ) derart, dass sie sich über einen Seitenrand der Sheet-Struktur (102 ) hinaus erstrecken. - Verfahren nach Anspruch 19, wobei das Verfahren das Bereitstellen eines Verbindungsmediums (
128 ) zwischen der Sheet-Struktur (102 ) und mindestens einer der ersten elektrisch leitfähigen Struktur (104 ) und der zweiten elektrisch leitfähigen Struktur (106 ) umfasst. - Verfahren nach Anspruch 20, wobei das Verbindungsmedium (
128 ) ein Lötmaterial umfasst. - Verfahren nach einem der Ansprüche 19 bis 21, wobei das Miteinanderverbinden Erhitzen, insbesondere in mindestens einem von einer Vakuumumgebung, einer Schutzgasatmosphäre, einer Formgasatmosphäre, und das Vorhandensein einer mechanischen Presskraft, umfasst.
- Verfahren nach einem der Ansprüche 19 bis 22, wobei das Verfahren das Bereitstellen eines Führungsrahmens (
116 ), der einstückig mit der ersten elektrisch leitfähigen Struktur (104 ) ausgebildet ist und die erste elektrisch leitfähige Struktur (104 ) vor dem Verbinden und Entfernen des Führungsrahmens (116 ) aus dem hergestellten Chipträger (100 ) nach Bildung einer Packung (120 ) unter Verwendung des Chipträgers (100 ) trägt, umfasst. - Verfahren nach einem der Ansprüche 19 bis 23, wobei das Verfahren das Aufrauen von mindestens einer der ersten elektrisch leitfähigen Struktur (
104 ) und der zweiten elektrisch leitfähigen Struktur (106 ) umfasst. - Verfahren zum Herstellen einer Packung (
120 ), wobei das Verfahren Folgendes umfasst: • Bereitstellen eines Chipträgers (100 ) nach einem der Ansprüche 1 bis 10; • Befestigen mindestens eines elektronischen Chips (110 ) auf der elektrisch leitfähigen Struktur (104 ) des Chipträgers (100 ); • Verkapseln von mindestens einem Teil des mindestens einen elektronischen Chips (110 ) und von mindestens einem Teil des Chipträgers (100 ) durch ein Kapselungsmittel (122 ). - Fahrzeug (
130 ), umfassend einen Chipträger (100 ) nach einem der Ansprüche 1 bis 10, oder eine Packung (120 ) nach einem der Ansprüche 11 bis 18. - Verfahren zum Verwenden eines Chipträgers (
100 ) nach einem der Ansprüche 1 bis 10 oder einer Packung (120 ) nach einem der Ansprüche 11 bis 18 für eine Automobilanwendung, insbesondere als eine Inverterschaltung für ein mindestens teilweise elektrisch angetriebenes Fahrzeug (130 ).
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016119485.9A DE102016119485A1 (de) | 2016-10-12 | 2016-10-12 | Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt |
KR1020170129890A KR102115502B1 (ko) | 2016-10-12 | 2017-10-11 | 전기 도전층이 열전도 유전체 시트를 넘어서 연장되는 칩 캐리어 |
US15/730,758 US10615097B2 (en) | 2016-10-12 | 2017-10-12 | Chip carrier with electrically conductive layer extending beyond thermally conductive dielectric sheet |
CN201710947225.1A CN107946258B (zh) | 2016-10-12 | 2017-10-12 | 具有延伸到导热电介质片外的导电层的芯片载体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016119485.9A DE102016119485A1 (de) | 2016-10-12 | 2016-10-12 | Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102016119485A1 true DE102016119485A1 (de) | 2018-04-12 |
Family
ID=61695979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102016119485.9A Withdrawn DE102016119485A1 (de) | 2016-10-12 | 2016-10-12 | Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt |
Country Status (4)
Country | Link |
---|---|
US (1) | US10615097B2 (de) |
KR (1) | KR102115502B1 (de) |
CN (1) | CN107946258B (de) |
DE (1) | DE102016119485A1 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102018212436A1 (de) * | 2018-07-25 | 2020-01-30 | Infineon Technologies Ag | Halbleitergehäuse mit symmetrisch angeordneten leisungsanschlüssen und verfahren zu dessen herstellung |
DE102018126972A1 (de) * | 2018-07-25 | 2020-01-30 | Infineon Technologies Ag | Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung |
US10985110B2 (en) | 2018-07-25 | 2021-04-20 | Infineon Technologies Ag | Semiconductor package having an electromagnetic shielding structure and method for producing the same |
US11217504B2 (en) | 2018-07-25 | 2022-01-04 | Infineon Technologies Ag | Semiconductor package with passive electrical component and method for the production thereof |
DE102019115513B4 (de) | 2018-06-13 | 2023-06-29 | Denso Corporation | Halbleitervorrichtung |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10593638B2 (en) * | 2017-03-29 | 2020-03-17 | Xilinx, Inc. | Methods of interconnect for high density 2.5D and 3D integration |
US11152288B2 (en) | 2019-04-25 | 2021-10-19 | Infineon Technologies Ag | Lead frames for semiconductor packages |
DE102019121229A1 (de) * | 2019-08-06 | 2021-02-11 | Infineon Technologies Ag | Elektronische Vorrichtungen mit elektrisch isolierten Lastelektroden |
CN110518814A (zh) * | 2019-09-19 | 2019-11-29 | 江西精骏电控技术有限公司 | 一种用于车载逆变器的双面冷却结构 |
JP7463909B2 (ja) | 2020-08-25 | 2024-04-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
EP3975225A1 (de) * | 2020-09-24 | 2022-03-30 | Infineon Technologies Austria AG | Halbleitermodul |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10257100A1 (de) * | 2002-07-12 | 2004-01-29 | Danfoss Silicon Power Gmbh | Leistungsschalter |
DE102010001668A1 (de) * | 2009-02-09 | 2010-11-25 | Infineon Technologies Ag | Leistungstransistorbaugruppe mit integrierter Sammelschiene |
US20150008253A1 (en) * | 2012-04-17 | 2015-01-08 | Toyota Motor Engineering & Manufacturing North America, Inc. | Transient liquid phase bonding process for double sided power modules |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3931551C2 (de) | 1989-09-22 | 1993-11-18 | Schulz Harder Juergen | Verfahren zum Herstellen eines Substrates |
DE4222474A1 (de) | 1992-07-09 | 1994-01-13 | Bosch Gmbh Robert | Montageeinheit für Mehrlagenhybrid mit Leistungsbauelementen |
DE4318463C3 (de) | 1993-06-03 | 2001-06-21 | Schulz Harder Juergen | Verfahren zum Herstellen eines Metall-Keramik-Substrates |
DE4338706A1 (de) | 1993-08-24 | 1995-05-04 | Schulz Harder Juergen | Mehrschicht-Substrat |
JP3157362B2 (ja) * | 1993-09-03 | 2001-04-16 | 株式会社東芝 | 半導体装置 |
DE4444680A1 (de) | 1994-12-15 | 1996-06-27 | Schulz Harder Juergen | Mehrfachsubstrat für elektrische Bauelemente, insbesondere für Leistungs-Bauelemente |
US6056186A (en) | 1996-06-25 | 2000-05-02 | Brush Wellman Inc. | Method for bonding a ceramic to a metal with a copper-containing shim |
JP3445511B2 (ja) * | 1998-12-10 | 2003-09-08 | 株式会社東芝 | 絶縁基板、その製造方法およびそれを用いた半導体装置 |
DE10062108B4 (de) | 2000-12-13 | 2010-04-15 | Infineon Technologies Ag | Leistungsmodul mit verbessertem transienten Wärmewiderstand |
JP3978424B2 (ja) * | 2003-12-10 | 2007-09-19 | トヨタ自動車株式会社 | 半導体モジュール、半導体装置および負荷駆動装置 |
JP2008300476A (ja) * | 2007-05-30 | 2008-12-11 | Sumitomo Electric Ind Ltd | パワーモジュール |
DE102011075731A1 (de) | 2011-05-12 | 2012-11-15 | Siemens Aktiengesellschaft | Elektronisches Leistungsteil |
JP5729126B2 (ja) * | 2011-05-18 | 2015-06-03 | 株式会社デンソー | 半導体装置の製造方法 |
JP5957862B2 (ja) * | 2011-12-05 | 2016-07-27 | 三菱マテリアル株式会社 | パワーモジュール用基板 |
JP2014093304A (ja) * | 2012-10-31 | 2014-05-19 | Daikin Ind Ltd | 電力変換装置 |
KR102208961B1 (ko) * | 2013-10-29 | 2021-01-28 | 삼성전자주식회사 | 반도체소자 패키지 및 그 제조방법 |
JP6988345B2 (ja) * | 2017-10-02 | 2022-01-05 | 株式会社デンソー | 半導体装置 |
-
2016
- 2016-10-12 DE DE102016119485.9A patent/DE102016119485A1/de not_active Withdrawn
-
2017
- 2017-10-11 KR KR1020170129890A patent/KR102115502B1/ko active IP Right Grant
- 2017-10-12 CN CN201710947225.1A patent/CN107946258B/zh active Active
- 2017-10-12 US US15/730,758 patent/US10615097B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10257100A1 (de) * | 2002-07-12 | 2004-01-29 | Danfoss Silicon Power Gmbh | Leistungsschalter |
DE102010001668A1 (de) * | 2009-02-09 | 2010-11-25 | Infineon Technologies Ag | Leistungstransistorbaugruppe mit integrierter Sammelschiene |
US20150008253A1 (en) * | 2012-04-17 | 2015-01-08 | Toyota Motor Engineering & Manufacturing North America, Inc. | Transient liquid phase bonding process for double sided power modules |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102019115513B4 (de) | 2018-06-13 | 2023-06-29 | Denso Corporation | Halbleitervorrichtung |
DE102018212436A1 (de) * | 2018-07-25 | 2020-01-30 | Infineon Technologies Ag | Halbleitergehäuse mit symmetrisch angeordneten leisungsanschlüssen und verfahren zu dessen herstellung |
DE102018126972A1 (de) * | 2018-07-25 | 2020-01-30 | Infineon Technologies Ag | Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung |
DE102018212436A8 (de) * | 2018-07-25 | 2020-03-19 | Infineon Technologies Ag | Halbleitergehäuse mit symmetrisch angeordneten leistungsanschlüssen und verfahren zu dessen herstellung |
US10985110B2 (en) | 2018-07-25 | 2021-04-20 | Infineon Technologies Ag | Semiconductor package having an electromagnetic shielding structure and method for producing the same |
US11004764B2 (en) | 2018-07-25 | 2021-05-11 | Infineon Technologies Ag | Semiconductor package having symmetrically arranged power terminals and method for producing the same |
US11018072B2 (en) | 2018-07-25 | 2021-05-25 | Infineon Technologies Ag | Semiconductor package having overlapping electrically conductive regions and method for producing the same |
US11217504B2 (en) | 2018-07-25 | 2022-01-04 | Infineon Technologies Ag | Semiconductor package with passive electrical component and method for the production thereof |
US11515228B2 (en) | 2018-07-25 | 2022-11-29 | Infineon Technologies Ag | Double sided semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
US10615097B2 (en) | 2020-04-07 |
KR102115502B1 (ko) | 2020-05-27 |
CN107946258B (zh) | 2021-07-09 |
KR20180040493A (ko) | 2018-04-20 |
US20180102302A1 (en) | 2018-04-12 |
CN107946258A (zh) | 2018-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102016119485A1 (de) | Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt | |
DE102016120778B4 (de) | Baugruppe mit vertikal beabstandeten, teilweise verkapselten Kontaktstrukturen | |
DE112015002815B4 (de) | Leistungsmodul und Herstellungsverfahren dafür | |
DE102014117086B4 (de) | Elektronisches Bauteil mit elektronischem Chip zwischen Umverteilungsstruktur und Montagestruktur | |
EP3008753B1 (de) | Leistungsmodul | |
DE102018115957A1 (de) | Gemoldete Package mit einem Chipträger, der hartgelötete elektrisch leitfähige Schichten aufweist | |
DE102016118784A1 (de) | Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung | |
DE102015115999B4 (de) | Elektronische Komponente | |
DE102015116807A1 (de) | Funktionalisierte Schnittstellenstruktur | |
DE102014117762A1 (de) | Elektronisches Bauelement mit einer blattförmigen Umverteilungsstruktur | |
DE102017108114A1 (de) | Chipmodul mit räumlich eingeschränktem thermisch leitfähigen Montagekörper | |
DE102015210587B4 (de) | Halbleitermodul, halbleitermodulanordnung und verfahren zum betrieb eines halbleitermoduls | |
DE112015000660T5 (de) | Leistungsmodul und Herstellungsverfahren dafür | |
DE102013113103A1 (de) | Halbleiterbausteine und Verfahren für deren Ausbildung | |
DE102016114303A1 (de) | Packung mit teilweise gekapseltem Kühlkanal zum Kühlen eines gekapselten Chips | |
DE102016000264B4 (de) | Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben | |
DE102014112411A1 (de) | Eingekapselte Halbleitervorrichtung | |
DE102016107792B4 (de) | Packung und halbfertiges Produkt mit vertikaler Verbindung zwischen Träger und Klammer sowie Verfahren zum Herstellen einer Packung und einer Charge von Packungen | |
DE102015108246B4 (de) | Gemoldete Chippackung und Verfahren zum Herstellen derselben | |
DE102016121801B4 (de) | Baugruppe mit Verbindungen, die verschiedene Schmelztemperaturen aufweisen, Fahrzeug mit der Baugruppe und Verfahren zum Herstellen derselben und Verwendung der Baugruppe für eine Automobilanwendung | |
DE102014101712A1 (de) | Halbleiterbauelement mit Umgehungsfunktionalität und Verfahren dafür | |
DE102020000169A1 (de) | Leistungshalbleitervorrichtungsgehäuse | |
DE102021100717A1 (de) | Package mit eingekapselter elektronischer Komponente zwischen einem Laminat und einem thermisch leitfähigen Träger | |
DE102013205138A1 (de) | Halbleiterbauelement, Halbleitermodul sowie Verfahren zur Herstellung eines Halbleiterbauelements und eines Halbleitermoduls | |
DE102018212438A1 (de) | Halbleitergehäuse mit elektromagnetischer abschirmstruktur und verfahren zu dessen herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R120 | Application withdrawn or ip right abandoned |