JP2016208090A - 増幅器 - Google Patents

Abstract

【課題】本発明は、アンバランスを抑制でき、かつ小型化に好適な増幅器を提供することを目的とする。
【解決手段】第１ゲートパッドと第１ドレインパッドを有しパッケージの中に入力側分配回路に沿って設けられた複数の第１増幅素子と、第２ゲートパッドと第２ドレインパッドを有し該パッケージの中に出力側合成回路に沿って設けられた複数の第２増幅素子と、該入力側分配回路と該第１ゲートパッドを接続する第１入力ワイヤと、該入力側分配回路と該第２ゲートパッドを接続する第２入力ワイヤと、該第１ドレインパッドと該出力側合成回路を接続する第１出力ワイヤと、該第２ドレインパッドと該出力側合成回路を接続する第２出力ワイヤとを備え、該複数の第１増幅素子と該複数の第２増幅素子が千鳥状に設けられ、該第１入力ワイヤと該第２入力ワイヤの長さが等しく、該第１出力ワイヤと該第２出力ワイヤの長さが等しい。
【選択図】図１

Description

本発明は、複数の増幅素子の出力を合成して高出力を得る増幅器に関する。

特許文献１には、複数の増幅素子を備える高出力電力増幅器が開示されている。複数の増幅素子に異なる位相の信号を供給すると、信号に位相差が生じ、信号を合成する際の合成効率が低下する。これを回避するために特許文献１の増幅器では、短いワイヤを介して増幅素子に信号を送る伝送線路を長くし、長いワイヤを介して増幅素子に信号を送る伝送線路を短くする。

特開平１０−３２７０３１号公報

上記のとおり、複数の増幅素子に同じ位相の信号を加えることが好ましい。しかし、特許文献１のように伝送線路の長さを調整する場合、ワイヤの高インピーダンス特性を基板上の伝送線路で実現するのは容易ではなく、位相差とインピーダンスの差を十分に小さくすることはできない。よって、特許文献１の増幅器ではアンバランスが生じる。アンバランスを抑制でき、かつ小型化に好適な増幅器が求められていた。

本発明は、上述のような課題を解決するためになされたもので、アンバランスを抑制でき、かつ小型化に好適な増幅器を提供することを目的とする。

本願の発明に係る増幅器は、パッケージと、該パッケージの中に設けられた入力側分配回路と、該パッケージの中に設けられた出力側合成回路と、第１ゲートパッドと第１ドレインパッドを有し、該パッケージの中に該入力側分配回路に沿って設けられた複数の第１増幅素子と、第２ゲートパッドと第２ドレインパッドを有し、該パッケージの中に該出力側合成回路に沿って設けられた、該第１増幅素子と同じ形状の複数の第２増幅素子と、該入力側分配回路と該第１ゲートパッドを接続する第１入力ワイヤと、該入力側分配回路と該第２ゲートパッドを接続する第２入力ワイヤと、該第１ドレインパッドと該出力側合成回路を接続する第１出力ワイヤと、該第２ドレインパッドと該出力側合成回路を接続する第２出力ワイヤと、を備え、該複数の第１増幅素子と該複数の第２増幅素子が千鳥状に設けられ、該第１入力ワイヤと該第２入力ワイヤの長さが等しく、該第１出力ワイヤと該第２出力ワイヤの長さが等しいことを特徴とする。

本願の発明に係る他の増幅器は、パッケージと、該パッケージの中に設けられた入力側分配回路と、該パッケージの中に設けられた出力側合成回路と、第１ゲートパッドと第１ドレインパッドを有し、該パッケージの中に該入力側分配回路に沿って設けられた複数の第１増幅素子と、第２ゲートパッドと第２ドレインパッドを有し、該パッケージの中に該出力側合成回路に沿って設けられた、該第１増幅素子と同じ形状の複数の第２増幅素子と、該複数の第１増幅素子と該複数の第２増幅素子の間に設けられた、第１パターンと第２パターンが形成された中間基板と、該入力側分配回路と該第１ゲートパッドを接続する入力ワイヤと、該入力側分配回路と第１パターンを接続する第１接続ワイヤと、該第１パターンと該第２ゲートパッドを接続する第２接続ワイヤと、該第２ドレインパッドと該出力側合成回路を接続する出力ワイヤと、該第１ドレインパッドと該第２パターンを接続する第３接続ワイヤと、該第２パターンと該出力側合成回路を接続する第４接続ワイヤと、を備え、該複数の第１増幅素子と該複数の第２増幅素子が千鳥状に設けられ、該入力ワイヤの長さは、該第１接続ワイヤの長さと、該第２接続ワイヤの長さと、該第１パターンの該第１接続ワイヤの固定点から該第２接続ワイヤの固定点までの長さと、の和に等しく、該出力ワイヤの長さは、該第３接続ワイヤの長さと、該第４接続ワイヤの長さと、該第２パターンの該第３接続ワイヤの固定点から該第４接続ワイヤの固定点までの長さと、の和に等しいことを特徴とする。

本発明によれば、複数の増幅素子を千鳥状に配置した上で、入力側分配回路から複数の増幅素子のゲートパッドへの信号経路長を統一し、複数の増幅素子のドレインパッドから出力側合成回路への信号経路長を統一したので、アンバランスを抑制でき、かつ小型化に好適な増幅器を提供できる。

実施の形態１に係る増幅器の平面図である。 図１の一部拡大図である。 比較例に係る増幅器の平面図である。 実施の形態２に係る増幅器の平面図である。 シミュレーション結果を示すグラフである。 実施の形態３に係る増幅器の平面図である。 図６の一部拡大図である。 実施の形態４に係る増幅器の平面図である。 比較例に係る増幅器の平面図である。 変形例に係る増幅器の平面図である。 他の変形例に係る増幅器の平面図である。 実施の形態５に係る増幅器の平面図である。 変形例に係る増幅器の平面図である。 実施の形態６に係る増幅器の平面図である。 図１４の一部拡大図である。 変形例に係る増幅器の平面図である。

本発明の実施の形態に係る増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る増幅器の平面図である。この増幅器はパッケージ１０を備えている。パッケージ１０には入力端子１２が取り付けられている。パッケージ１０の中には入力側分配回路１６が設けられている。入力側分配回路１６は、例えばアルミナ基板に金メッキを施して形成される。入力側分配回路１６と入力端子１２は入力端子ワイヤ１４で接続されている。

パッケージ１０には入力端子１２と対向するように出力端子３６が取り付けられている。パッケージ１０の中には出力側合成回路３４が設けられている。出力側合成回路３４は、例えばアルミナ基板に金メッキを施して形成される。出力側合成回路３４と出力端子３６は出力端子ワイヤ３８で接続されている。

入力側分配回路１６に沿って第１増幅素子１８、２０が設けられている。第１増幅素子１８、２０は例えばＦＥＴチップである。第１増幅素子１８、２０は平面視で長方形である。第１増幅素子１８、２０の横に、出力側合成回路３４に沿って第２増幅素子２２、２４が設けられている。第２増幅素子２２、２４は、第１増幅素子１８、２０と同じ形状を有している。

第１増幅素子１８、２０はそれらの長手方向に１列に並んでいる。第２増幅素子２２、２４はそれらの長手方向に１列に並んでいる。言い換えれば、素子幅方向に２列に増幅素子が並んでいる。３個以上の第１増幅素子を入力側分配回路１６に沿って並べ、３個以上の第２増幅素子を出力側合成回路３４に沿って並べても良い。

第１増幅素子１８、２０と第２増幅素子２２、２４は千鳥状に設けられている。つまり、１つの第１増幅素子の横に１つの第２増幅素子が重ねて設けられるが、それらは素子の長手方向位置をずらして設けられる。

図２は、図１の一部拡大図である。第１増幅素子１８は２つの第１ゲートパッド１８ａと、第１ドレインパッド１８ｂを備えている。第１増幅素子２０は２つの第１ゲートパッド２０ａと第１ドレインパッド２０ｂを備えている。第１ゲートパッド１８ａ、２０ａが入力側分配回路１６側にあり、第１ドレインパッド１８ｂ、２０ｂが出力側合成回路３４側にある。

第２増幅素子２２は２つの第２ゲートパッド２２ａと、第２ドレインパッド２２ｂを備えている。第２増幅素子２４は２つの第２ゲートパッド２４ａと、第２ドレインパッド２４ｂを備えている。第２ゲートパッド２２ａ、２４ａが入力側分配回路１６側にあり、第２ドレインパッド２２ｂ、２４ｂが出力側合成回路３４側にある。

入力側分配回路１６と第１ゲートパッド１８ａ、２０ａは第１入力ワイヤ３０Ａで接続されている。第１入力ワイヤ３０Ａは複数（４本）設けられている。入力側分配回路１６と第２ゲートパッド２２ａ、２４ａは第２入力ワイヤ３０Ｂで接続されている。第２入力ワイヤ３０Ｂは複数（４本）設けられている。第１入力ワイヤ３０Ａと第２入力ワイヤ３０Ｂの長さは等しい。

第１ドレインパッド１８ｂ、２０ｂと出力側合成回路３４は第１出力ワイヤ３２Ａで接続されている。第１出力ワイヤ３２Ａは複数（４本）設けられている。第２ドレインパッド２２ｂ、２４ｂと出力側合成回路３４は第２出力ワイヤ３２Ｂで接続されている。第２出力ワイヤ３２Ｂは複数（４本）設けられている。第１出力ワイヤ３２Ａと第２出力ワイヤ３２Ｂの長さは等しい。上述の各ワイヤは例えば金ワイヤである。

高周波信号は、入力端子１２から入力端子ワイヤ１４を経由して入力側分配回路１６に伝送される。そして高周波信号は、第１入力ワイヤ３０Ａと第２入力ワイヤ３０Ｂに分配され、増幅素子で増幅される。増幅された高周波信号を第１出力ワイヤ３２Ａと第２出力ワイヤ３２Ｂを通って出力側合成回路３４にて合成される。合成された信号は出力端子ワイヤ３８を経由して出力端子３６に至る。このように、この増幅器は分配合成型の高出力増幅器を構成している。

図３は、比較例に係る増幅器の平面図である。比較例の増幅器では、複数の増幅素子５０が入力側分配回路１６に沿って一列に並んでいる。この場合、増幅素子の長手方向に大きなスペースが必要となり、増幅器の小型化が困難である。

これに対し、本発明の実施の形態１に係る増幅器では複数の増幅素子を千鳥形に設けたので、増幅素子の長手方向に大きなスペースを必要とせず小型化に好適である。図１の増幅器に増幅素子を追加する場合は、第２増幅素子２２、２４と出力側合成回路３４の間に千鳥形になるように新たな増幅素子を設ける。したがって、増幅素子の数を増やしても、増幅素子の長手方向に大きなスペースが必要となることはなく、増幅素子の幅方向に多少のスペースが必要となるだけである。また、増幅素子の幅方向に多数の増幅素子を並べる場合は、入力側分配回路１６あるいは出力側合成回路３４を曲げる（変形する）ことで増幅素子の占有スペースの増大分を吸収することができる。さらに、複数の増幅素子を千鳥形に設けることで、例えば第１入力ワイヤ３０Ａと第２入力ワイヤ３０Ｂが接触するなどの、ワイヤ干渉を避けることができる。

本発明の実施の形態１に係る増幅器では、第１入力ワイヤ３０Ａと第２入力ワイヤ３０Ｂの長さを等しくしたので、第１増幅素子１８、２０と第２増幅素子２２、２４に対し同位相の信号を伝送することができる。さらに、第１出力ワイヤ３２Ａと第２出力ワイヤ３２Ｂの長さを等しくしたので、各増幅素子の出力電力が出力側合成回路３４で同位相にて合成される。そのため、異なる位相の出力電力を合成することによる合成効率の低下を防止できる。こうして、アンバランスを抑制できる。

ところで、増幅器を高出力化するために、増幅素子を増幅素子の幅方向に長くすることがある。このように増幅素子が大きくなると、高周波数帯域では、増幅素子内で位相差が生じることで増幅素子が均一動作しなくなり増幅素子の出力及び効率の低下を招く。しかしながら、本発明の実施の形態１に係る増幅器によれば、増幅素子の数を増やしても小型化に好適な構成であるので、増幅素子を幅方向に大きくする必要がない。よって、増幅素子の幅を大きくせずに増幅素子の数を増やすだけで増幅器を高出力化することができる。そのため、高周波数帯域における増幅素子内位相差を維持することで上記弊害を回避し、増幅器を高出力化できる。

複数の増幅素子を千鳥形に設ける場合、ワイヤが増幅素子に接触しないようにすべきである。ワイヤが意図しない場所で増幅素子に接触しないようにするためには、入力側分配回路１６と出力側合成回路３４を、増幅素子よりも十分厚くすることが好ましい。そうすることで、例えば第２入力ワイヤ３０Ｂを第１増幅素子１８、２０の十分上に設けることができ、第１出力ワイヤ３２Ａを第２増幅素子２２、２４の十分上に設けることができる。一般的な増幅素子のチップ厚さは１００μｍ以下である。そのため、入力側分配回路１６と出力側合成回路３４は、例えば、０．２ｍｍ、０．２５４ｍｍ、０．６３５ｍｍ、又は１ｍｍのいずれかの厚みを有するアルミナ基板に金メッキを施したものとすることでワイヤと増幅素子の接触を防止することが好ましい。あるいは、入力側分配回路１６と出力側合成回路３４を、例えば０．１８ｍｍ、０．２ｍｍ、０．２５ｍｍ、０．３ｍｍ、０．３８ｍｍ、又は０．４ｍｍのいずれかの厚みを有し比誘電率が３８、８９、又は１５０のいずれかである高誘電率基板に、金メッキを施したものとしてもよい。

本発明の実施の形態１に係る増幅器は、その特徴を失わない範囲で様々な変形をなし得る。例えば、増幅素子の長手方向にスペースがある場合は、増幅素子の長手方向に３つ以上の増幅素子を並べても良い。以下の実施の形態でも同様である。なお、以下の実施の形態に係る増幅器は実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。

実施の形態２．
図４は、実施の形態２に係る増幅器の平面図である。第１増幅素子１８、２０と第２増幅素子２２、２４の間隔（Ｘ１）は２ｍｍ以上４ｍｍ以下である。第１増幅素子１８、２０と第２増幅素子２２、２４の間隔を十分とることで、動作時に高温になった複数の増幅素子が互いに温度を高めあい増幅素子の出力を低下させることを防止できる。

図５は、増幅素子間距離と増幅素子温度の関係のシミュレーション結果を示すグラフである。横軸は、増幅素子の短手方向の増幅素子間距離である。このシミュレーションでは、熱源となる増幅素子の幅が１ｍｍ、長さが４ｍｍ、厚みが０．１ｍｍであり、素子幅方向に２個の増幅素子を並べ、素子長手方向に３個の増幅素子を０．１ｍｍの間隔で実装する増幅器をモデルとした。増幅素子は銅ベースの上に実装することとした。図５から分かるように、増幅素子間距離が２ｍｍ以上で増幅素子温度の変化量が飽和し始め、当該距離が４ｍｍ以上となると増幅素子温度と増幅素子間距離の相関がほとんどなくなる。したがって、増幅素子間距離を２ｍｍ以上４ｍｍ以下とすることで、増幅素子が互いに温度を高めあうことを抑制できる。

実施の形態３．
図６は、実施の形態３に係る増幅器の平面図である。第１増幅素子１８、２０と第２増幅素子２２、２４の間に中間基板１００（スルー線路基板）が設けられている。図７は、図６の一部拡大図である。中間基板１００は、例えば０．２ｍｍ、０．２５４ｍｍ、０．６３５ｍｍ、又は１ｍｍのいずれかの厚みを有するアルミナ基板を備えている。そのアルミナ基板の上に第１パターン１００ａと第２パターン１００ｂが形成されている。第１パターン１００ａと第２パターン１００ｂは例えば幅が０．１ｍｍの細長い形状を有している。

入力側分配回路１６と第１ゲートパッド１８ａ、２０ａは入力ワイヤ３０Ｅによって接続されている。入力側分配回路１６と第１パターン１００ａは第１接続ワイヤ１０２で接続されている。第１パターン１００ａと第２ゲートパッド２２ａ、２４ａは第２接続ワイヤ１０４で接続されている。

第２ドレインパッド２２ｂ、２４ｂと出力側合成回路３４は出力ワイヤ３２Ｅで接続されている。第１ドレインパッド１８ｂ、２０ｂと第２パターン１００ｂは第３接続ワイヤ１０６で接続されている。第２パターン１００ｂと出力側合成回路３４は第４接続ワイヤ１０８で接続されている。

入力ワイヤ３０Ｅの長さは、第１接続ワイヤ１０２の長さと、第２接続ワイヤ１０４の長さと、第１パターン１００ａの第１接続ワイヤ１０２の固定点から第２接続ワイヤ１０４の固定点までの長さと、の和に等しい。つまり、入力側分配回路１６から第１ゲートパッド１８ａ、２０ａまでの信号経路長は、入力側分配回路１６から第２ゲートパッド２２ａ、２４ａまでの信号経路長と等しい。

出力ワイヤ３２Ｅの長さは、第３接続ワイヤ１０６の長さと、第４接続ワイヤ１０８の長さと、第２パターン１００ｂの第３接続ワイヤ１０６の固定点から第４接続ワイヤ１０８の固定点までの長さと、の和に等しい。つまり、第１ドレインパッド１８ｂ、２０ｂから出力側合成回路３４までの信号経路長は、第２ドレインパッド２２ｂ、２４ｂから出力側合成回路３４までの信号経路長と等しい。

本発明の実施の形態３に係る増幅器によれば、第１増幅素子１８、２０と第２増幅素子２２、２４の距離を十分離すことで、増幅素子同士が温度を高めあうことを防止できる。しかし、増幅素子の間隔を大きくすると、その分だけ第１、第２入力ワイヤと第１、第２出力ワイヤを長くしなければならない。ワイヤを長くすると、ワイヤ長の製造ばらつきが大きくなり、増幅素子間で不均一動作を生じ出力又は効率の低下といった特性劣化を招く恐れがある。

そこで、本発明の実施の形態３では、ワイヤ接続に比べてばらつきの小さい中間基板１００を増幅素子間に設けた。中間基板１００を設けた分だけワイヤ長が短くなり、ワイヤ長のばらつきを抑えることが可能になる。

実施の形態４．
図８は、実施の形態４に係る増幅器の平面図である。第１増幅素子１８、２０及び第２増幅素子２２、２４は、図１の増幅素子を９０度回転させた位置にある。したがって、第１増幅素子１８、２０への信号入力方向、第１増幅素子１８、２０の信号出力方向、第２増幅素子２２、２４への信号入力方向、及び第２増幅素子２２、２４の信号出力方向は、入力端子１２と出力端子３６を結ぶ線に交差する方向となっている。入力端子１２と出力端子３６を結ぶ線と平行方向を伝送方向と称する。

入力側分配回路は２つ設けられている。入力側分配回路１６ａは入力端子ワイヤ１４に接続されている。入力側分配回路１６ａの形状は伝送方向と垂直方向に長い長方形である。入力側分配回路１６ｂはワイヤ１１０を介して入力側分配回路１６ａに接続されている。入力側分配回路１６ｂの形状は伝送方向に長い長方形である。第１入力ワイヤ３０Ａと第２入力ワイヤ３０Ｂは伝送方向と垂直方向に伸び、入力側分配回路１６ｂと増幅素子を接続している。

出力側合成回路は２つ設けられている。出力側合成回路３４ｂは出力端子ワイヤ３８に接続されている。出力側合成回路３４ｂの形状は伝送方向と垂直方向に長い長方形である。出力側合成回路３４ａはワイヤ１１２を介して出力側合成回路３４ｂに接続されている。出力側合成回路３４ａの形状は伝送方向に長い長方形である。第１出力ワイヤ３２Ａと第２出力ワイヤ３２Ｂは伝送方向と垂直方向に伸び、増幅素子と出力側合成回路３４ａを接続している。

図９は、比較例に係る増幅器の平面図である。比較例の増幅器では、高周波信号は入力側分配回路１６Ａから入力側分配回路１６Ｂに伝送され、伝送方向と垂直方向（図９では上下方向）に進み、増幅素子で増幅される。増幅素子１５０で増幅された信号は出力側合成回路３４Ａを経由して出力側合成回路３４Ｃに至る。増幅素子１５２で増幅された信号は出力側合成回路３４Ｂを経由して出力側合成回路３４Ｃに至る。したがって、３枚の出力側合成回路３４Ａ、３４Ｂ、３４Ｃが必要となる。

この比較例のように、増幅素子１５０のゲートパッドからドレインパッドに向かう向きと、増幅素子１５２のゲートパッドからドレインパッドに向かう向きが逆方向であると、増幅素子１５０、１５２のそれぞれに別々の整合回路基板（出力側合成回路)を用意する必要がある。

これに対し、本発明の実施の形態４に係る増幅器では、全ての増幅素子について、ゲートパッドからドレインパッドに向かう方向が同じであるであるので、出力側合成回路を１つに集約できる。よって、比較例の増幅器に比べて、基板数を減らすことが可能となる。

図１０は、変形例に係る増幅器の平面図である。第１増幅素子１８、２０と第２増幅素子２２、２４の間隔は２ｍｍ以上４ｍｍ以下である。これにより、増幅素子同士が温度を高めあうことを防止できる。

図１１は、他の変形例に係る増幅器の平面図である。第１増幅素子１８、２０と第２増幅素子２２、２４の間に中間基板１００が設けられている。増幅素子のゲートパッドとドレインパッドにつながるワイヤの長さは、実施の形態３で説明したようにアンバランスが生じないように調整されている。したがって、第１増幅素子１８、２０と第２増幅素子２２、２４の間隔を十分設けて熱特性を改善でき、かつ中間基板１００でワイヤ長のばらつきを抑制できる。なお、本発明の実施の形態４に係る増幅器はその特徴を失わない範囲で上記の変形の他にも様々な変形が可能である。

実施の形態５．
実施の形態１−４の増幅素子は、１つの増幅素子（ＦＥＴチップ）に複数の単位セルのトランジスタが敷き詰められたマルチセル構造となっている。これに対し、実施の形態５の増幅素子は、１つの増幅素子（ＦＥＴチップ）に１つの単位セルのトランジスタがもうけられた単位セル構造で形成する。

図１２は、実施の形態５に係る増幅器の平面図である。増幅素子１５０、１５２、１５４はそれぞれ単位セルで構成されている。第２増幅素子１６０、１６２、１６４もそれぞれ単位セルで構成されている。単位セル構造の増幅素子は、マルチセル構造の増幅素子に比べてチップサイズが小さい。このため、増幅素子間の間隔を大きくすることができるので、増幅素子の温度上昇を抑制しやすい。例えば、マルチセル構造の増幅素子を採用した場合には、素子温度が高くなり増幅素子の出力が低下する場合がある。そのような場合には、図１２のように単位セル構造の増幅素子を採用することで、素子温度の上昇を抑制できる。

図１３は、変形例に係る増幅器の平面図である。図１３の単位セル構造の増幅素子は、図１２の増幅素子を９０度回転させた位置にある。このように増幅素子を配置することで、増幅器を構成する部品のレイアウトの自由度を高めることができる。

実施の形態６．
図１４は、実施の形態６に係る増幅器の平面図である。分配パターン１６Ｐが形成された入力側分配回路１６が設けられている。入力端子ワイヤ１４が入力端子１２と分配パターン１６Ｐを接続している。さらに、この増幅器は合成パターン３４Ｐが形成された出力側合成回路３４を備えている。出力端子ワイヤ３８が出力端子３６と合成パターン３４Ｐを接続している。入力側分配回路１６と出力側合成回路３４の間に、ゲートパッド２００ａとドレインパッド２００ｂを有する第１増幅素子２００と、ゲートパッド２０２ａとドレインパッド２０２ｂを有する第２増幅素子２０２が設けられている。

図１５は、図１４の一部拡大図である。分配パターン１６Ｐのうち、入力端子ワイヤ１４が打たれた場所を入力点Ｐ１と称する。第１増幅素子２００のゲートパッド２００ａと分配パターン１６Ｐは第１入力ワイヤ３０ａ、３０ｂで接続されている。分配パターン１６Ｐのうち、第１入力ワイヤ３０ａ、３０ｂが接続された場所は、出力点Ｐ２、Ｐ３である。

第２増幅素子２０２のゲートパッド２０２ａと分配パターン１６Ｐは第２入力ワイヤ３０ｃ、３０ｄで接続されている。分配パターン１６Ｐのうち、第２入力ワイヤ３０ｃ、３０ｄが接続された場所は、出力点Ｐ４、Ｐ５である。そして、分配パターン１６Ｐは、入力点Ｐ１から、出力点Ｐ２、Ｐ３、Ｐ４、Ｐ５までの信号経路長を均一にするように形成されている。

合成パターン３４Ｐのうち、出力端子ワイヤ３８が打たれた場所を出力点Ｐ１０と称する。第１増幅素子２００のドレインパッド２００ｂと合成パターン３４Ｐは第１出力ワイヤ３２ａ、３２ｂで接続されている。合成パターン３４Ｐのうち、第１出力ワイヤ３２ａ、３２ｂが接続された場所は、入力点Ｐ１１、Ｐ１２である。

第２増幅素子２０２のドレインパッド２０２ｂと合成パターン３４Ｐは第２出力ワイヤ３２ｃ、３２ｄで接続されている。合成パターン３４Ｐのうち、第２出力ワイヤ３２ｃ、３２ｄが接続された場所は、入力点Ｐ１３、Ｐ１４である。そして、合成パターン３４Ｐは、出力点Ｐ１０から、入力点Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４までの信号経路長を均一にするように形成されている。

全ての増幅素子の動作ばらつきを抑え、均一動作させることが好ましい。そこで、本発明の実施の形態６では、第１入力ワイヤ３０ａ、３０ｂと第２入力ワイヤ３０ｃ、３０ｄのワイヤ長を統一した。さらに、分配パターン１６Ｐの形状を調整することで、入力点Ｐ１から出力点Ｐ２、Ｐ３、Ｐ４、Ｐ５までの信号経路長を均一にした。さらに、第１出力ワイヤ３２ａ、３２ｂと第２出力ワイヤ３２ｃ、３２ｄのワイヤ長を統一した。そして、合成パターン３４Ｐの形状を調整することで、出力点Ｐ１０から、入力点Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４までの信号経路長を均一にした。したがって、回路のアンバランスをなくし複数の増幅素子を均一動作させることができる。なお、図１５の構成から増幅素子の数を増加させる場合は、それに応じて、分配パターンと合成パターンの数を増加させる。

このような分配パターンと合成パターンの調整方法を、中間基板を有する増幅器に応用することもできる。図１６は、変形例に係る増幅器の平面図である。入力ワイヤ３０Ｅと第１接続ワイヤ１０２は分配パターンに接続されている。２つの分配パターンは、どちらも、入力端子ワイヤ１４が打たれた入力点から、入力ワイヤ３０Ｅ又は第１接続ワイヤ１０２が接続された出力点までの信号経路長を均一にするように形成されている。

第４接続ワイヤ１０８と出力ワイヤ３２Ｅは合成パターンに接続されている。２つの合成パターンは、どちらも、出力端子ワイヤ３８が打たれた出力点から、第４接続ワイヤ１０８又は出力ワイヤ３２Ｅが接続された入力点までの信号経路長を均一にするように形成されている。

若干のアンバランスを許容する場合は、図１４−１６の構成において、分配パターン又は合成パターンを省略してもよい。分配パターン又は合成パターンを省略することで、製造コストを低下させることができる。なお、ここまでに説明した各実施の形態に係る増幅器の特徴は適宜に組み合わせて用いてもよい。

１０ パッケージ、 １２ 入力端子、 １４ 入力端子ワイヤ、 １６ 入力側分配回路、 １６Ｐ 分配パターン、 １８,２０ 第１増幅素子、 ２２,２４ 第２増幅素子、 ３４ 出力側合成回路、 ３４Ｐ 合成パターン、 ３６ 出力端子、 ３８ 出力端子ワイヤ、 １００ 中間基板、 １００ａ 第１パターン、 １００ｂ 第２パターン、 １０２ 第１接続ワイヤ、 １０４ 第２接続ワイヤ、 １０６ 第３接続ワイヤ、 １０８ 第４接続ワイヤ、 Ｐ１ 入力点、 Ｐ２,Ｐ３,Ｐ４,Ｐ５ 出力点、 Ｐ１０ 出力点、 Ｐ１１,Ｐ１２,Ｐ１３,Ｐ１４ 入力点

このような分配パターンと合成パターンの調整方法を、中間基板を有する増幅器に応用することもできる。図１６は、変形例に係る増幅器の平面図である。入力ワイヤ３０Ｅと第１接続ワイヤ１０２は分配パターンに接続されている。２つの分配パターンは、どちらも、入力端子ワイヤ１４が打たれた入力点から、入力ワイヤ３０Ｅ及び第１接続ワイヤ１０２が接続された出力点までの信号経路長を均一にするように形成されている。

第４接続ワイヤ１０８と出力ワイヤ３２Ｅは合成パターンに接続されている。２つの合成パターンは、どちらも、出力端子ワイヤ３８が打たれた出力点から、第４接続ワイヤ１０８及び出力ワイヤ３２Ｅが接続された入力点までの信号経路長を均一にするように形成されている。

Claims (11)

1. パッケージと、
   前記パッケージの中に設けられた入力側分配回路と、
   前記パッケージの中に設けられた出力側合成回路と、
   第１ゲートパッドと第１ドレインパッドを有し、前記パッケージの中に前記入力側分配回路に沿って設けられた複数の第１増幅素子と、
   第２ゲートパッドと第２ドレインパッドを有し、前記パッケージの中に前記出力側合成回路に沿って設けられた、前記第１増幅素子と同じ形状の複数の第２増幅素子と、
   前記入力側分配回路と前記第１ゲートパッドを接続する第１入力ワイヤと、
   前記入力側分配回路と前記第２ゲートパッドを接続する第２入力ワイヤと、
   前記第１ドレインパッドと前記出力側合成回路を接続する第１出力ワイヤと、
   前記第２ドレインパッドと前記出力側合成回路を接続する第２出力ワイヤと、を備え、
   前記複数の第１増幅素子と前記複数の第２増幅素子が千鳥状に設けられ、
   前記第１入力ワイヤと前記第２入力ワイヤの長さが等しく、
   前記第１出力ワイヤと前記第２出力ワイヤの長さが等しいことを特徴とする増幅器。
2. 前記パッケージに取り付けられた入力端子と、
   前記パッケージに取り付けられた出力端子と、
   前記入力側分配回路のパターンである分配パターンと、
   前記入力端子と前記分配パターンを接続する入力端子ワイヤと、を備え、
   前記第１入力ワイヤと前記第２入力ワイヤは前記分配パターンに接続され、
   前記分配パターンは、前記入力端子ワイヤが打たれた入力点から、前記第１入力ワイヤ又は前記第２入力ワイヤが接続された出力点までの信号経路長を均一にするように形成されたことを特徴とする請求項１に記載の増幅器。
3. 前記パッケージに取り付けられた入力端子と、
   前記パッケージに取り付けられた出力端子と、
   前記出力側合成回路のパターンである合成パターンと、
   前記出力端子と前記合成パターンを接続する出力端子ワイヤと、を備え、
   前記第１出力ワイヤと前記第２出力ワイヤは前記合成パターンに接続され、
   前記合成パターンは、前記出力端子ワイヤが打たれた出力点から、前記第１出力ワイヤ又は前記第２出力ワイヤが接続された入力点までの信号経路長を均一にするように形成されたことを特徴とする請求項１に記載の増幅器。
4. パッケージと、
   前記パッケージの中に設けられた入力側分配回路と、
   前記パッケージの中に設けられた出力側合成回路と、
   第１ゲートパッドと第１ドレインパッドを有し、前記パッケージの中に前記入力側分配回路に沿って設けられた複数の第１増幅素子と、
   第２ゲートパッドと第２ドレインパッドを有し、前記パッケージの中に前記出力側合成回路に沿って設けられた、前記第１増幅素子と同じ形状の複数の第２増幅素子と、
   前記複数の第１増幅素子と前記複数の第２増幅素子の間に設けられた、第１パターンと第２パターンが形成された中間基板と、
   前記入力側分配回路と前記第１ゲートパッドを接続する入力ワイヤと、
   前記入力側分配回路と第１パターンを接続する第１接続ワイヤと、
   前記第１パターンと前記第２ゲートパッドを接続する第２接続ワイヤと、
   前記第２ドレインパッドと前記出力側合成回路を接続する出力ワイヤと、
   前記第１ドレインパッドと前記第２パターンを接続する第３接続ワイヤと、
   前記第２パターンと前記出力側合成回路を接続する第４接続ワイヤと、を備え、
   前記複数の第１増幅素子と前記複数の第２増幅素子が千鳥状に設けられ、
   前記入力ワイヤの長さは、前記第１接続ワイヤの長さと、前記第２接続ワイヤの長さと、前記第１パターンの前記第１接続ワイヤの固定点から前記第２接続ワイヤの固定点までの長さと、の和に等しく、
   前記出力ワイヤの長さは、前記第３接続ワイヤの長さと、前記第４接続ワイヤの長さと、前記第２パターンの前記第３接続ワイヤの固定点から前記第４接続ワイヤの固定点までの長さと、の和に等しいことを特徴とする増幅器。
5. 前記中間基板は、０．２ｍｍ、０．２５４ｍｍ、０．６３５ｍｍ、又は１ｍｍのいずれかの厚みを有するアルミナ基板を備え、
   前記第１パターンと前記第２パターンが前記アルミナ基板上に設けられ、
   前記第１パターンと前記第２パターンの幅が０．１ｍｍであることを特徴とする請求項４に記載の増幅器。
6. 前記パッケージに取り付けられた入力端子と、
   前記パッケージに取り付けられた出力端子と、
   前記入力側分配回路のパターンである分配パターンと、
   前記入力端子と前記分配パターンを接続する入力端子ワイヤと、を備え、
   前記入力ワイヤと前記第１接続ワイヤは前記分配パターンに接続され、
   前記分配パターンは、前記入力端子ワイヤが打たれた入力点から、前記入力ワイヤ又は前記第１接続ワイヤが接続された出力点までの信号経路長を均一にするように形成されたことを特徴とする請求項４又は５に記載の増幅器。
7. 前記パッケージに取り付けられた入力端子と、
   前記パッケージに取り付けられた出力端子と、
   前記出力側合成回路のパターンである合成パターンと、
   前記出力端子と前記合成パターンを接続する出力端子ワイヤと、を備え、
   前記第４接続ワイヤと前記出力ワイヤは前記合成パターンに接続され、
   前記合成パターンは、前記出力端子ワイヤが打たれた出力点から、前記第４接続ワイヤ又は前記出力ワイヤが接続された入力点までの信号経路長を均一にするように形成されたことを特徴とする請求項４又は５に記載の増幅器。
8. 前記入力側分配回路と前記出力側合成回路は、０．２ｍｍ、０．２５４ｍｍ、０．６３５ｍｍ、又は１ｍｍのいずれかの厚みを有するアルミナ基板、又は０．１８ｍｍ、０．２ｍｍ、０．２５ｍｍ、０．３ｍｍ、０．３８ｍｍ、又は０．４ｍｍのいずれかの厚みを有し比誘電率が３８、８９、又は１５０のいずれかの高誘電率基板に、金メッキを施したものであることを特徴とする請求項１〜７のいずれか１項に記載の増幅器。
9. 前記複数の第１増幅素子と前記複数の第２増幅素子の間隔は２ｍｍ以上４ｍｍ以下であることを特徴とする請求項１〜８のいずれか１項に記載の増幅器。
10. 前記複数の第１増幅素子のそれぞれと、前記複数の第２増幅素子のそれぞれは単位セルで構成されたことを特徴とする請求項１〜９のいずれか１項に記載の増幅器。
11. 前記パッケージに取り付けられた入力端子と、
    前記パッケージに取り付けられた出力端子と、
    前記複数の第１増幅素子への信号入力方向、前記複数の第１増幅素子の信号出力方向、前記複数の第２増幅素子への信号入力方向、及び前記複数の第２増幅素子の信号出力方向は、前記入力端子と前記出力端子を結ぶ線に交差する方向であることを特徴とする請求項１、４、５のいずれか１項に記載の増幅器。

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