JP2980001B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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Description
【0001】
【産業上の利用分野】本発明は内部整合回路つき電界効
果型トランジスタに関し、特にマイクロ波帯用の内部整
合回路つきの高出力増幅用電界効果型トランジスタに関
する。
果型トランジスタに関し、特にマイクロ波帯用の内部整
合回路つきの高出力増幅用電界効果型トランジスタに関
する。
【0002】
【従来の技術】従来の内部整合回路つき電界効果型トラ
ンジスタ(以下、FETという)を図2に示す。図2に
示されるようにFETペレット2が組み込まれたFET
パッケージ1内に、入出力側メタライズパターン5,6
による内部整合回路が形成された入出力側セラミック基
板3,4が実装されている。このFETペレット2は、
高周波(RF)信号方向すなわちゲートリード端子10
からドレインリード端子11に至る信号の伝送方向に対
して垂直に配置されている。
ンジスタ(以下、FETという)を図2に示す。図2に
示されるようにFETペレット2が組み込まれたFET
パッケージ1内に、入出力側メタライズパターン5,6
による内部整合回路が形成された入出力側セラミック基
板3,4が実装されている。このFETペレット2は、
高周波(RF)信号方向すなわちゲートリード端子10
からドレインリード端子11に至る信号の伝送方向に対
して垂直に配置されている。
【0003】またセラミック基板3,4によりFETペ
レット2の入出力インピーダンスを変換し(理想的には
50Ω)、外部整合回路によるインピーダンス整合を取
り易くし、十分に性能を引き出せるようにしている。
レット2の入出力インピーダンスを変換し(理想的には
50Ω)、外部整合回路によるインピーダンス整合を取
り易くし、十分に性能を引き出せるようにしている。
【0004】内部整合回路用メタライズパターン5,6
は、入力側及び出力側ともに前記信号の伝送方向に対し
て左右対称な形状になっている。またFETペレット2
は電気的に並列接続して高出力化を図っている。7はパ
ッケージセラミック部,8は入力側パッケージメタライ
ズパターン,9は出力側パッケージメタライズパターン
である。図示されたFETは、例えば特開平4−321
308号公報に開示されている。
は、入力側及び出力側ともに前記信号の伝送方向に対し
て左右対称な形状になっている。またFETペレット2
は電気的に並列接続して高出力化を図っている。7はパ
ッケージセラミック部,8は入力側パッケージメタライ
ズパターン,9は出力側パッケージメタライズパターン
である。図示されたFETは、例えば特開平4−321
308号公報に開示されている。
【0005】
【発明が解決しようとする課題】従来の内部整合回路で
はFETペレット2のゲート2a列が前記信号の伝送方
向に対して直角方向に向いているため、高出力化、つま
りFETペレット内のゲート幅を拡大することはFET
ペレット2のサイズも大きくなることから、パッケージ
の横幅寸法によってFETペレット2のゲート幅が制限
されてしまい、高出力化が妨げられるという問題があっ
た。
はFETペレット2のゲート2a列が前記信号の伝送方
向に対して直角方向に向いているため、高出力化、つま
りFETペレット内のゲート幅を拡大することはFET
ペレット2のサイズも大きくなることから、パッケージ
の横幅寸法によってFETペレット2のゲート幅が制限
されてしまい、高出力化が妨げられるという問題があっ
た。
【0006】またパッケージの横幅を拡大して、かつ複
数のFETペレットを並列することによりトータルゲー
ト幅を拡大した場合、RF信号通過の際、例えば図3に
示すI点26からJ点27に至るコースA13とコース
B14では、信号伝達距離の差が大きくなり、結果とし
て位相ずれの増大による損失が増大し、高出力化が妨げ
られてしまう。これを図示したのが図5であり、コース
A13とコースB14では位相ずれθ28が生じて、干
渉によりRF信号は弱められ出力が低下してしまう。
数のFETペレットを並列することによりトータルゲー
ト幅を拡大した場合、RF信号通過の際、例えば図3に
示すI点26からJ点27に至るコースA13とコース
B14では、信号伝達距離の差が大きくなり、結果とし
て位相ずれの増大による損失が増大し、高出力化が妨げ
られてしまう。これを図示したのが図5であり、コース
A13とコースB14では位相ずれθ28が生じて、干
渉によりRF信号は弱められ出力が低下してしまう。
【0007】また複数のFETペレットを配置する際、
FETペレットのパッケージ占有率が高くなり、セラミ
ック基板等の大きさを縮少しなければならないという問
題があった。
FETペレットのパッケージ占有率が高くなり、セラミ
ック基板等の大きさを縮少しなければならないという問
題があった。
【0008】本発明の目的は、パッケージの横幅に制限
されず、かつ位相ずれによる整合ロスを低減した電界効
果型トランジスタを提供することにある。
されず、かつ位相ずれによる整合ロスを低減した電界効
果型トランジスタを提供することにある。
【0009】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電界効果型トランジスタは、ゲートリ
ード端子へ入力される高周波信号を6個のFETペレッ
トを介して電力増幅して前記ゲートリード端子が形成さ
れる側と反対側に形成されるドレインリード端子へ出力
する電界効果型トランジスタにおいて、前記ゲートリー
ド端子に接続されるL字型入力側メタライズパターン
と、前記ゲートリード端子と前記ドレインリード端子と
を結ぶ方向に対して平行に設けられた前記L字型入力側
メタライズパターンに一端が接続された第1のボンディ
ングワイヤー群と、前記第1のボンディングワイヤー群
の他端に接続され前記ドレインリード端子側へ長辺が延
在するように形成された長方形形状をなし、かつ前記ゲ
ートリード端子と前記ドレインリード端子とを結ぶ方向
に平行に配置された入力側整合回路用メタライズパター
ンと、前記入力側整合回路用メタライズパターンの前記
ゲートリード端子側及び前記ドレインリード端子側の各
両側に配列された4個のFETペレットと、前記ゲート
リード端子と前記ドレインリード端子とを結ぶ方向に対
して垂直な方向で前記4個のFETペレットと前記入力
側整合回路用メタライズパターンとを接続した第2のボ
ンディングワイヤー群と、前記ドレインリード端子に接
続されるL字型出力側メタライズパターンと、前記ゲー
トリード端子と前記ドレインリード端子とを結ぶ方向に
対して平行に設けられた前記L字型出力側メタライズパ
ターンに一端が接続された第3のボンディングワイヤー
群と、前記L字型出力側メタライズパターンと共に前記
4個のFETペレットを取り囲むように前記第3のボン
ディングワイヤー群の他端に接続された出力側整合回路
用メタライズパターンと、前記ゲートリード端子と前記
ドレインリード端子とを結ぶ方向に対して垂直な方向で
前記L字型出力側メタライズパターン及び前記出力側整
合回路用メタライズパターンと前記4個のFETペレッ
トとを接続した第4のボンディングワイヤー群と、前記
出力側整合回路用メタライズパターンと前記L字型入力
側メタライズパターンとの間の前記ゲートリード端子側
及び前記ドレインリード端子側に配列された2個のFE
Tペレットと、前記ゲートリード端子と前記ドレインリ
ード端子とを結ぶ方向に対して垂直な方向で前記出力側
整合回路用メタライズパタ ーン及び前記L字型入力側メ
タライズパターンと前記2個のFETペレットとを接続
した第5のボンディングワイヤー群とを含むものであ
る。
め、本発明に係る電界効果型トランジスタは、ゲートリ
ード端子へ入力される高周波信号を6個のFETペレッ
トを介して電力増幅して前記ゲートリード端子が形成さ
れる側と反対側に形成されるドレインリード端子へ出力
する電界効果型トランジスタにおいて、前記ゲートリー
ド端子に接続されるL字型入力側メタライズパターン
と、前記ゲートリード端子と前記ドレインリード端子と
を結ぶ方向に対して平行に設けられた前記L字型入力側
メタライズパターンに一端が接続された第1のボンディ
ングワイヤー群と、前記第1のボンディングワイヤー群
の他端に接続され前記ドレインリード端子側へ長辺が延
在するように形成された長方形形状をなし、かつ前記ゲ
ートリード端子と前記ドレインリード端子とを結ぶ方向
に平行に配置された入力側整合回路用メタライズパター
ンと、前記入力側整合回路用メタライズパターンの前記
ゲートリード端子側及び前記ドレインリード端子側の各
両側に配列された4個のFETペレットと、前記ゲート
リード端子と前記ドレインリード端子とを結ぶ方向に対
して垂直な方向で前記4個のFETペレットと前記入力
側整合回路用メタライズパターンとを接続した第2のボ
ンディングワイヤー群と、前記ドレインリード端子に接
続されるL字型出力側メタライズパターンと、前記ゲー
トリード端子と前記ドレインリード端子とを結ぶ方向に
対して平行に設けられた前記L字型出力側メタライズパ
ターンに一端が接続された第3のボンディングワイヤー
群と、前記L字型出力側メタライズパターンと共に前記
4個のFETペレットを取り囲むように前記第3のボン
ディングワイヤー群の他端に接続された出力側整合回路
用メタライズパターンと、前記ゲートリード端子と前記
ドレインリード端子とを結ぶ方向に対して垂直な方向で
前記L字型出力側メタライズパターン及び前記出力側整
合回路用メタライズパターンと前記4個のFETペレッ
トとを接続した第4のボンディングワイヤー群と、前記
出力側整合回路用メタライズパターンと前記L字型入力
側メタライズパターンとの間の前記ゲートリード端子側
及び前記ドレインリード端子側に配列された2個のFE
Tペレットと、前記ゲートリード端子と前記ドレインリ
ード端子とを結ぶ方向に対して垂直な方向で前記出力側
整合回路用メタライズパタ ーン及び前記L字型入力側メ
タライズパターンと前記2個のFETペレットとを接続
した第5のボンディングワイヤー群とを含むものであ
る。
【0010】
【0011】また前記ゲートリード端子と前記ドレイン
リード端子とを結ぶ方向は、高周波信号の伝送方向であ
る。
リード端子とを結ぶ方向は、高周波信号の伝送方向であ
る。
【0012】また前記FETペレットのゲート列及びド
レイン列は、前記整合回路用メタライズパターンに高周
波信号の伝送方向と直交する方向で接続したものであ
る。
レイン列は、前記整合回路用メタライズパターンに高周
波信号の伝送方向と直交する方向で接続したものであ
る。
【0013】また前記入力側と出力側との整合回路用メ
タライズパターンは、前記FETペレットに隣接して前
記ゲートリード端子と前記ドレインリード端子とを結ぶ
方向に平行に配列されたものである。
タライズパターンは、前記FETペレットに隣接して前
記ゲートリード端子と前記ドレインリード端子とを結ぶ
方向に平行に配列されたものである。
【0014】
【0015】
【作用】ゲートリード端子からドレインリード端子に至
る信号の伝送方向に対してFETのゲート列及びドレイ
ン列を平行に配列することにより、パッケージの横幅寸
法による制限をクリアする。またFETのゲート列及び
ドレイン列と内部整合回路とを前記信号の伝送方向と直
交する方向で接続することにより、高周波信号を同位相
にて合成して位相ずれによる損失をなくする。
る信号の伝送方向に対してFETのゲート列及びドレイ
ン列を平行に配列することにより、パッケージの横幅寸
法による制限をクリアする。またFETのゲート列及び
ドレイン列と内部整合回路とを前記信号の伝送方向と直
交する方向で接続することにより、高周波信号を同位相
にて合成して位相ずれによる損失をなくする。
【0016】
【実施例】以下、本発明の参考例を図により説明する。
【0017】(参考例)図1は本発明の参考例を示す平
面図である。
面図である。
【0018】図において参考例に係る電界効果型トラン
ジスタは基本的構成として、FETペレット2と、内部
整合回路5,6,9とをパッケージ1内に有し、ゲート
リード端子10からの高周波信号を電力増幅してドレイ
ンリード端子11に出力するようにしたものである。
ジスタは基本的構成として、FETペレット2と、内部
整合回路5,6,9とをパッケージ1内に有し、ゲート
リード端子10からの高周波信号を電力増幅してドレイ
ンリード端子11に出力するようにしたものである。
【0019】各構成の機能について説明すると、FET
ペレット2は、高周波信号の電力増幅を行うものであっ
て、複数のゲート2a及びドレイン2bを対向する側縁
に列状に配列したものであり、内部整合回路は入力側整
合回路5と出力側整合回路6,9からなる。入力側整合
回路5はゲートリード端子10からの信号をFETペレ
ット2のゲート2a列に分岐させるものであり、出力側
整合回路6,9はFETペレット2のドレイン2b列か
ら出力される信号を整合してドレインリード端子11に
出力するようになっている。
ペレット2は、高周波信号の電力増幅を行うものであっ
て、複数のゲート2a及びドレイン2bを対向する側縁
に列状に配列したものであり、内部整合回路は入力側整
合回路5と出力側整合回路6,9からなる。入力側整合
回路5はゲートリード端子10からの信号をFETペレ
ット2のゲート2a列に分岐させるものであり、出力側
整合回路6,9はFETペレット2のドレイン2b列か
ら出力される信号を整合してドレインリード端子11に
出力するようになっている。
【0020】さらにFETペレット2は、ゲート2a列
及びドレイン2b列をゲートリード端子10からドレイ
ンリード端子11に至る信号の伝送方向に対して平行に
配置して設置されており、入力側整合回路5と出力側整
合回路6は、FETペレット2に隣接して前記信号の伝
送方向に平行に配列され、出力側整合回路6は整合回路
9を介してドレインリード端子11に接続されている。
そしてFETペレット2は、ゲート2a列,ドレイン2
b列が内部整合回路5,6に前記信号の伝送方向に対し
て直交する方向でそれぞれ接続されている。
及びドレイン2b列をゲートリード端子10からドレイ
ンリード端子11に至る信号の伝送方向に対して平行に
配置して設置されており、入力側整合回路5と出力側整
合回路6は、FETペレット2に隣接して前記信号の伝
送方向に平行に配列され、出力側整合回路6は整合回路
9を介してドレインリード端子11に接続されている。
そしてFETペレット2は、ゲート2a列,ドレイン2
b列が内部整合回路5,6に前記信号の伝送方向に対し
て直交する方向でそれぞれ接続されている。
【0021】またFETペレット2は、前記信号の伝送
方向に列状に配置されており、そのFETペレット列
は、前記信号の伝送方向に並列に複数配列される。また
内部整合回路5,6,9は、メタライズパターンで構成
されており、メタライズパターン6,9は、パッケージ
1の外壁をなすセラミック部で形成してある。
方向に列状に配置されており、そのFETペレット列
は、前記信号の伝送方向に並列に複数配列される。また
内部整合回路5,6,9は、メタライズパターンで構成
されており、メタライズパターン6,9は、パッケージ
1の外壁をなすセラミック部で形成してある。
【0022】次に参考例を具体例を用いて説明する。図
1においてパッケージ1に、4個の例えば出力10W,
ゲート幅(ゲート2a列の長さ)20mmのGaAsF
ETペレット2と、例えば92%純金のアルミナ,厚さ
0.381mm上に金メッキ厚さ2μmにより4個のF
ETペレット2にゲートリード端子10の信号を分割,
インピーダンス変換を行う入力側整合回路5が形成され
た入力側セラミック基板3とが搭載されている。セラミ
ック基板3上の入力側整合回路5はゲートリード端子1
0からドレインリード端子11に至る信号の伝送方向に
沿って配置され、FETペレット2はゲート2a列とド
レイン2b列を前記信号の伝送方向に平行に配置して、
入力側整合回路5の両側に配列されている。
1においてパッケージ1に、4個の例えば出力10W,
ゲート幅(ゲート2a列の長さ)20mmのGaAsF
ETペレット2と、例えば92%純金のアルミナ,厚さ
0.381mm上に金メッキ厚さ2μmにより4個のF
ETペレット2にゲートリード端子10の信号を分割,
インピーダンス変換を行う入力側整合回路5が形成され
た入力側セラミック基板3とが搭載されている。セラミ
ック基板3上の入力側整合回路5はゲートリード端子1
0からドレインリード端子11に至る信号の伝送方向に
沿って配置され、FETペレット2はゲート2a列とド
レイン2b列を前記信号の伝送方向に平行に配置して、
入力側整合回路5の両側に配列されている。
【0023】例えば内寸20mm×20mmのパッケー
ジ1内の、例えば幅5mmの両側のパッケージセラミッ
ク部7上に、金メッキ厚さ2μmによりメタライズされ
たメタライズパターン6を出力側整合回路として構成し
ており、出力側整合回路としてのメタライズパターン6
はFETペレット2列のドレイン2b列側に設けられ
る。
ジ1内の、例えば幅5mmの両側のパッケージセラミッ
ク部7上に、金メッキ厚さ2μmによりメタライズされ
たメタライズパターン6を出力側整合回路として構成し
ており、出力側整合回路としてのメタライズパターン6
はFETペレット2列のドレイン2b列側に設けられ
る。
【0024】ゲートリード端子10に接続した入力側パ
ッケージメタライズパターン8と入力側セラミック基板
3上の入力側整合回路用メタライズパターン5とは、例
えばφ20μmの金ボンディングワイヤー12にて熱圧
着により接続し、入力側メタライズパターン5とFET
ペレット2のゲート2a,FETペレット2のドレイン
2bと出力側パッケージメタライズパターン6は同様に
ボンディングワイヤー12にて熱圧着により接続してい
る。
ッケージメタライズパターン8と入力側セラミック基板
3上の入力側整合回路用メタライズパターン5とは、例
えばφ20μmの金ボンディングワイヤー12にて熱圧
着により接続し、入力側メタライズパターン5とFET
ペレット2のゲート2a,FETペレット2のドレイン
2bと出力側パッケージメタライズパターン6は同様に
ボンディングワイヤー12にて熱圧着により接続してい
る。
【0025】ゲートリード端子10に印加された例えば
4GHzの高周波(RF)信号は、入力側セラミック基
板3上の入力側メタライズパターン5を通過し、2列に
配置された4個のFETペレット2に分岐する。2列の
うち、片側2つのFETペレット2に注目すると、FE
Tペレット2に入力する際に生じるFETペレット2間
の位相差例えば110°は、出力側メタライズパターン
6を通過する際に生じる位相差例えば−110°により
解消され、結局入力したRF信号は同相となり、ドレイ
ンリード端子11に至る。同様にして、もう片側の列の
2つのFETペレット2においても同様に同相にて信号
はドレインリード端子11に至り、2列のFETペレッ
ト2を通過したRF信号は合成されることになる。これ
を図示したのが図4,図6であり、コースC23,コー
スD24コースE25ではFETペレットに入力する際
には位相がずれているが、FETペレットからドレイン
リード端子に至るまでに位相ずれが解消され、同相とな
って出力される。
4GHzの高周波(RF)信号は、入力側セラミック基
板3上の入力側メタライズパターン5を通過し、2列に
配置された4個のFETペレット2に分岐する。2列の
うち、片側2つのFETペレット2に注目すると、FE
Tペレット2に入力する際に生じるFETペレット2間
の位相差例えば110°は、出力側メタライズパターン
6を通過する際に生じる位相差例えば−110°により
解消され、結局入力したRF信号は同相となり、ドレイ
ンリード端子11に至る。同様にして、もう片側の列の
2つのFETペレット2においても同様に同相にて信号
はドレインリード端子11に至り、2列のFETペレッ
ト2を通過したRF信号は合成されることになる。これ
を図示したのが図4,図6であり、コースC23,コー
スD24コースE25ではFETペレットに入力する際
には位相がずれているが、FETペレットからドレイン
リード端子に至るまでに位相ずれが解消され、同相とな
って出力される。
【0026】以上の構成によりトータルゲート幅80m
m(20mm×4個)にFETペレット2のゲート幅を
拡大し、かつ同相にてRF信号を増幅することにより、
従来例に比較して出力を20Wから40Wに高出力化さ
れている。また出力側整合回路用セラミック基板を用い
ずに、パッケージ1の外壁をなすセラミック部上に出力
側整合回路6,9のメタライズパターンを形成すること
により、部材点数を1つ削減でき、これにより部材組立
工数及び部材コストを削減できる。
m(20mm×4個)にFETペレット2のゲート幅を
拡大し、かつ同相にてRF信号を増幅することにより、
従来例に比較して出力を20Wから40Wに高出力化さ
れている。また出力側整合回路用セラミック基板を用い
ずに、パッケージ1の外壁をなすセラミック部上に出力
側整合回路6,9のメタライズパターンを形成すること
により、部材点数を1つ削減でき、これにより部材組立
工数及び部材コストを削減できる。
【0027】(実施例)図7は本発明の実施例を示す平
面図である。本実施例ではパッケージ1内に6個の例え
ば出力10W,ゲート幅20mmのFETペレット2が
ゲートリード端子10からドレインリード端子11に至
る信号の伝送方向に平行に3列に配置されている。入力
側整合用回路として、パッケージ1のセラミック部7上
に形成したメタライズパターン8と、セラミック基板3
上に形成したメタライズパターン5とを用い、出力側整
合用回路として、パッケージ1のセラミック部7上に形
成したメタライズパターン9と、セラミック基板4上に
形成したメタライズパターン6とを用いた構成となって
いる。これによりFETのトータルゲート幅を120m
m(20mm×6個)とし、出力を60Wと高出力化さ
れている。
面図である。本実施例ではパッケージ1内に6個の例え
ば出力10W,ゲート幅20mmのFETペレット2が
ゲートリード端子10からドレインリード端子11に至
る信号の伝送方向に平行に3列に配置されている。入力
側整合用回路として、パッケージ1のセラミック部7上
に形成したメタライズパターン8と、セラミック基板3
上に形成したメタライズパターン5とを用い、出力側整
合用回路として、パッケージ1のセラミック部7上に形
成したメタライズパターン9と、セラミック基板4上に
形成したメタライズパターン6とを用いた構成となって
いる。これによりFETのトータルゲート幅を120m
m(20mm×6個)とし、出力を60Wと高出力化さ
れている。
【0028】
【発明の効果】以上説明したように本発明は、FETペ
レットのゲート列及びドレイン列をゲートリード端子か
らドレインリード端子に至る信号の伝送方向に対して平
行に配置して、FETペレットを複数配列することによ
り、従来の構造では例えばサイズ5mm×1mm×0.
1mmの出力10W用FETペレットを4個並べるため
にパッケージ幅が23mm以上必要であったのに対し、
入力側整合回路幅例えば3mmと出力側整合回路幅例え
ば片側3mmとFETペレット幅各1mm及びクリアラ
ンスからFETペレットのトータルゲート幅を2倍ない
しそれ以上に拡大しても、パッケージ幅は例えば14m
mに抑えることができ、パッケージのスリム化を実現で
きる。
レットのゲート列及びドレイン列をゲートリード端子か
らドレインリード端子に至る信号の伝送方向に対して平
行に配置して、FETペレットを複数配列することによ
り、従来の構造では例えばサイズ5mm×1mm×0.
1mmの出力10W用FETペレットを4個並べるため
にパッケージ幅が23mm以上必要であったのに対し、
入力側整合回路幅例えば3mmと出力側整合回路幅例え
ば片側3mmとFETペレット幅各1mm及びクリアラ
ンスからFETペレットのトータルゲート幅を2倍ない
しそれ以上に拡大しても、パッケージ幅は例えば14m
mに抑えることができ、パッケージのスリム化を実現で
きる。
【0029】また高周波信号を同位相にて合成すること
ができるため、従来位相ずれによる損失例えば0.4d
Bにより出力10W用FETペレットを4個並べても4
0Wが得られず、36.5Wに劣化していたのに対し、
40Wの出力を得ることができ、また出力を40W以上
に高出力化するのに際しても有効である。
ができるため、従来位相ずれによる損失例えば0.4d
Bにより出力10W用FETペレットを4個並べても4
0Wが得られず、36.5Wに劣化していたのに対し、
40Wの出力を得ることができ、また出力を40W以上
に高出力化するのに際しても有効である。
【0030】またパッケージのセラミック部上に形成し
たメタライズパターンを用いることにより、出力側セラ
ミック基板などの部品点数を削減することができ、更に
組立工数の低減,歩留り例えば0.02%の向上,部材
コストの削減ができる。
たメタライズパターンを用いることにより、出力側セラ
ミック基板などの部品点数を削減することができ、更に
組立工数の低減,歩留り例えば0.02%の向上,部材
コストの削減ができる。
【図1】本発明の参考例を示す平面図である。
【図2】従来技術による電界効果型トランジスタを示す
平面図である。
平面図である。
【図3】従来技術における高周波信号の通過経路を示す
図である。
図である。
【図4】本発明の参考例における高周波信号の通過経路
を示す図である。
を示す図である。
【図5】従来技術における高周波信号の通過経路別の位
相回り(FETの増幅度を1とした場合)を示すチャー
ト図である。
相回り(FETの増幅度を1とした場合)を示すチャー
ト図である。
【図6】本発明の参考例における高周波信号の通過経路
別の位相回り(FETの増幅度を1とした場合)を示す
チャート図である。
別の位相回り(FETの増幅度を1とした場合)を示す
チャート図である。
【図7】本発明の実施例を示す平面図である。
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03F 3/60 H03F 3/68 H01P 5/08
Claims (4)
- 【請求項1】 ゲートリード端子へ入力される高周波信
号を6個のFETペレットを介して電力増幅して前記ゲ
ートリード端子が形成される側と反対側に形成されるド
レインリード端子へ出力する電界効果型トランジスタに
おいて、前記ゲートリード端子に接続されるL字型入力
側メタライズパターンと、前記ゲートリード端子と前記
ドレインリード端子とを結ぶ方向に対して平行に設けら
れた前記L字型入力側メタライズパターンに一端が接続
された第1のボンディングワイヤー群と、前記第1のボ
ンディングワイヤー群の他端に接続され前記ドレインリ
ード端子側へ長辺が延在するように形成された長方形形
状をなし、かつ前記ゲートリード端子と前記ドレインリ
ード端子とを結ぶ方向に平行に配置された入力側整合回
路用メタライズパターンと、前記入力側整合回路用メタ
ライズパターンの前記ゲートリード端子側及び前記ドレ
インリード端子側の各両側に配列された4個のFETペ
レットと、前記ゲートリード端子と前記ドレインリード
端子とを結ぶ方向に対して垂直な方向で前記4個のFE
Tペレットと前記入力側整合回路用メタライズパターン
とを接続した第2のボンディングワイヤー群と、前記ド
レインリード端子に接続されるL字型出力側メタライズ
パターンと、前記ゲートリード端子と前記ドレインリー
ド端子とを結ぶ方向に対して平行に設けられた前記L字
型出力側メタライズパターンに一端が接続された第3の
ボンディングワイヤー群と、前記L字型出力側メタライ
ズパターンと共に前記4個のFETペレットを取り囲む
ように前記第3のボンディングワイヤー群の他端に接続
された出力側整合回路用メタライズパターンと、前記ゲ
ートリード端子と前記ドレインリード端子とを結ぶ方向
に対して垂直な方向で前記L字型出力側メタライズパタ
ーン及び前記出力側整合回路用メタライズパターンと前
記4個のFETペレットとを接続した第4のボンディン
グワイヤー群と、前記出力側整合回路用メタライズパタ
ーンと前記L字型入力側メタライズパターンとの間の前
記ゲートリード端子側及び前記ドレインリード端子側に
配列された2個のFETペレットと、前記ゲートリード
端子と前記ドレインリード端子とを結ぶ方向に対して垂
直な方向で前記出力側整合回路用メタライズパターン及
び前記L字型入力側メタライズパターンと前記2個のF
ETペレットとを接続した第5のボンディングワイヤー
群とを含むことを特徴とする電界効果型トランジスタ。 - 【請求項2】 前記ゲートリード端子と前記ドレインリ
ード端子とを結ぶ方向は、高周波信号の伝送方向である
ことを特徴とする請求項1に記載の電界効果型トランジ
スタ。 - 【請求項3】 前記FETペレットのゲート列及びドレ
イン列は、前記整合回路用メタライズパターンに高周波
信号の伝送方向と直交する方向で接続したものであるこ
とを特徴とする請求項1に記載の電界効果型トランジス
タ。 - 【請求項4】 前記入力側と出力側との整合回路用メタ
ライズパターンは、前記FETペレットに隣接して前記
ゲートリード端子と前記ドレインリード端子とを結ぶ方
向に平行に配列されたものであることを特徴とする請求
項1に記載の電界効果型トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7160585A JP2980001B2 (ja) | 1995-06-27 | 1995-06-27 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7160585A JP2980001B2 (ja) | 1995-06-27 | 1995-06-27 | 電界効果型トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0918254A JPH0918254A (ja) | 1997-01-17 |
JP2980001B2 true JP2980001B2 (ja) | 1999-11-22 |
Family
ID=15718144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7160585A Expired - Fee Related JP2980001B2 (ja) | 1995-06-27 | 1995-06-27 | 電界効果型トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2980001B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008515335A (ja) * | 2004-09-30 | 2008-05-08 | テレフオンアクチーボラゲット エル エム エリクソン(パブル) | 縮小された領域上の増幅器の結合回路 |
JP6418050B2 (ja) | 2015-04-15 | 2018-11-07 | 三菱電機株式会社 | 増幅器 |
-
1995
- 1995-06-27 JP JP7160585A patent/JP2980001B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0918254A (ja) | 1997-01-17 |
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