JP2007294768A - 半導体装置 - Google Patents

Abstract

【課題】等長性を必要とする２以上の信号を有する入出力回路に接続されたパッドを等長性を維持しながら多ピン性の向上を図る半導体装置を提供する。
【解決手段】 半導体基板に形成された内部回路と、半導体基板に形成され、内部回路とは配線を介して電気的に接続された複数の入出力回路１（４、５、６）と、半導体基板に形成され、入出力回路１と配線３を介して電気的に接続された複数のパッド２とを有する。複数の入出力回路１は、少なくとも１つの２以上の信号を有する入出力回路４を有し、２以上の信号を有する入出力回路４に接続された少なくとも１部のパッド２は、インライン配置（ｉ）され、電源用入出力回路５や１つの信号を有する入出力回路６の少なくとも一部のパッド２は、スタッガー配置（ｓ）される。
【選択図】図３

Description

本発明は、半導体装置に関し、とくに半導体チップに形成された端子であるパッドの配置構造に関するものである。

半導体装置は、半導体チップに半導体素子や集積回路などの内部回路と、半導体チップの周辺部に配置されたパッド（端子）とを備え、さらに、パッドと内部回路とを接続する配線には両者間に介在する入出力回路（Ｉ／Ｏセル）が挿入されている。通常、内部回路が半導体チップの中央部に形成され、パッドが半導体チップの周辺部に形成され、入出力回路は、パッドが形成された周辺領域と内部回路が形成された中央部分の間に形成されている。
半導体チップ上のパッドは、高密度実装を実施するために様々な工夫が凝らされている。例えば、パッドを絶縁膜を介して入出力回路上に形成することが知られている。また、パッドは、通常、半導体チップ上に間隔をおいて一列に配置する（これをインライン(Inline)配置という）。これを更に高密度に配置を行うためにスタッガー(Stagger) 配置、いわゆる千鳥配置をすることが知られている。この配置は、２列にパッドを配列し、各パッドは、交互に２つの列に分けて配置される方法である。

従来のスタッガー配置のパッドにおいて、一般的にパッドピッチは、入出力回路の配列ピッチ（Ｉ／Ｏピッチ）より大きく、また、パッドピッチは、スタッガー配置よりインライン配置の方が大きい。したがって、パッドをインライン配置するよりスタッガー配置した方がピン数を多く取ることができる。しかし、ディファレンシャルペア信号など等長性を必要とするピンアサインでは隣り合う入出力回路とパッド間の距離が異なるため（即ち、等長性がなくなるため）入出力回路の特性の劣化・誤動作の要因となる。また、入出力回路とパッド間の距離が等しい同一側のパッドを使うとその間にあるパッドが使えなくなる場合が生じ、結局その取れるピン数が少なくなる。
等長性を必要とするＬＶＤＳを使用するような半導体チップは、一般的に高速動作が求められるものが多く、パッケージの基板配線設計でも等長性や低抵抗化が考慮される。その中で、スタッガー配置による入出力回路とパッド間の半導体チップ上の配線長（抵抗値）の違いは、タイミングや性能に影響して設計を困難にする。

特許文献１にはチップ上の限られたスペース内でより多くの数のボンディングパッドを有する半導体装置が開示されている。集積回路の周囲に隣接し同心円的であり周囲の少なくとも第１の部分に延長するボンディング・パッドの外側リングと、第１のリングの内側にあり隣接し同心円的であり周囲の少なくとも第２の部分に延長し外側リングよりも少ないボンディング・パッドを有する内側リングとを与え、第１の部分は第２の部分よりも大きくし、内側及び外側リングのボンディング・パッドにそれぞれが一意的に電気的に接続されたトレースを備え、内側及び外側リングのパッドは、内側リングの隣接するパッドが外側リングのパッドに接続された少なくとも２つのトレースによって分離されるようにスタガ配列されるようにする。
特開平１０−１２５７１８号公報

本発明は、等長性を必要とする少なくとも１つの２以上の信号を有する入出力回路に接続されたパッドを等長性を維持しながら高密度に搭載して多ピン性の向上を図った半導体装置を提供する。

本発明の一態様である半導体装置は、半導体基板と、前記半導体基板に形成された内部回路と、前記半導体基板に形成され、前記内部回路と配線を介して電気的に接続された複数の入出力回路と、前記半導体基板に形成され、前記入出力回路と配線を介して電気的に接続された複数のパッドとを具備し、前記複数の入出力回路は、電源もしくは１つの信号を有する入出力回路及び少なくとも１つの２以上の信号を有する入出力回路を有し、前記２以上の信号を有する入出力回路に接続された少なくとも１部のパッドは、インライン配置され、前記電源もしくは１つの信号を有する入出力回路の少なくとも一部のパッドはスタッガー配置されていることを特徴としている。

本発明は、等長性を必要とする少なくとも１つの２以上の信号を有する入出力回路に接続されたパッドを等長性を維持しながら高密度に搭載して多ピン性の向上を図ることができる。

以下、実施例を参照して発明の実施の形態を説明する。

まず、図１、図２及び図３を参照して実施例１を説明する。
図１は、半導体基板（チップ）の平面図、図２（ａ）は、全てインライン配置したパッドを有する半導体装置のチップの部分平面図、図２（ｂ）は、全てスタッガー配置したパッドを有する半導体装置のチップの部分平面図、図２（ｃ）は、この実施例による半導体装置のチップの部分平面図、図３は、この実施例による半導体装置の他の例である。図２（ｃ）は、図１の領域Ａを示している。
図１に示すように、シリコンなどの半導体基板（チップ）１０には、素子領域に半導体素子や集積回路などの内部回路７が形成されている。外部から内部回路７に入る信号あるいは外部に出力される信号は、端子であるパッド２を介して外部へ出入りする。パッド２は、内部回路７とは配線により接続され、パッド２と内部回路７との間には入出力回路１が挿入されている。入出力回路１とパッド２間は、配線３により接続されている。

このような構成の半導体装置において、パッド２は、パッドピッチを小さくしてチップ上のピン数を多くしチップの高密度化を向上させなければならない。特に、ディファレンシャル信号などの等長性を必要とするパッドを有する半導体装置は、等長性を維持しながらパッド配置をレイアウトしなければならない。
この実施例では、２以上の等長性を必要とする信号を有する入出力回路に接続された少なくとも１部のパッドは、インライン配置され、電源や等長性を必要としない１つの信号を有する入出力回路の少なくとも一部はスタッガー配置されていることを特徴としている。

図２は、２以上の等長性を必要とする信号を有する入出力回路に接続されたパッドを有する半導体装置のパッド配置を示すチップの部分平面図（図１の領域Ａを現している。）である。図２（ｃ）に示すように、図１の領域Ａの入出力回路１は、少なくとも１つの２以上のディファレンンシャル信号を有する入出力回路４（この実施例では２つのディファレンンシャル信号を有し、２つのパッドに接続されている。）、電源につながり、１つのパッドに接続された入出力回路５及び１つの信号を有し、１つのパッドに接続された入出力回路６から構成されている。入出力回路１の配列は、３つの入出力回路４の両側に入出力回路５、６が交互に配置された構成になっている。
パッド２は、内側配列と外側配列（チップ周縁に近い配列）の２列に配列配置されており、ディファレンンシャル信号を有する入出力回路４のパッド２は、内側に配列するように配置されている。入出力回路４の２つのパッド２は、いずれも等しい長さの配線３により入出力回路４に接続されている。つまり、等長性が維持されている。一方、入出力回路５、６のパッド２は、配線３により入出力回路５、６に接続されて、外側配列に配置されている。

このパッド配置をみると、スタッガー配置（ｓ）（パッドピッチ＝４０μｍ）とインライン配置（ｉ）（パッドピッチ＝５０μｍ）とが交互に組み合わさっている。そして、この７つ配列した入出力回路１（４、５、６）のピッチは、３９０μｍである。これを従来のインライン配置とスタッガー配置のパッドレイアウトを比較する。図２（ａ）がインライン配置であり、図２（ｂ）がスタッガー配置である。
図２（ａ）に示すように、入出力回路１の配列は、図２（ｃ）と同様に、３つの入出力回路４の両側に入出力回路５、６が交互に配置された構成になっている。ディファレンンシャル信号を有する入出力回路４の２つのパッド２は、いずれも等しい長さの配線３により入出力回路４に接続されている。つまり、等長性が維持されている。このパッド配置は、インライン配置（パッドピッチ＝５０μｍ）であり、７つ配列した入出力回路１（４、５、６）のピッチは、４５０μｍである。

また、図２（ｂ）に示すように、入出力回路１の配列は、図２（ｃ）と同様に、３つの入出力回路４の両側に入出力回路５、６が交互に配置された構成になっている。ディファレンンシャル信号を有する入出力回路４の２つのパッド２は、いずれも等しい長さの配線３により入出力回路４に接続されている。つまり、等長性が維持されている。このパッド配置は、スタッガー配置（パッドピッチ＝４０μｍ）であり、スタッガー配置を維持するためには、入出力回路１と接続されないダミーのパッド（ＮＣ）の配置が必要になる。７つ配列した入出力回路１（４、５、６）のピッチは、４８０μｍである。

以上、この実施例では、内側配列パッドでインライン配置し、電源や１つの信号を有する入出力回路のパッドをスタッガー配置したレイアウトで構成したので、パッドを全てインライン配置にした場合（図２（ａ）の例）及びパッドを全てスタッガー配置にした場合（図２（ｂ）の例）より、ディファレンシャル信号などの等長性を維持しながらもパッドピッチが小さくなり、多くのピン数を取ることができる。等長性を必要とするパッドは、インライン配置をするので、全てスタッガー配置するよりパッドを有効に使え、多くのピン数が取れる。等長性を必要とするパッドは、入出力回路とパッド間の配線長が同じになるので、入出力回路のタイミングや入出力特性に影響しない。また、等長性が保たれていない場合と比べ設計が容易になる。

図３は、この実施例の変形例を示している。
パッド２は、内側配列と外側配列（チップ周縁に近い配列）の２列に配列配置されており、ディファレンンシャル信号を有する入出力回路４のパッド２は、外側に配列するように配置されていることに特徴がある。入出力回路４の２つのパッド２は、いずれも等しい長さの配線３により入出力回路４に接続されている。つまり、等長性が維持されている。一方、入出力回路５、６のパッド２は、配線３により入出力回路５、６に接続されて、内側配列に配置されている。
このパッド配置をみると、スタッガー配置（ｓ）（パッドピッチ＝４０μｍ）とインライン配置（ｉ）（パッドピッチ＝５０μｍ）とが交互に組み合わさっている。

次に、図４及び図５を参照して実施例２を説明する。
図４（ａ）は、全てインライン配置したパッドを有する半導体装置のチップの部分平面図、図４（ｂ）は、全てスタッガー配置したパッドを有する半導体装置のチップの部分平面図、図４（ｃ）は、この実施例による半導体装置のチップの部分平面図、図５は、この実施例による半導体装置の他の例を説明するチップの部分平面図である。
シリコンなどの半導体基板（チップ）には、素子領域に半導体素子や集積回路などの内部回路が形成されている。外部から内部回路に入る信号あるいは外部に出力される信号は、端子であるパッド２２を介して外部へ出入りする。パッド２２は、内部回路とは配線により接続され、パッド２２と内部回路との間には入出力回路２１が挿入されている。入出力回路２１とパッド２２間は、配線２３により接続されている。

このような構成の半導体装置において、パッド２２は、パッドピッチを小さくしてチップ上のピン数を多くしチップの高密度化を向上させなければならない。特に、ディファレンシャル信号などの等長性を必要とするパッドを有する半導体装置は、等長性を維持しながらパッド配置をレイアウトしなければならない。
この実施例では、２以上の等長性を必要とする信号を有する入出力回路に接続された少なくとも１部のパッドは、インライン配置され、電源や等長性を必要としない１つの信号を有する入出力回路の少なくとも一部はスタッガー配置されていることを特徴としている。さらに、この実施例の特徴は、パッドが形成される領域は、入出力回路が形成される領域上にあり、パッドは、絶縁膜を介して入出力回路上に形成される。

図４は、２以上の等長性を必要とする信号を有する入出力回路に接続されたパッドを有する半導体装置のパッド配置を示すチップの部分平面図である。
図４（ｃ）に示すように、入出力回路２１は、少なくとも２以上のディファレンンシャル信号を有する入出力回路２４（この実施例では２つのディファレンンシャル信号を有し、２つのパッドに接続されている。）、電源につながり、１つのパッドに接続された入出力回路２５及び１つの信号を有し、１つのパッドに接続された入出力回路２６から構成されている。入出力回路２１の配列は、３つの入出力回路２４の両側に入出力回路２５、２６が交互に配置された構成になっている。
パッド２２は、内側配列と外側配列（チップ周縁に近い配列）の２列に配列配置されており、ディファレンンシャル信号を有する入出力回路２４のパッド２２は、内側に配列するように配置されている。入出力回路２４の２つのパッド２２は、いずれも等しい長さの配線２３により入出力回路２４に接続されている。つまり、等長性が維持されている。一方、入出力回路２５、２６のパッド２２は、配線２３により入出力回路２５、２６に接続されて、外側配列に配置されている。

このパッド配置をみると、スタッガー配置（ｓ）（パッドピッチ＝４０μｍ）とインライン配置（ｉ）（パッドピッチ＝５０μｍ）とが交互に組み合わさっている。そして、この７つ配列した入出力回路２１（２４、２５、２６）のピッチは、３９０μｍである。
これを従来のインライン配置とスタッガー配置のパッドレイアウトを比較する。図４（ａ）がインライン配置であり、図４（ｂ）がスタッガー配置である。
図４（ａ）に示すように、入出力回路１の配列は、図２（ｃ）と同様に、３つの入出力回路４の両側に入出力回路５、６が交互に配置された構成になっている。ディファレンンシャル信号を有する入出力回路４の２つのパッド２は、いずれも等しい長さの配線３により入出力回路４に接続されている（パッド２は、入出力回路１（４、５、６）上に絶縁膜を介して形成されている）。つまり、等長性が維持されている。このパッド配置は、インライン配置（パッドピッチ＝５０μｍ）であり、７つ配列した入出力回路１（４、５、６）のピッチは、４５０μｍである。

また、図４（ｂ）に示すように、入出力回路１の配列は、図４（ｃ）と同様に、３つの入出力回路４の両側に入出力回路５、６が交互に配置された構成になっている。ディファレンンシャル信号を有する入出力回路４の２つのパッド２は、いずれも等しい長さの配線３により入出力回路４に接続されている（パッド２は、入出力回路の上に絶縁膜を介して形成されている）。つまり、等長性が維持されている。このパッド配置は、スタッガー配置（パッドピッチ＝４０μｍ）であり、スタッガー配置を維持するためには、入出力回路１と接続されないダミーのパッド（ＮＣ）の配置が必要になる。７つ配列した入出力回路１（４、５、６）のピッチは、４８０μｍである。

以上、この実施例では、内側配列パッドでインライン配置し、電源や１つの信号を有する入出力回路のパッドをスタッガー配置したレイアウトで構成したので、パッドを全てインライン配置にした場合（図４（ａ）の例）及びパッドを全てスタッガー配置にした場合（図４（ｂ）の例）より、ディファレンシャル信号などの等長性を維持しながらもパッドピッチが小さくなり、多くのピン数を取ることができる。等長性を必要とするパッドは、インライン配置をするので、全てスタッガー配置するよりパッドを有効に使え、多くのピン数が取れる。等長性を必要とするパッドは、入出力回路とパッド間の配線長が同じになるので、入出力回路のタイミングや入出力特性に影響しない。また、等長性が保たれていない場合と比べ設計が容易になる。パッドが入出力回路上に形成されているので、チップの小型化が可能になる。

図５は、この実施例の変形例を示している。
パッド２２は、内側配列と外側配列（チップ周縁に近い配列）の２列に配列配置されており、ディファレンンシャル信号を有する入出力回路２４のパッド２２は、外側に配列するように配置されている。入出力回路２４の２つのパッド２２は、いずれも等しい長さの配線３により入出力回路２４に接続されている。つまり、等長性が維持されている。一方、入出力回路２５、２６のパッド２２は、配線２３により入出力回路２５、２６に接続されて、内側配列に配置されている。 このパッド配置をみると、スタッガー配置（ｓ）（パッドピッチ＝４０μｍ）とインライン配置（ｉ）（パッドピッチ＝５０μｍ）とが交互に組み合わさっている。

次に、図６を参照して実施例３を説明する。
図６は、この実施例による半導体装置のチップの部分平面図である。
この実施例は、インライン配置される２以上のディファレンンシャル信号を有する入出力回路のパッドが内側配列及び外側配列のいずれにも配置されていることに特徴がある。
この実施例の入出力回路３１は、少なくとも２以上のディファレンンシャル信号を有する入出力回路３４（この実施例では２つのディファレンンシャル信号を有し、２つのパッドに接続されている。）、電源につながり、１つのパッドに接続された入出力回路３５及び１つの信号を有し、１つのパッドに接続された入出力回路３６から構成されている。入出力回路１の配列は、４つの入出力回路３４の両側に入出力回路３５、３６が交互に配置された構成になっている。

パッド３２は、内側配列と外側配列（チップ周縁に近い配列）の２列に配列配置されており、ディファレンンシャル信号を有する入出力回路３４のパッド３２は、内側にも外側にも配列するように配置されている。入出力回路３４の２つのパッド３２は、いずれも等しい長さの配線３３により入出力回路３４に接続されている。つまり、等長性が維持されている。一方、入出力回路３５、３６のパッド３２は、配線３３により入出力回路３５、３６に接続されて、外側配列に配置されている。このパッド配置をみると、スタッガー配置（ｓ）とインライン配置（ｉ）とが交互に組み合わさっている。
以上、この実施例では、内側配列パッドでインライン配置し、電源や１つの信号を有する入出力回路のパッドをスタッガー配置したレイアウトで構成したので、パッドを全てインライン配置にした場合及びパッドを全てスタッガー配置にした場合より、ディファレンシャル信号などの等長性を維持しながらもパッドピッチが小さくなり、多くのピン数を取ることができる。

次に、図７を参照して実施例４を説明する。
図７は、この実施例による半導体装置のチップの部分平面図である。
この実施例は、インライン配置される２以上のディファレンンシャル信号を有する入出力回路のパッドが内側配列及び外側配列のいずれにも配置されていることに特徴がある。
この実施例の入出力回路４１は、少なくとも２以上のディファレンンシャル信号を有する入出力回路４４（この実施例では２つのディファレンンシャル信号を有し、２つのパッドに接続されている。）、電源につながり、１つのパッドに接続された入出力回路４５及び１つの信号を有し、１つのパッドに接続された入出力回路４６から構成されている。入出力回路１の配列は、４つの入出力回路４４の両側に入出力回路４５、４６が交互に配置された構成になっている。この実施例ではパッドは、絶縁膜を介して入出力回路上に形成されている。

パッド４２は、内側配列と外側配列（チップ周縁に近い配列）の２列に配列配置されており、ディファレンンシャル信号を有する入出力回路４４のパッド４２は、内側にも外側にも配列するように配置されている。入出力回路４４の２つのパッド４２は、いずれも等しい長さの配線４３により入出力回路４４に接続されている。つまり、等長性が維持されている。一方、入出力回路４５、４６のパッド４２は、配線４３により入出力回路４５、４６に接続されて、外側配列に配置されている。このパッド配置をみると、スタッガー配置（ｓ）とインライン配置（ｉ）とが交互に組み合わさっている。
以上、この実施例では、内側配列パッドでインライン配置し、電源や１つの信号を有する入出力回路のパッドをスタッガー配置したレイアウトで構成したので、パッドを全てインライン配置にした場合及びパッドを全てスタッガー配置にした場合より、ディファレンシャル信号などの等長性を維持しながらもパッドピッチが小さくなり、多くのピン数を取ることができる。

次に、図８を参照して実施例５を説明する。
図８は、この実施例による半導体装置のチップの部分平面図であり、図８（ａ）は、パッドがチップの外周部に配置された半導体装置、図８（ｂ）は、パッドが入出力回路上に絶縁膜を介して形成された半導体装置である。
等長性を必要とするディファレンンシャル信号などの信号を有する入出力回路５４のパッド５２のインライン配置において、隣り合うパッド間の距離（ｂ）と、電源や１つの信号を有する入出力回路５５、５６のパッド５２のスタッガー配置において、隣り合うパッド間の距離（ａ）と、スタッガー配置において、外側配列もしくは内側配列の同じ側で隣り合うパッド間の距離（ｃ）との関係が、（ａ）＜（ｂ）＜（ｃ）となるようにパッドをレイアウトする。
この様に構成することにより、等長性を必要とする信号のパッドは、インラインの最小パッドピッチで配置し、電源や１つの信号を有する入出力回路のパッドは、スタッガーの最小パッドピッチで配置することで、等長性を保ちながらインライン配置より多ピン化が可能になる。また、等長性が保たれていない場合と比べ設計が容易になる。

本発明の一実施例である実施例１に係る半導体基板（チップ）の平面図。 全てインライン配置したパッドを有する半導体装置のチップの部分平面図、全てスタッガー配置したパッドを有する半導体装置のチップの部分平面図及び図１に示すチップの部分平面図。 実施例１に係る他の例のチップの部分平面図。 全てインライン配置したパッドを有する半導体装置のチップの部分平面図、全てスタッガー配置したパッドを有する半導体装置のチップの部分平面図及び本発明の一実施例である実施例２に係るチップの部分平面図。 実施例２による半導体装置の他の例を説明するチップの部分平面図。 本発明の一実施例である実施例３による半導体装置のチップの部分平面図。 本発明の一実施例である実施例４による半導体装置のチップの部分平面図。 本発明の一実施例である実施例５による半導体装置のチップの部分平面図。

符号の説明

１、２１、３１、４１、５１・・・入出力回路（Ｉ／Ｏセル）
２、２２、３２、４２、５２・・・パッド（端子）
３、２３、３３、４３、５３・・・配線
４・・・ディファレンンシャル信号を有する入出力回路
５・・・電源用入出力回路
６・・・１つの信号を有する入出力回路
１０・・・半導体基板（チップ）

Claims (5)

1. 半導体基板と、
   前記半導体基板に形成された内部回路と、
   前記半導体基板に形成され、前記内部回路と配線を介して電気的に接続された複数の入出力回路と、
   前記半導体基板に形成され、前記入出力回路と配線を介して電気的に接続された複数のパッドとを具備し、
   前記複数の入出力回路は、電源もしくは１つの信号を有する入出力回路及び少なくとも１つの２以上の信号を有する入出力回路を有し、前記２以上の信号を有する入出力回路に接続された少なくとも１部のパッドは、インライン配置され、前記電源もしくは１つの信号を有する入出力回路の少なくとも一部のパッドはスタッガー配置されていることを特徴とする半導体装置。
2. 前記スタッガー配置されたパッドにおいて隣り合うパッド間の距離をａとし、前記インライン配置されたパッドにおいて隣り合うパッド間の距離をｂとし、前記スタッガー配置されたパッドの同じ配列ラインに配列されたパッドにおいて隣り合うパッド間の距離をｃとしたときにａ＜ｂ＜ｃとする関係があることを特徴とする請求項１に記載の半導体装置。
3. 前記内部回路は、前記半導体基板の中央部に形成され、前記パッドは、前記半導体基板の周辺部に形成され、前記入出力回路は、前記パッドが形成された領域と前記内部回路の間に形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記内部回路は、前記半導体基板の中央部に形成され、前記入出力回路は、前記半導体基板の周辺部に形成され、前記パッドは、前記入出力回路の上に絶縁膜を介して形成されることを特徴とする請求項１又は請求項２に記載の半導体装置。
5. 前記複数の入出力回路は、少なくとも１つの２以上の信号を有する入出力回路を有し、前記２以上の信号を有する入出力回路に接続された前記パッドは、等長性を有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
   
   

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