WO2022215200A1 - ドハティ増幅器 - Google Patents

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Definitions

  • the present disclosure relates to Doherty amplifiers.
  • Patent Document 1 discloses a Doherty amplifier.
  • This Doherty amplifier has a distributor that divides an input signal into two signals, a carrier amplifier that consists of a first FET (Field Effect Transistor) to which one of the two signals is input, and a carrier amplifier to which the other of the two signals is input. , and a peak amplifier composed of a second FET.
  • the Doherty amplifier also includes a combiner that adjusts impedances of outputs of the carrier amplifier and the peak amplifier and combines output signals of the carrier amplifier and the peak amplifier.
  • Patent Document 1 a carrier amplifier and a peak amplifier are arranged side by side in close proximity. Therefore, the signals of the carrier amplifier and the peak amplifier may interfere with each other.
  • An object of the present disclosure is to obtain a Doherty amplifier capable of suppressing signal interference.
  • the Doherty amplifier includes an input terminal, an output terminal, a carrier amplifier connected between the input terminal and the output terminal, and the carrier amplifier and the carrier amplifier connected between the input terminal and the output terminal.
  • a peak amplifier connected in parallel, a first input matching circuit connected between the input terminal and the carrier amplifier, and a second input matching circuit connected between the input terminal and the peak amplifier. , wherein the carrier amplifier and the peaking amplifier output signals outward in opposite directions.
  • the carrier amplifier and the peak amplifier output signals in opposite directions. Therefore, signal interference can be suppressed.
  • FIG. 1 is a plan view of the Doherty amplifier according to Embodiment 1;
  • FIG. FIG. 4 is a plan view of a Doherty amplifier according to a comparative example;
  • FIG. 8 is a plan view of a Doherty amplifier according to Embodiment 2;
  • FIG. 11 is a plan view of a Doherty amplifier according to Embodiment 3;
  • FIG. 11 is a plan view of a Doherty amplifier according to Embodiment 4;
  • FIG. 11 is a plan view of a Doherty amplifier according to Embodiment 5;
  • FIG. 12 is a plan view of a Doherty amplifier according to Embodiment 6;
  • FIG. 1 is a plan view of Doherty amplifier 100 according to the first embodiment.
  • the Doherty amplifier 100 includes an input terminal 10, an output terminal 40, a carrier amplifier 20 connected between the input terminal 10 and the output terminal 40, and a carrier amplifier 20 connected in parallel between the input terminal 10 and the output terminal 40. and a peaking amplifier 30 connected to the .
  • Carrier amplifier 20 is also called a main amplifier.
  • Peak amplifier 30 is also called an auxiliary amplifier.
  • Carrier amplifier 20 is a transistor that amplifies a signal in a low output region to a high output region.
  • Peak amplifier 30 is a transistor that amplifies signals in the high power region.
  • the distributor 16 distributes the input signal from the input terminal 10 to the first input line 11 and the second input line 12 .
  • a two-input terminal may be used as the input terminal 10 without providing the distributor 16 .
  • a first pre-amplifier 13 is provided on the first input line 11 .
  • a second preamplifier 14 is provided on the second input line 12 .
  • An input side ⁇ /4 electrical length line 15 is provided on the output side of the second pre-amplifier 14 on the second input line 12 .
  • the input-side ⁇ /4 electrical length line 15 has an electrical length that is an odd multiple of ⁇ /4 of the input signal. That is, the electrical length of the input side ⁇ /4 electrical length line 15 is ⁇ /4, 3 ⁇ /4, 5 ⁇ /4, .
  • a first input matching circuit 22 is connected to the end of the first input line 11 opposite to the input terminal 10 .
  • a carrier amplifier 20 is connected to the output of the first input matching circuit 22 .
  • a first input matching circuit 22 is connected between the input terminal 10 and the carrier amplifier 20 .
  • a second input matching circuit 32 is connected to the end of the second input line 12 opposite to the input terminal 10 .
  • a peak amplifier 30 is connected to the output of the second input matching circuit 32 .
  • a second input matching circuit 32 is connected between the input terminal 10 and the peaking amplifier 30 .
  • a first output line 41 is connected to the output of the carrier amplifier 20 .
  • an output-side ⁇ /4 electrical length line 45 for synthesizing the output signals of the carrier amplifier 20 and the peak amplifier 30 is provided on the first output line 41 .
  • the output-side ⁇ /4 electrical length line 45 has an electrical length that is an odd multiple of ⁇ /4 of the amplified signal. That is, the electrical length of the output side ⁇ /4 electrical length line 45 is ⁇ /4, 3 ⁇ /4, 5 ⁇ /4, .
  • the output side ⁇ /4 electrical length line 45 has an electrical length corresponding to the phase difference of the input side ⁇ /4 electrical length line 15 .
  • a second output line 42 is connected to the output of the peaking amplifier 30 .
  • the signals from the first output line 41 and the second output line 42 are combined by the combiner 46 and output from the output terminal 40 .
  • a signal input from the input terminal 10 is amplified by the first pre-amplifier 13 and the second pre-amplifier 14, respectively.
  • a signal amplified by the first pre-amplifier 13 is input to the first input matching circuit 22 .
  • the signal amplified by the second pre-amplifier 14 is input to the second input matching circuit 32 via the ⁇ /4 electrical long line 15 on the input side.
  • the first input matching circuit 22 and the second input matching circuit 32 perform impedance matching so that input loss does not occur in the carrier amplifier 20 and the peak amplifier 30, respectively.
  • Input loss means signal reflection.
  • the carrier amplifier 20 and the peak amplifier 30 amplify and output the signals input from the first input matching circuit 22 and the second input matching circuit 32, respectively.
  • the carrier amplifier 20 and the peak amplifier 30 output signals outward in opposite directions.
  • the angle between the signal output directions 61 and 62 of the carrier amplifier 20 and the peak amplifier 30 is 180 degrees.
  • Carrier amplifier 20 outputs a signal to the opposite side of peak amplifier 30
  • peak amplifier 30 outputs a signal to the opposite side of carrier amplifier 20 .
  • the signals output from the carrier amplifier 20 and the peak amplifier 30 are combined by the combiner 46 through the first output line 41 and the second output line 42 and output from the output terminal 40 .
  • the carrier amplifier 20, the peak amplifier 30, the first preamplifier 13, the second preamplifier 14, the first input matching circuit 22, and the second input matching circuit 32 are composed of semiconductor chips such as GaAs and GaN.
  • amplifiers can be made more efficient by operating in the saturation region, which is a region of high output power.
  • a serial multistage amplifier becomes more efficient as it approaches the saturation region, so it has a weak point at low to medium output.
  • the Doherty amplifier has two amplifiers with different operating regions. The two amplifiers in the Doherty amplifier, the carrier amplifier and the peaking amplifier, are in different classes of operation. As a result, the Doherty amplifier can achieve higher efficiency than a general serial multistage amplifier in the entire output power range from low to high output.
  • communication devices are required to be multi-MIMO (Multiple-Input Multiple-Output) such as 64T64R.
  • MIMO Multiple-Input Multiple-Output
  • 64T64R Multiple-Input Multiple-Output
  • a large number of power amplifiers are installed in one small antenna. Therefore, in addition to improving the efficiency of the power amplifier for suppressing heat generation, it is required to improve high-temperature operation characteristics, reduce the size, and reduce the cost.
  • FIG. 2 is a plan view of the Doherty amplifier 101 according to the comparative example.
  • the carrier amplifier 20 and the peak amplifier 30 are arranged side by side so as to suppress distortion characteristic deterioration of the amplified signal.
  • the signal output directions of the carrier amplifier 20 and the peak amplifier 30 are the same.
  • the layout area increases in one direction, and there is a risk that the size of the device will increase.
  • the carrier amplifier and the peak amplifier generate the largest amount of heat.
  • carrier amplifier 20 and peaking amplifier 30 are adjacent. For this reason, there is a possibility that characteristic deterioration may occur during high-temperature operation.
  • the carrier amplifier 20 and the peak amplifier 30 are arranged side by side close to each other, signals may interfere with each other.
  • the peak amplifier 30 and the second input matching circuit it is preferable to ensure layout symmetry of circuit 32 .
  • the center lines 71 of the carrier amplifier 20 and the first input matching circuit 22 are aligned to maintain layout symmetry.
  • the centerlines 72 of the peak amplifier 30 and the second input matching circuit 32 are aligned to maintain layout symmetry.
  • an empty space is generated particularly between the first input matching circuit 22 and the second input matching circuit 32 by arranging the carrier amplifier 20 and the peak amplifier 30 side by side. Therefore, miniaturization of the device is hindered.
  • communication devices will be required to have higher output power in order to expand the support area. Therefore, it is assumed that the total gate width Wgt of carrier amplifier 20 and peak amplifier 30 will be larger. This may further increase the empty space between the first input matching circuit 22 and the second input matching circuit 32 .
  • the carrier amplifier 20 and the peak amplifier 30 output signals outward in opposite directions.
  • Carrier amplifier 20 and peaking amplifier 30 are aligned in signal output direction 61 in which carrier amplifier 20 outputs a signal.
  • the long sides of the carrier amplifier 20 and the long sides of the peak amplifier 30 do not line up in one direction, so the layout can be reduced. That is, the width W shown in FIG. 1 can be reduced.
  • the layout reduction effect increases.
  • the first input matching circuit 22 and the second input matching circuit 32 are arranged between the carrier amplifier 20 and the peak amplifier 30 . Therefore, it is possible to secure a space between the carrier amplifier 20 and the peak amplifier 30, which are heat sources, and to disperse the heat generating portions. Therefore, characteristic deterioration during high-temperature operation can be suppressed. Also, the space between the carrier amplifier 20 and the peak amplifier 30 can be effectively utilized.
  • the center line 70 of the carrier amplifier 20 and the center line of the first input matching circuit 22 match, and the center line 70 of the peak amplifier 30 and the center line of the second input matching circuit 32 match. Also, the center lines 70 of the carrier amplifier 20 and the peak amplifier 30 are aligned. As described above, in this embodiment, the layout can be miniaturized while ensuring the symmetry of the layout, which is a prerequisite for good distortion characteristics.
  • the carrier amplifier 20 and the peak amplifier 30 output signals in opposite directions, the signal output directions 61 and 62 of the carrier amplifier 20 and the peak amplifier 30 do not run in parallel. Therefore, interference of high frequency signals can be suppressed.
  • a configuration in which the carrier amplifier 20 and the peak amplifier 30 output signals inward, that is, toward each other can be considered.
  • a space is required for arranging the output side ⁇ /4 electrical long line 45 in the region sandwiched between the carrier amplifier 20 and the peak amplifier 30. It is assumed that Therefore, it may be difficult to miniaturize the layout.
  • the output side ⁇ /4 electrical length line 45 is generally small.
  • the output side ⁇ /4 electrical length line 45 is generally large.
  • the layout may become large. Therefore, there is a risk that the Doherty amplifier, which amplifies low frequency signals such as those in the 4 GHz band, is hindered from being miniaturized.
  • the carrier amplifier 20 and the peak amplifier 30 of the present embodiment output signals outward in opposite directions. Therefore, the output-side ⁇ /4 electrical length line 45 is provided outside the region sandwiched between the carrier amplifier 20 and the peak amplifier 30 . Therefore, it is possible to reduce the size of the layout.
  • the input side has a small signal and is less susceptible to signal loss. Therefore, the input side ⁇ /4 electrical length line 15 has a smaller line width than the output side ⁇ /4 electrical length line 45 . Therefore, the input side ⁇ /4 electrical long line 15 is less likely to hinder miniaturization.
  • the input side ⁇ /4 electrical long line 15 may be configured with a low signal loss ⁇ /4 electrical long line like the output side ⁇ /4 electrical long line 45, or may be configured with an SMD (surface mount device). can be A ⁇ /4 electrical length line made of SMDs has some signal loss, but can be further miniaturized.
  • the input side ⁇ /4 electrical long line 15 is provided on the peak amplifier 30 side, and the output side ⁇ /4 electrical long line 45 is provided on the carrier amplifier 20 side.
  • the output side ⁇ /4 electrical length line 45 may be connected between one of the carrier amplifier 20 and the peak amplifier 30 and the output terminal 40 .
  • the input side ⁇ /4 electrical long line 15 is connected to the one of the first input matching circuit 22 and the second input matching circuit 32 to which the output side ⁇ /4 electrical long line 45 is not connected to the output side, and the input terminal. 10.
  • the arrangement of parts shown in FIG. 1 is an example and is not limited.
  • the centerlines 70 of carrier amplifier 20 and peak amplifier 30 need not coincide.
  • FIG. 3 is a plan view of Doherty amplifier 200 according to the second embodiment.
  • This embodiment differs from the first embodiment in that the first input matching circuit 22 and the second input matching circuit 32 are formed on one chip 222 .
  • Other configurations are the same as those of the first embodiment.
  • the chip 222 is, for example, a semiconductor chip such as GaAs or GaN.
  • the size of the input matching circuit can be reduced. Also, the four chips of the carrier amplifier 20, the peak amplifier 30, the first input matching circuit 22, and the second input matching circuit 32 in the first embodiment can be reduced to three chips in the present embodiment. Therefore, the number of mounting times, mounting time and cost can be reduced in the mounting process.
  • FIG. 4 is a plan view of Doherty amplifier 300 according to the third embodiment.
  • the first pre-amplifier 13 is connected between the first input matching circuit 22 and the input terminal 10
  • the second pre-amplifier 14 is connected between the second input matching circuit 32 and the input terminal 10. is connected.
  • the first pre-amplifier 13 and the second pre-amplifier 14 are formed on one chip 313 .
  • the chip 313 is, for example, a semiconductor chip such as GaAs or GaN.
  • the size of the front-stage amplifier can be reduced.
  • the five chips of the carrier amplifier 20, the peak amplifier 30, the chip 222, the first preamplifier 13 and the second preamplifier 14 in the second embodiment can be reduced to four chips in the present embodiment. Therefore, the number of mounting times, mounting time and cost can be reduced in the mounting process.
  • FIG. 5 is a plan view of Doherty amplifier 400 according to the fourth embodiment.
  • the first input matching circuit 22 and the second input matching circuit 32 are formed in one IPD (Integrated Passive Device) 422 .
  • IPD Integrated Passive Device
  • Other configurations are the same as those of the second embodiment.
  • the IPD 422 enables further miniaturization.
  • IPD 422 is also referred to as an integrated passive device, integrated passive component, or embedded passive component.
  • IPD 422 is an electronic component in which resistors, capacitors, inductors, microstriplines, impedance matching elements, baluns or combinations thereof are integrated in the same package or on the same substrate.
  • FIG. 6 is a plan view of Doherty amplifier 500 according to the fifth embodiment.
  • carrier amplifier 20 and first pre-amplifier 13 are formed on one chip 520
  • peak amplifier 30 and second pre-amplifier 14 are formed on one chip 530.
  • the input side ⁇ /4 electrical length line 15 is connected between the input terminal 10 and the second pre-amplifier 14 .
  • Other configurations are the same as those of the second embodiment.
  • the front-stage amplifier and the rear-stage amplifier are formed on one chip, thereby enabling further miniaturization. Further, in contrast to the five-chip configuration of the second embodiment, the present embodiment has a three-chip configuration, which can reduce the number of times of mounting, the mounting time, and the cost.
  • the center line 70 of the portion of the chip 520 where the carrier amplifier 20 is formed and the center line 70 of the portion of the chip 222 where the first input matching circuit 22 is formed coincide.
  • the center line 70 of the portion of the chip 530 where the peak amplifier 30 is formed and the center line 70 of the portion of the chip 222 where the second input matching circuit 32 is formed coincide.
  • the center line 70 of the portion of the chip 520 where the carrier amplifier 20 is formed and the center line 70 of the portion of the chip 530 where the peak amplifier 30 is formed coincide.
  • only one of the carrier amplifier 20 and the first pre-amplifier 13 or the peak amplifier 30 and the second pre-amplifier 14 may be formed on one chip.
  • the chip 222 of this embodiment may be an IPD.
  • FIG. 7 is a plan view of Doherty amplifier 600 according to the sixth embodiment.
  • carrier amplifier 20 and second preamplifier 14 are formed on one chip 620
  • peak amplifier 30 and first preamplifier 13 are formed on one chip 630 .
  • the input side ⁇ /4 electrical length line 15 is connected between the input terminal 10 and the second pre-amplifier 14 .
  • Other configurations are the same as those of the second embodiment.
  • the front-stage amplifier and the rear-stage amplifier are formed on one chip, thereby enabling further miniaturization. Further, in contrast to the five-chip configuration of the second embodiment, the present embodiment has a three-chip configuration, which can reduce the number of times of mounting, the mounting time, and the cost.
  • the center line 71 of the portion of the chip 620 where the carrier amplifier 20 is formed and the center line 71 of the portion of the chip 222 where the first input matching circuit 22 is formed coincide.
  • the center line 72 of the portion of the chip 630 where the peak amplifier 30 is formed and the center line 72 of the portion of the chip 222 where the second input matching circuit 32 is formed coincide.
  • only one of the carrier amplifier 20 and the second pre-amplifier 14 or the peak amplifier 30 and the first pre-amplifier 13 may be formed on one chip.
  • the chip 222 of this embodiment may be an IPD.

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Abstract

本開示に係るドハティ増幅器は、入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続されたキャリア増幅器と、前記入力端子と前記出力端子との間で、前記キャリア増幅器と並列に接続されたピーク増幅器と、前記入力端子と前記キャリア増幅器との間に接続された第１入力整合回路と、前記入力端子と前記ピーク増幅器との間に接続された第２入力整合回路と、を備え、前記キャリア増幅器と前記ピーク増幅器は、外側に向かって互いに反対方向に信号を出力する。

Description

ドハティ増幅器
　本開示は、ドハティ増幅器に関する。
　特許文献１には、ドハティ増幅器が開示されている。このドハティ増幅器は、入力信号を２つの信号に分配する分配器と、この２つの信号のうち一方が入力する第１ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）からなるキャリアアンプと、２つの信号のうち他方が入力し、第２ＦＥＴからなるピークアンプとを備える。また、ドハティ増幅器は、キャリアアンプとピークアンプとの出力のインピーダンスを調整し、キャリアアンプとピークアンプとの出力信号を合成する合成器と、を備える。
日本特開２０１２－２８８８０号公報
　特許文献１では、キャリア増幅器とピーク増幅器が近接して横並びに配置される。このため、キャリア増幅器とピーク増幅器の信号が干渉するおそれがある。
　本開示は、信号の干渉を抑制できるドハティ増幅器を得ることを目的とする。
　本開示に係るドハティ増幅器は、入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続されたキャリア増幅器と、前記入力端子と前記出力端子との間で、前記キャリア増幅器と並列に接続されたピーク増幅器と、前記入力端子と前記キャリア増幅器との間に接続された第１入力整合回路と、前記入力端子と前記ピーク増幅器との間に接続された第２入力整合回路と、を備え、前記キャリア増幅器と前記ピーク増幅器は、外側に向かって互いに反対方向に信号を出力する。
　本開示に係るドハティ増幅器では、キャリア増幅器とピーク増幅器は互いに反対方向に信号を出力する。このため、信号の干渉を抑制できる。
実施の形態１に係るドハティ増幅器の平面図である。 比較例に係るドハティ増幅器の平面図である。 実施の形態２に係るドハティ増幅器の平面図である。 実施の形態３に係るドハティ増幅器の平面図である。 実施の形態４に係るドハティ増幅器の平面図である。 実施の形態５に係るドハティ増幅器の平面図である。 実施の形態６に係るドハティ増幅器の平面図である。
　各実施の形態に係るドハティ増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係るドハティ増幅器１００の平面図である。ドハティ増幅器１００は、入力端子１０と、出力端子４０と、入力端子１０と出力端子４０との間に接続されたキャリア増幅器２０と、入力端子１０と出力端子４０との間でキャリア増幅器２０と並列に接続されたピーク増幅器３０を備える。キャリア増幅器２０はメインアンプとも呼ばれる。ピーク増幅器３０は補助アンプとも呼ばれる。キャリア増幅器２０は、低出力領域から高出力領域で信号を増幅するトランジスタである。ピーク増幅器３０は、高出力領域で信号を増幅するトランジスタである。
　分配器１６は、入力端子１０からの入力信号を第１入力線路１１と第２入力線路１２に分配する。分配器１６を設けず、入力端子１０として２入力の端子を用いても良い。第１入力線路１１上には第１前段増幅器１３が設けられる。第２入力線路１２には第２前段増幅器１４が設けられる。また、第２入力線路１２上には、第２前段増幅器１４の出力側に入力側λ／４電気長線路１５が設けられる。入力側λ／４電気長線路１５は、入力信号のλ／４の奇数倍の電気長を有する。つまり、ドハティ増幅器１００の入力信号の波長λに対して、入力側λ／４電気長線路１５の電気長はλ／４、３λ／４、５λ／４…等である。
　第１入力線路１１の入力端子１０と反対側の端部には第１入力整合回路２２が接続される。第１入力整合回路２２の出力にはキャリア増幅器２０が接続される。第１入力整合回路２２は、入力端子１０とキャリア増幅器２０との間に接続される。第２入力線路１２の入力端子１０と反対側の端部には第２入力整合回路３２が接続される。第２入力整合回路３２の出力にはピーク増幅器３０が接続される。第２入力整合回路３２は、入力端子１０とピーク増幅器３０との間に接続される。
　キャリア増幅器２０の出力には第１出力線路４１が接続される。第１出力線路４１上には、キャリア増幅器２０とピーク増幅器３０の出力信号を合成するための出力側λ／４電気長線路４５が設けられる。出力側λ／４電気長線路４５は、増幅信号のλ／４の奇数倍の電気長を有する。つまり、ドハティ増幅器１００の増幅信号の波長λに対して、出力側λ／４電気長線路４５の電気長はλ／４、３λ／４、５λ／４…等である。出力側λ／４電気長線路４５は、入力側λ／４電気長線路１５の位相差に相当する電気長を有する。ピーク増幅器３０の出力には第２出力線路４２が接続される。
　第１出力線路４１と第２出力線路４２からの信号は、合成器４６で合成され、出力端子４０から出力される。
　次に、ドハティ増幅器１００の動作について説明する。入力端子１０から入力された信号は、第１前段増幅器１３と第２前段増幅器１４でそれぞれ増幅される。第１前段増幅器１３で増幅された信号は、第１入力整合回路２２に入力される。第２前段増幅器１４で増幅された信号は、入力側λ／４電気長線路１５を介して第２入力整合回路３２に入力される。第１入力整合回路２２と第２入力整合回路３２は、それぞれキャリア増幅器２０とピーク増幅器３０で入力のロスが発生しないよう、インピーダンスの整合を行う。入力のロスは信号の反射を意味する。
　キャリア増幅器２０とピーク増幅器３０は、それぞれ第１入力整合回路２２と第２入力整合回路３２から入力された信号を増幅し出力する。キャリア増幅器２０とピーク増幅器３０は、外側に向かって互いに反対方向に信号を出力する。キャリア増幅器２０とピーク増幅器３０の信号出力方向６１、６２のなす角は１８０度である。キャリア増幅器２０はピーク増幅器３０とは反対側に信号を出力し、ピーク増幅器３０はキャリア増幅器２０とは反対側に信号を出力する。
　キャリア増幅器２０とピーク増幅器３０から出力された信号は、第１出力線路４１、第２出力線路４２を介して、合成器４６で結合され、出力端子４０から出力される。
　キャリア増幅器２０、ピーク増幅器３０、第１前段増幅器１３、第２前段増幅器１４、第１入力整合回路２２、第２入力整合回路３２は、例えばＧａＡｓ、ＧａＮ等の半導体チップから構成される。
　一般に増幅器では、高出力電力領域である飽和領域で動作するほど高効率化が可能である。一般にＳｅｒｉａｌ多段増幅器では、飽和領域に近づくほど高効率化となるため、低～中出力時が弱点となる。低～中出力時での高効率化のため、ドハティ増幅器は動作領域の異なる２つの増幅器を有する。ドハティ増幅器が有する２つの増幅器であるキャリア増幅器とピーク増幅器は、動作クラスが異なる。これによりドハティ増幅器では、低～高出力の全出力電力領域で、一般的なＳｅｒｉａｌ多段増幅器より高効率化が可能である。
　一般に通信装置では、６４Ｔ６４Ｒなどの多ＭＩＭＯ（Ｍｕｌｔｉｐｌｅ－Ｉｎｐｕｔ　Ｍｕｌｔｉｐｌｅ－Ｏｕｔｐｕｔ）化が求められている。このため通信装置では、小さい１つのアンテナに多数の電力増幅器が設置されることがある。よって、発熱を抑えるための電力増幅器の高効率化に加えて、高温動作特性の向上、小型化、低コスト化が求められる。
　図２は、比較例に係るドハティ増幅器１０１の平面図である。ドハティ増幅器１０１では、増幅信号の歪特性劣化を抑制するように、キャリア増幅器２０とピーク増幅器３０を横並びに配置している。このとき、キャリア増幅器２０とピーク増幅器３０の信号出力方向は同一方向となる。
　このような横並び配置では、レイアウト面積が一方向に大きくなり、装置が大型化するおそれがある。また、一般にドハティ増幅器の動作時には、キャリア増幅器とピーク増幅器の発熱量が最も大きい。横並び配置では、キャリア増幅器２０とピーク増幅器３０が隣接する。このため、高温動作時の特性劣化が生じるおそれがある。また、キャリア増幅器２０とピーク増幅器３０が近接して横並びとなることで、信号が干渉するおそれがある。
　また、良好な歪特性の確保のためには、キャリア増幅器２０とピーク増幅器３０の対称性だけでなく、キャリア増幅器２０と第１入力整合回路２２のレイアウト対称性、ピーク増幅器３０と第２入力整合回路３２のレイアウト対称性を確保することが好ましい。ドハティ増幅器１０１では、キャリア増幅器２０と第１入力整合回路２２の中心線７１を一致させ、レイアウト対称性と保っている。同様に、ピーク増幅器３０と第２入力整合回路３２の中心線７２を一致させ、レイアウト対称性と保っている。
　ここで、図２に示されるレイアウトでは、キャリア増幅器２０とピーク増幅器３０を横並びに配置したことで、特に第１入力整合回路２２と第２入力整合回路３２との間に空スペースが発生する。このため、装置の小型化が妨げられる。また、通信装置ではサポートエリアの拡大のため、更なる高出力電力が求められることが考えられる。このため、キャリア増幅器２０とピーク増幅器３０の総ゲート幅Ｗｇｔは、より大きくなることが想定される。これにより、第１入力整合回路２２と第２入力整合回路３２との間の空スペースはさらに大きくなるおそれがある。
　これに対し本実施の形態に係るドハティ増幅器１００では、キャリア増幅器２０とピーク増幅器３０は、外側に向かって互いに反対方向に信号を出力する。キャリア増幅器２０とピーク増幅器３０は、キャリア増幅器２０が信号を出力する信号出力方向６１に並ぶ。本実施の形態では、比較例に係るドハティ増幅器１０１のようにキャリア増幅器２０の長辺とピーク増幅器３０の長辺が一方向に並ぶことがないため、レイアウトを縮小できる。つまり、図１に示される幅Ｗを縮小できる。特に、キャリア増幅器２０とピーク増幅器３０のトランジスタサイズが大きくなり、Ｗｇｕ（トランジスタユニット数）が増えるほど、レイアウト縮小の効果は大きくなる。
　また、本実施の形態では、第１入力整合回路２２と第２入力整合回路３２は、キャリア増幅器２０とピーク増幅器３０の間に配置される。このため、発熱源であるキャリア増幅器２０とピーク増幅器３０の間隔を確保でき、発熱箇所を分散させることができる。従って、高温動作時の特性劣化を抑制できる。また、キャリア増幅器２０とピーク増幅器３０の間の空間を有効に活用できる。
　また、キャリア増幅器２０の中心線７０と第１入力整合回路２２の中心線は一致し、ピーク増幅器３０の中心線７０と第２入力整合回路３２の中心線は一致する。また、キャリア増幅器２０とピーク増幅器３０の中心線７０は一致する。このように、本実施の形態では、良好な歪特性の前提となるレイアウトの対称性を確保したうえで、レイアウトを小型化できる。
　また、キャリア増幅器２０とピーク増幅器３０が互いに反対方向に信号を出力することで、キャリア増幅器２０とピーク増幅器３０の信号出力方向６１、６２が並走しない。従って、高周波信号の干渉を抑制できる。
　このように本実施の形態ではレイアウトの工夫により、ドハティ増幅器１００の小型化、高温動作特性の向上、低歪特性、干渉の抑制の効果を得ることができる。
　本実施の形態の比較例として、例えばキャリア増幅器２０とピーク増幅器３０が内側に向かって、つまり互いに向かって信号を出力する構成が考えられる。このように本実施の形態とは反対方向に信号を出力する構成では、キャリア増幅器２０とピーク増幅器３０に挟まれた領域に、出力側λ／４電気長線路４５を配置するためのスペースが必要となることが想定される。このため、レイアウトの小型化が困難となるおそれがある。
　例えば、１４ＧＨｚ帯域等のミリ波の高い動作周波数では、出力側λ／４電気長線路４５は一般に小さい。しかし、５Ｇ基地局で使用される４ＧＨｚ帯域のＳｕｂ６バンド等では、一般に出力側λ／４電気長線路４５は大きい。このため、キャリア増幅器２０とピーク増幅器３０に挟まれた領域に出力側λ／４電気長線路４５を配置すると、レイアウトが大型化するおそれがある。よって、特に４ＧＨｚ帯などの低い周波数信号を増幅するドハティ増幅器では、小型化が妨げられるおそれがある。
　これに対し、本実施の形態のキャリア増幅器２０とピーク増幅器３０は、外側に向かって互いに反対方向に信号を出力する。このため、出力側λ／４電気長線路４５は、キャリア増幅器２０とピーク増幅器３０に挟まれた領域の外側に設けられる。このため、レイアウトの小型化が可能となる。
　なお、出力側と比較して入力側は小信号であり、信号ロスの影響を受けにくい。このため、入力側λ／４電気長線路１５は出力側λ／４電気長線路４５に比べて線路幅が小さい。従って、入力側λ／４電気長線路１５は小型化の妨げにはなりにくい。入力側λ／４電気長線路１５は出力側λ／４電気長線路４５と同様に、低信号ロスのλ／４電気長線路で構成されても良いし、ＳＭＤ（ｓｕｒｆａｃｅ　ｍｏｕｎｔ　ｄｅｖｉｃｅ）で構成されても良い。ＳＭＤから構成されたλ／４電気長線路では、信号ロスは多少あるが、さらに小型化が可能である。
　本実施の形態では、ピーク増幅器３０側に入力側λ／４電気長線路１５が設けられ、キャリア増幅器２０側に出力側λ／４電気長線路４５が設けられた。これに限らず、出力側λ／４電気長線路４５は、キャリア増幅器２０とピーク増幅器３０の一方と、出力端子４０との間に接続されれば良い。また、入力側λ／４電気長線路１５は、第１入力整合回路２２と第２入力整合回路３２のうち出力側に出力側λ／４電気長線路４５が接続されていない方と、入力端子１０との間に接続されれば良い。
　また、図１に示される部品の配置は一例であり限定されない。例えば、キャリア増幅器２０とピーク増幅器３０の中心線７０は一致していなくても良い。
　上述した変形は、以下の実施の形態に係るドハティ増幅器について適宜応用することができる。なお、以下の実施の形態に係るドハティ増幅器については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
　図３は、実施の形態２に係るドハティ増幅器２００の平面図である。本実施の形態では、第１入力整合回路２２と第２入力整合回路３２が、１つのチップ２２２に形成される点が実施の形態１と異なる。他の構成は実施の形態１の構成と同様である。チップ２２２は、例えばＧａＡｓ、ＧａＮなどの半導体チップである。
　本実施の形態では、実施の形態１の効果に加えて、入力整合回路を小型化できる。また、実施の形態１におけるキャリア増幅器２０、ピーク増幅器３０、第１入力整合回路２２、第２入力整合回路３２の４チップを、本実施の形態では３チップに削減できる。このため、実装工程において実装回数、実装時間およびコストを削減できる。
実施の形態３．
　図４は、実施の形態３に係るドハティ増幅器３００の平面図である。実施の形態１において、第１入力整合回路２２と入力端子１０との間には第１前段増幅器１３が接続され、第２入力整合回路３２と入力端子１０との間には第２前段増幅器１４が接続される。本実施の形態では、第１前段増幅器１３と第２前段増幅器１４が１つのチップ３１３に形成される。他の構成は実施の形態２の構成と同様である。チップ３１３は、例えばＧａＡｓ、ＧａＮなどの半導体チップである。
　本実施の形態では、実施の形態２の効果に加えて前段増幅器を小型化できる。また、実施の形態２におけるキャリア増幅器２０、ピーク増幅器３０、チップ２２２、第１前段増幅器１３および第２前段増幅器１４の５チップを、本実施の形態では４チップに削減できる。このため、実装工程において実装回数、実装時間およびコストを削減できる。
実施の形態４．
　図５は、実施の形態４に係るドハティ増幅器４００の平面図である。本実施の形態では、第１入力整合回路２２と第２入力整合回路３２は、１つのＩＰＤ（集積型パッシブデバイス）４２２に形成される。他の構成は実施の形態２の構成と同様である。
　本実施の形態では、実施の形態２の効果に加えて、ＩＰＤ４２２によってさらに小型化が可能となる。ＩＰＤ４２２は、統合受動デバイス、統合受動コンポーネント、埋め込み受動コンポーネントとも呼ばれる。ＩＰＤ４２２は、抵抗、コンデンサ、インダクタ、マイクロストリップライン、インピーダンス整合要素、バランまたはそれらの組み合わせが、同じパッケージまたは同じ基板に統合された電子コンポーネントである。ＩＰＤ４２２を用いることで、ＧａＮ、ＧａＡｓ、ＳＭＤを用いた整合回路よりもさらに小型化が可能となる。
実施の形態５．
　図６は、実施の形態５に係るドハティ増幅器５００の平面図である。本実施の形態ではキャリア増幅器２０と第１前段増幅器１３は１つのチップ５２０に形成され、ピーク増幅器３０と第２前段増幅器１４は１つのチップ５３０に形成される。また、入力側λ／４電気長線路１５は入力端子１０と第２前段増幅器１４との間に接続される。他の構成は実施の形態２の構成と同様である。
　本実施の形態では、実施の形態２の効果に加えて、前段増幅器および後段増幅器が１チップに形成されたことで、さらに小型化が可能となる。また、実施の形態２の５チップの構成に対して、本実施の形態では３チップの構成となり、実装回数、実装時間およびコストを削減できる。
　また、チップ５２０におけるキャリア増幅器２０が形成された部分の中心線７０と、チップ２２２における第１入力整合回路２２が形成された部分の中心線７０は一致する。また、チップ５３０におけるピーク増幅器３０が形成された部分の中心線７０と、チップ２２２における第２入力整合回路３２が形成された部分の中心線７０は一致する。さらに、チップ５２０におけるキャリア増幅器２０が形成された部分の中心線７０と、チップ５３０におけるピーク増幅器３０が形成された部分の中心線７０は一致する。このように、本実施の形態でも、良好な歪特性の前提となるレイアウトの対称性を確保できる。
　本実施の形態の変形例として、キャリア増幅器２０と第１前段増幅器１３またはピーク増幅器３０と第２前段増幅器１４の一方のみを１チップに形成しても良い。また、本実施の形態のチップ２２２はＩＰＤであっても良い。
実施の形態６．
　図７は、実施の形態６に係るドハティ増幅器６００の平面図である。本実施の形態では、キャリア増幅器２０と第２前段増幅器１４は１つのチップ６２０に形成され、ピーク増幅器３０と第１前段増幅器１３は１つのチップ６３０に形成される。また、入力側λ／４電気長線路１５は入力端子１０と第２前段増幅器１４との間に接続される。他の構成は実施の形態２の構成と同様である。
　本実施の形態では、実施の形態２の効果に加えて、前段増幅器および後段増幅器が１チップに形成されたことで、さらに小型化が可能となる。また、実施の形態２の５チップの構成に対して、本実施の形態では３チップの構成となり、実装回数、実装時間およびコストを削減できる。
　また、チップ６２０におけるキャリア増幅器２０が形成された部分の中心線７１と、チップ２２２における第１入力整合回路２２が形成された部分の中心線７１は一致する。また、チップ６３０におけるピーク増幅器３０が形成された部分の中心線７２と、チップ２２２における第２入力整合回路３２が形成された部分の中心線７２は一致する。このように、本実施の形態でも、良好な歪特性の前提となるレイアウトの対称性を確保できる。
　本実施の形態の変形例として、キャリア増幅器２０と第２前段増幅器１４またはピーク増幅器３０と第１前段増幅器１３の一方のみを１チップに形成しても良い。また、本実施の形態のチップ２２２はＩＰＤであっても良い。
　各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。
　１０　入力端子、１１　第１入力線路、１２　第２入力線路、１３　第１前段増幅器、１４　第２前段増幅器、１５　λ／４電気長線路、１６　分配器、２０　キャリア増幅器、２２　第１入力整合回路、３０　ピーク増幅器、３２　第２入力整合回路、４０　出力端子、４１　第１出力線路、４２　第２出力線路、４５　λ／４電気長線路、４６　合成器、６１　信号出力方向、７０　中心線、７１　中心線、７２　中心線、１００、１０１、２００　ドハティ増幅器、２２２　チップ、３００　ドハティ増幅器、３１３　チップ、４００、５００　ドハティ増幅器、５２０、５３０　チップ、６００　ドハティ増幅器、６２０、６３０　チップ

Claims (10)

  1. 　入力端子と、
    　出力端子と、
    　前記入力端子と前記出力端子との間に接続されたキャリア増幅器と、
    　前記入力端子と前記出力端子との間で、前記キャリア増幅器と並列に接続されたピーク増幅器と、
    　前記入力端子と前記キャリア増幅器との間に接続された第１入力整合回路と、
    　前記入力端子と前記ピーク増幅器との間に接続された第２入力整合回路と、
    　を備え、
    　前記キャリア増幅器と前記ピーク増幅器は、外側に向かって互いに反対方向に信号を出力することを特徴とするドハティ増幅器。
  2. 　前記キャリア増幅器と前記ピーク増幅器は、前記キャリア増幅器が信号を出力する方向に並ぶことを特徴とする請求項１に記載のドハティ増幅器。
  3. 　前記第１入力整合回路と前記第２入力整合回路は、前記キャリア増幅器と前記ピーク増幅器の間に配置されることを特徴とする請求項１または２に記載のドハティ増幅器。
  4. 　前記キャリア増幅器の中心線と前記第１入力整合回路の中心線は一致し、
    　前記ピーク増幅器の中心線と前記第２入力整合回路の中心線は一致することを特徴とする請求項１から３の何れか１項に記載のドハティ増幅器。
  5. 　前記キャリア増幅器と前記ピーク増幅器の一方と、前記出力端子との間に接続された出力側λ/４電気長線路と、
    　前記第１入力整合回路と前記第２入力整合回路のうち出力側に前記出力側λ/４電気長線路が接続されていない方と、前記入力端子との間に接続された入力側λ/４電気長線路と、
    　を備え、
    　前記出力側λ/４電気長線路は、前記キャリア増幅器と前記ピーク増幅器に挟まれた領域の外側に設けられることを特徴とする請求項１から４の何れか１項に記載のドハティ増幅器。
  6. 　前記第１入力整合回路と前記第２入力整合回路は、１つのチップに形成されることを特徴とする請求項１から５の何れか１項に記載のドハティ増幅器。
  7. 　前記第１入力整合回路と前記第２入力整合回路は、１つの集積型パッシブデバイスに形成されることを特徴とする請求項６に記載のドハティ増幅器。
  8. 　前記第１入力整合回路と前記入力端子との間に接続された第１前段増幅器と、
    　前記第２入力整合回路と前記入力端子との間に接続された第２前段増幅器と、
    　を備え、
    　前記第１前段増幅器と前記第２前段増幅器は、１つのチップに形成されることを特徴とする請求項１から７の何れか１項に記載のドハティ増幅器。
  9. 　前記第１入力整合回路と前記入力端子との間に接続された第１前段増幅器と、
    　前記第２入力整合回路と前記入力端子との間に接続された第２前段増幅器と、
    　を備え、
    　前記キャリア増幅器と前記第１前段増幅器は１つのチップに形成され、
    　前記ピーク増幅器と前記第２前段増幅器は１つのチップに形成されることを特徴とする請求項１から７の何れか１項に記載のドハティ増幅器。
  10. 　前記第１入力整合回路と前記入力端子との間に接続された第１前段増幅器と、
    　前記第２入力整合回路と前記入力端子との間に接続された第２前段増幅器と、
    　を備え、
    　前記キャリア増幅器と前記第２前段増幅器は１つのチップに形成され、
    　前記ピーク増幅器と前記第１前段増幅器は１つのチップに形成されることを特徴とする請求項１から７の何れか１項に記載のドハティ増幅器。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114711A (ja) * 2010-11-25 2012-06-14 Mitsubishi Electric Corp 増幅器及び通信装置
WO2017145258A1 (ja) * 2016-02-23 2017-08-31 三菱電機株式会社 負荷変調増幅器
US20180013391A1 (en) * 2016-05-17 2018-01-11 Nxp Usa, Inc. Multiple-path rf amplifiers with angularly offset signal path directions, and methods of manufacture thereof
US20200186097A1 (en) * 2018-12-05 2020-06-11 Nxp Usa, Inc. Integrally-formed multiple-path power amplifier with on-die combining node structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2867952A4 (en) * 2007-08-29 2015-05-06 Its Electronics Inc COMBINER-DIVIDER AND WAVEGUIDE AMPLIFIER COMPRISING A COMBINER-DIVIDER
JP2015037033A (ja) * 2013-08-13 2015-02-23 スタンレー電気株式会社 ハイビーム用ヘッドランプユニット及び車両用前照灯
JP6556156B2 (ja) * 2014-02-27 2019-08-07 ユーシーエル ビジネス ピーエルシー Ａｐｒｉｌバリアント
JP6418050B2 (ja) * 2015-04-15 2018-11-07 三菱電機株式会社 増幅器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114711A (ja) * 2010-11-25 2012-06-14 Mitsubishi Electric Corp 増幅器及び通信装置
WO2017145258A1 (ja) * 2016-02-23 2017-08-31 三菱電機株式会社 負荷変調増幅器
US20180013391A1 (en) * 2016-05-17 2018-01-11 Nxp Usa, Inc. Multiple-path rf amplifiers with angularly offset signal path directions, and methods of manufacture thereof
US20200186097A1 (en) * 2018-12-05 2020-06-11 Nxp Usa, Inc. Integrally-formed multiple-path power amplifier with on-die combining node structure

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