WO2023187921A1 - ドハティ増幅器 - Google Patents

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WO2023187921A1
WO2023187921A1 PCT/JP2022/015098 JP2022015098W WO2023187921A1 WO 2023187921 A1 WO2023187921 A1 WO 2023187921A1 JP 2022015098 W JP2022015098 W JP 2022015098W WO 2023187921 A1 WO2023187921 A1 WO 2023187921A1
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WO
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transistor
peak
semiconductor chip
doherty amplifier
signal path
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Application number
PCT/JP2022/015098
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English (en)
French (fr)
Inventor
勝也 嘉藤
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics

Definitions

  • the present disclosure relates to a Doherty amplifier.
  • Patent Document 1 discloses a Doherty amplifier in which two stages of main transistors are integrated into one semiconductor chip, two stages of peak transistors are integrated into one semiconductor chip, and these semiconductor chips are mounted on a resin substrate. ing.
  • Manufacturing variations In amplifiers, it is important to sufficiently reduce characteristic fluctuations due to manufacturing variations in order to improve yield. Manufacturing variations generally occur from lot to lot, wafer to wafer, or semiconductor chip to semiconductor chip. In transistors, manufacturing variations occur due to, for example, parasitic capacitance Cds between source and drain. Further, in a matching circuit, manufacturing variations occur due to, for example, MIM (Metal-Insulator-Metal) capacitance.
  • MIM Metal-Insulator-Metal
  • the signal amplified in the main transistor path and the signal amplified in the peak transistor path be combined in power without loss. That is, when the passing phase of the entire main transistor path is ⁇ main, and the passing phase of the entire peak transistor path is ⁇ peak, it is preferable that ⁇ main and ⁇ peak be the same. When a phase difference occurs between ⁇ main and ⁇ peak, a composite loss occurs and the saturated output power of the Doherty amplifier decreases. For this reason, Doherty amplifiers are generally designed so that the difference between ⁇ main and ⁇ peak is zero.
  • Patent Document 1 due to semiconductor manufacturing variations, for example, a case may occur in which the Cds and MIM capacitance of the main transistor both vary toward the higher side, and the Cds and MIM capacitance of the peak transistor both vary toward the lower side. As the capacitance increases, the passing phase retards, and as the capacitance decreases, the passing phase advances. As a result, in the above case, the difference between ⁇ main and ⁇ peak becomes very large, and there is a possibility that the saturated output power decreases.
  • An object of the present disclosure is to obtain a Doherty amplifier that can suppress a decrease in saturated output power due to manufacturing variations.
  • the Doherty amplifier according to the first disclosure includes: an input terminal, an output terminal, a first main transistor provided in a first signal path connecting the input terminal and the output terminal, and among the first signal path, a second main transistor provided closer to the output terminal than the first main transistor; a first peak transistor provided in a second signal path connecting the input terminal and the output terminal; and a second signal path. a second peak transistor provided closer to the output terminal than the first peak transistor, one of the first peak transistor and the second peak transistor, and the first main transistor The other of the first peak transistor and the second peak transistor and the second main transistor are formed on a second semiconductor chip.
  • a Doherty amplifier includes an input terminal, an output terminal, a first main transistor provided in a first signal path connecting the input terminal and the output terminal, and a first main transistor that connects the input terminal and the output terminal.
  • a first peak transistor provided in a second signal path connecting said first peak transistor, a first matching circuit provided in said first signal path, and a second matching circuit provided in said second signal path, said The first main transistor and the first peak transistor are formed on a first semiconductor chip, and the first matching circuit and the second matching circuit are formed on a second semiconductor chip.
  • one of the first peak transistor and the second peak transistor and the first main transistor are formed on the first semiconductor chip. Further, the other of the first peak transistor and the second peak transistor and the second main transistor are formed on the second semiconductor chip. This allows one of the first peak transistor and the second peak transistor to have similar variations in the first main transistor. Further, the other of the first peak transistor and the second peak transistor and the second main transistor can have similar variations. Therefore, the phase difference between the first signal path and the second signal path can be suppressed.
  • the first main transistor and the first peak transistor are formed on the first semiconductor chip, and the first matching circuit and the second matching circuit are formed on the second semiconductor chip. This allows the first main transistor and the first peak transistor to have similar variations. Further, the first matching circuit and the second matching circuit can have similar variations. Therefore, the phase difference between the first signal path and the second signal path can be suppressed.
  • FIG. 2 is a plan view of the Doherty amplifier according to the first embodiment.
  • 1 is a circuit diagram of a Doherty amplifier according to Embodiment 1.
  • FIG. It is a figure explaining the passing phase of a Doherty amplifier.
  • FIG. 3 is a plan view of a Doherty amplifier according to a first comparative example.
  • FIG. 7 is a plan view of a Doherty amplifier according to a second comparative example.
  • FIG. 7 is a circuit diagram of a Doherty amplifier according to a second comparative example.
  • FIG. 7 is a diagram showing calculation results of saturated output power of a Doherty amplifier according to a comparative example.
  • 3 is a diagram showing calculation results of saturated output power of the Doherty amplifier according to the first embodiment.
  • FIG. 7 is a diagram showing an interstage matching circuit according to a first modification of the first embodiment.
  • FIG. 7 is a diagram showing an interstage matching circuit according to a second modification of the first embodiment.
  • FIG. 7 is a diagram showing an interstage matching circuit according to a third modification of the first embodiment.
  • FIG. 7 is a diagram showing an interstage matching circuit according to a fourth modification of the first embodiment.
  • FIG. 3 is a plan view of a Doherty amplifier according to a second embodiment. 7 is a plan view of a Doherty amplifier according to a modification of the second embodiment.
  • FIG. FIG. 7 is a plan view of a Doherty amplifier according to a third embodiment.
  • FIG. 7 is a plan view of a Doherty amplifier according to a fourth embodiment.
  • FIG. 7 is a plan view of a Doherty amplifier according to a modification of the fourth embodiment.
  • FIG. 7 is a plan view of a Doherty amplifier according to a fifth embodiment.
  • FIG. 2 is a diagram illustrating the structure of a transistor.
  • FIG. 1 is a plan view of Doherty amplifier 100 according to the first embodiment.
  • FIG. 2 is a circuit diagram of Doherty amplifier 100 according to the first embodiment.
  • Doherty amplifier 100 is used, for example, in wireless communication.
  • Doherty amplifier 100 includes an input terminal 1 and an output terminal 2.
  • a first main transistor 40 is provided in the first signal path P1 that connects the input terminal 1 and the output terminal 2.
  • a second main transistor 42 is provided closer to the output terminal 2 than the first main transistor 40 is.
  • a first peak transistor 41 is provided in the second signal path P2 that connects the input terminal 1 and the output terminal 2.
  • a second peak transistor 43 is provided closer to the output terminal 2 than the first peak transistor 41 is.
  • the first peak transistor 41 and the first main transistor 40 are formed on the semiconductor chip 20.
  • the second peak transistor 43 and the second main transistor 42 are formed on the semiconductor chip 22. That is, the first peak transistor 41 and the first main transistor 40 are formed on the same semiconductor substrate. Further, the second peak transistor 43 and the second main transistor 42 are formed on the same semiconductor substrate.
  • a first inter-stage matching circuit 50 is provided between the first main transistor 40 and the second main transistor 42 in the first signal path P1.
  • a second inter-stage matching circuit 51 is provided between the first peak transistor 41 and the second peak transistor 43 in the second signal path P2.
  • the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 are formed on the semiconductor chip 21. That is, the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 are formed on the same semiconductor substrate.
  • the Doherty amplifier 100 is integrated on a resin substrate 10.
  • the input terminal 1 is connected to a circuit 30 formed on a resin substrate 10.
  • the circuit 30 includes a distribution circuit 70, an input delay line 80, a main transistor input matching circuit 90, and a peak transistor input matching circuit 91.
  • the circuit 30 is connected to the gate terminal of the first main transistor 40 and the gate terminal of the first peak transistor 41 via bonding wires 60 and 64, respectively.
  • a semiconductor chip 20, a semiconductor chip 21, and a semiconductor chip 22 are die-bonded to the die pad 11.
  • the semiconductor chip 20 and the semiconductor chip 21 are connected by bonding wires 61 and 65.
  • the semiconductor chip 21 and the semiconductor chip 22 are connected by bonding wires 62 and 66.
  • the drain terminal of the second main transistor 42 and the drain terminal of the second peak transistor 43 are connected to the circuit 31 formed on the resin substrate 10 by bonding wires 63 and 67, respectively.
  • the circuit 31 includes a combining circuit 71, an output delay line 81, a main transistor output matching circuit 92, and a peak transistor output matching circuit 93.
  • the circuit 31 is connected to the output terminal 2.
  • the semiconductor chips 20 and 22 are formed from, for example, a SiC substrate.
  • the first main transistor 40, the first peak transistor 41, the second main transistor 42, and the second peak transistor 43 are, for example, GaN-HEMTs (High Electron Mobility Transistors).
  • the first main transistor 40, the first peak transistor 41, the second main transistor 42, and the second peak transistor 43 have a parasitic capacitance Cds between their sources and drains.
  • the semiconductor chip 21 is formed from an inexpensive substrate such as GaAs or Si.
  • an MIM capacitor is integrated into the semiconductor chip 21.
  • the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 are composed of, for example, two parallel capacitors, one series capacitor, and one series inductor.
  • the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 may be designed in consideration of the parasitic inductance of the bonding wires 61, 62, 65, and 66.
  • the resin substrate 10 is made of a material such as FR4.
  • the thickness of the resin substrate 10 is 200 to 500 ⁇ m. By making the resin substrate 10 thinner, the thermal resistance of the transistor can be reduced. On the other hand, by increasing the thickness of the resin substrate 10, multilayer wiring becomes possible. This increases the degree of circuit integration, making it possible to reduce the size and cost. Note that the drain bias circuit and gate bias circuit are omitted in FIGS. 1 and 2.
  • a Doherty amplifier with high efficiency and low distortion is used, for example, as a transmission power amplifier in a communication base station.
  • a main transistor biased to class AB or B and a peak transistor biased to class C are combined in parallel using a ⁇ /4 line.
  • a ⁇ /4 line is placed at the output of one amplifier and the input of the other amplifier.
  • the ⁇ /4 line corresponds to the input delay line 80 and the output delay line 81.
  • the Doherty amplifier 100 can achieve high efficiency over a wide output power range.
  • FIG. 3 is a diagram illustrating the passing phase of the Doherty amplifier.
  • FIG. 3 shows the passing phase at each circuit end face of the two-stage Doherty circuit.
  • ⁇ main be the passing phase of the entire first signal path P1 on the main transistor side.
  • ⁇ MI is the passing phase from the input signal terminal to the input end of the first stage transistor chip.
  • ⁇ M1 is the passing phase of the first stage transistor chip.
  • ⁇ M2 is the passing phase of the interstage matching circuit.
  • ⁇ M3 is the passing phase of the final stage transistor chip.
  • ⁇ MO is a passing phase from the output end of the final stage transistor to the synthesis point.
  • ⁇ main is the sum of ⁇ MI, ⁇ M1, ⁇ M2, ⁇ M3, and ⁇ MO.
  • ⁇ PI is the passing phase from the input signal terminal to the input end of the first stage transistor chip.
  • ⁇ P1 is the passing phase of the first stage transistor chip.
  • ⁇ P2 is the passing phase of the interstage matching circuit.
  • ⁇ P3 is the passing phase of the final stage transistor chip.
  • ⁇ PO is the passing phase from the output end of the final stage transistor to the synthesis point.
  • ⁇ main is the sum of ⁇ PI, ⁇ P1, ⁇ P2, ⁇ P3, and ⁇ PO.
  • ⁇ main and ⁇ peak must be the same in order for the signal amplified in the first signal path P1 and the signal amplified in the second signal path P2 to be power-combined without loss.
  • a phase difference occurs between the two, a composite loss occurs, and the saturated output power of the Doherty amplifier decreases.
  • a comparative example of this embodiment will be described.
  • a Doherty amplifier for example, there is an MMIC (Monolithic Microwave Integrated Circuit) in which most of a two-stage Doherty amplifier circuit is integrated into one semiconductor chip. In the millimeter wave band, the circuit size is generally not negligible compared to the wavelength. Therefore, it is necessary to configure the Doherty amplifier with a distributed constant circuit. MMIC allows manufacturing with accurate dimensional accuracy. Furthermore, it is possible to downsize the Doherty amplifier. On the other hand, when using a high-performance semiconductor substrate such as GaN on SiC, the manufacturing cost may increase due to the large chip area of MMIC.
  • MMIC Metal Organic Microwave Integrated Circuit
  • FIG. 4 is a plan view of the Doherty amplifier 800 according to the first comparative example.
  • the first main transistor 40, the first inter-stage matching circuit 50, and the second main transistor 42 are integrated on separate semiconductor chips 20a to 22a, respectively.
  • the first peak transistor 41, the second inter-stage matching circuit 51, and the second peak transistor 43 are integrated on separate semiconductor chips 20b to 22b, respectively.
  • the matching circuit can be integrated on an inexpensive GaAs or Si substrate, and only the transistor can be integrated on a high-performance semiconductor substrate. As a result, in low-frequency L-band, S-band, etc., it is possible to realize cost reduction while maintaining performance.
  • FIG. 5 is a plan view of a Doherty amplifier 900 according to a second comparative example.
  • FIG. 6 is a circuit diagram of a Doherty amplifier 900 according to a second comparative example.
  • the first main transistor 40, the interstage matching circuit 50a, and the second main transistor 42 are integrated into one semiconductor chip 23. Further, the first peak transistor 41, the interstage matching circuit 51a, and the second peak transistor 43 are integrated into one semiconductor chip 24. This configuration also allows the Doherty amplifier 900 to be miniaturized.
  • the Cds of the transistor and the MIM capacitance of the matching circuit simultaneously increase in the first signal path P1, and the Cds of the transistor and the MIM capacitance of the matching circuit simultaneously decrease in the second signal path P2.
  • the passing phase retards, and as the capacitance decreases, the passing phase advances. That is, ⁇ M1, ⁇ M2, and ⁇ M3 all become large, and ⁇ P1, ⁇ P2, and ⁇ P3 all become small, and as a result, the passing phase difference ⁇ between ⁇ main and ⁇ peak may become extremely large. At this time, the saturated output power decreases.
  • final stage transistors, interstage matching circuits, and first stage transistors are each integrated into one semiconductor chip.
  • ⁇ M1 ⁇ P1, ⁇ M2 ⁇ P2, and ⁇ M3 ⁇ P3 have values close to zero even if the Cds or MIM capacitance varies. Therefore, the passing phase difference ⁇ due to manufacturing variations can be suppressed, and a decrease in saturated output power can be suppressed.
  • Doherty amplifier 100 is composed of a plurality of semiconductor chips, manufacturing costs can be suppressed compared to MMIC.
  • FIG. 7 is a diagram showing calculation results of the saturated output power of the Doherty amplifier 900 according to the comparative example.
  • FIG. 8 is a diagram showing a calculation result of the saturated output power of Doherty amplifier 100 according to the first embodiment.
  • the variation elements are the Cds of the first main transistor 40, the second main transistor 42, the first peak transistor 41, and the second peak transistor 43, and the MIM capacitance of the interstage matching circuit. Calculations were performed for the case where each variation element varied by ⁇ 15% with respect to the design center.
  • the passing phase difference is 0 degrees and the saturated output power is 47.5 dBm at the design center.
  • the passing phase difference remains at 20 degrees and the fluctuation in the saturated output power remains at a drop of 0.2 dB.
  • the variations in the semiconductor chips 23 and 24 are in opposite directions, the passing phase difference becomes 102 degrees or more, and the saturated output power decreases by 0.9 dB or more.
  • the maximum value of the passing phase difference is 22 degrees, and the maximum decrease in the saturated output power is 0.3 dB.
  • fluctuations in the passing phase difference ⁇ can be suppressed, and a decrease in the saturated output power can be suppressed.
  • the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 may be formed on separate semiconductor chips. Also in this case, by integrating the first-stage transistors and the last-stage transistors into one semiconductor chip, it is possible to suppress fluctuations in the passing phase difference ⁇ compared to the Doherty amplifier 900.
  • the second main transistor 42 and the second peak transistor 43 may be formed on separate semiconductor chips. Also in this case, the first main transistor 40 and the first peak transistor 41 are formed on one semiconductor chip 20, and the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 are formed on one semiconductor chip 21. This makes it possible to suppress fluctuations in the passing phase difference ⁇ .
  • the first main transistor 40 and the first peak transistor 41 may be formed on separate semiconductor chips.
  • the second main transistor 42 and the second peak transistor 43 are formed on one semiconductor chip 22, and the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 are formed on one semiconductor chip 21. This makes it possible to suppress fluctuations in the passing phase difference ⁇ . In this way, some of the circuits in FIG. 1 may be formed on separate chips depending on the allowable passing phase difference ⁇ .
  • the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 are formed on one semiconductor chip 21.
  • the present invention is not limited to this, and the input matching circuit of the main transistor and the peak transistor may be formed on one semiconductor chip. Further, the output matching circuit of the main transistor and the peak transistor may be formed on one semiconductor chip.
  • FIG. 9 is a diagram showing an interstage matching circuit according to a first modification of the first embodiment.
  • FIG. 10 is a diagram showing an interstage matching circuit according to a second modification of the first embodiment.
  • FIG. 11 is a diagram showing an interstage matching circuit according to a third modification of the first embodiment.
  • FIG. 12 is a diagram showing an interstage matching circuit according to a fourth modification of the first embodiment. As shown in FIGS.
  • the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 may be, for example, a ⁇ -type circuit, a T-type circuit, or a combination thereof. Furthermore, the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 may be different circuits. For example, the first inter-stage matching circuit 50 may be the circuit shown in FIG. 9, and the second inter-stage matching circuit 51 may be the circuit shown in FIG.
  • the configuration of the circuit 30 is not limited as long as it has the same function as the circuit shown in FIG. 2. The same applies to the circuit 31.
  • the Doherty amplifier 100 may be a symmetrical Doherty amplifier or an asymmetrical Doherty amplifier in which the main transistor and the peak transistor have different total gate widths.
  • the die pad 11 is not limited to being formed on the resin substrate 10, but may be formed in the resin substrate 10 and provided in an opening where a heat sink is exposed.
  • FIG. 13 is a plan view of Doherty amplifier 200 according to the second embodiment.
  • the first main transistor 40, the first peak transistor 41, the second main transistor 42, and the second peak transistor 43 are formed on the semiconductor chip 220.
  • the main transistor input matching circuit 52 and the peak transistor input matching circuit 53 are formed on the same semiconductor chip 221 as the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51.
  • Input matching circuits 52 and 53 are part of input matching circuits 90 and 91, respectively.
  • Input matching circuits 52 and 53 are connected to circuit 30 via bonding wires 68 and 69.
  • the other configurations are similar to those of the first embodiment.
  • the first main transistor 40 and the first peak transistor 41 in the first stage are arranged outside the second main transistor 42 and the second peak transistor 43 in the final stage. Further, the input matching circuits 52 and 53 are arranged outside the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51.
  • the passing phase difference ⁇ due to manufacturing variations can be suppressed, and the decrease in saturated output power can be suppressed.
  • the number of chips can be reduced compared to Embodiment 1, so Doherty amplifier 200 can be further miniaturized.
  • FIG. 14 is a plan view of a Doherty amplifier 300 according to a modification of the second embodiment.
  • the first main transistor 40 and the first peak transistor 41 in the first stage may be arranged inside the second main transistor 42 and the second peak transistor 43 in the final stage.
  • the input matching circuits 52 and 53 are arranged inside the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51.
  • the final stage transistors which tend to become hot during operation, can be placed apart from each other. Therefore, an increase in the channel temperature of the final stage transistor can be suppressed, and operation at a high environmental temperature is possible.
  • FIG. 15 is a plan view of Doherty amplifier 400 according to the third embodiment.
  • the second peak transistor 43 and the first main transistor 40 are formed on the semiconductor chip 420, and the first peak transistor 41 and the second main transistor 42 are formed on the semiconductor chip 422.
  • the signal paths of the main transistor and the peak transistor are in opposite directions on the semiconductor chip.
  • the gate widths of the first main transistor 40 and the first peak transistor 41 may be the same, and the gate widths of the second main transistor 42 and the second peak transistor 43 may be the same.
  • a signal from the input terminal 1 is input to the first peak transistor 41 via the distribution circuit 101 and the input matching delay circuit 102.
  • the input matching delay circuit 102 has the functions of an input matching circuit and a delay circuit. Further, a signal from the input terminal 1 is input to the first main transistor 40 via the distribution circuit 101 and the input matching circuit 103.
  • the functions of distribution circuit 101, input matching delay circuit 102, and input matching circuit 103 are similar to those of circuit 30.
  • the signal from the second main transistor 42 is output from the output terminal 2 via the output matching delay circuit 104 and the combining circuit 106.
  • the output matching delay circuit 104 has the functions of an output matching circuit and a delay circuit.
  • the signal from the second peak transistor 43 is outputted from the output terminal 2 via the output matching circuit 105 and the combining circuit 106.
  • the functions of the output matching delay circuit 104, the output matching circuit 105, and the combining circuit 106 are similar to the functions of the circuit 31.
  • the transistor sizes of the first main transistor 40 and the first peak transistor 41 are the same, and the transistor sizes of the second main transistor 42 and the second peak transistor 43 are the same. Therefore, semiconductor chips of the same type or specifications can be used as the semiconductor chip 420 and the semiconductor chip 422. In other words, the semiconductor chip 420 and the semiconductor chip 422 can be obtained from the same wafer.
  • the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 may be formed on separate semiconductor chips. Also in this case, by integrating the first main transistor 40 and the second peak transistor 43 and the second main transistor 42 and the first peak transistor 41 into one semiconductor chip, the passing phase difference is Fluctuations in ⁇ can be suppressed.
  • the second main transistor 42 and the first peak transistor 41 may be formed on separate semiconductor chips. Also in this case, the first main transistor 40 and the second peak transistor 43 are formed on one semiconductor chip 420, and the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 are formed on one semiconductor chip 21. This makes it possible to suppress fluctuations in the passing phase difference ⁇ .
  • the first main transistor 40 and the second peak transistor 43 may be formed on separate semiconductor chips.
  • the second main transistor 42 and the first peak transistor 41 are formed on one semiconductor chip 422, and the first inter-stage matching circuit 50 and the second inter-stage matching circuit 51 are formed on one semiconductor chip 21. This makes it possible to suppress fluctuations in the passing phase difference ⁇ . In this way, some of the circuits in FIG. 15 may be formed on separate chips depending on the allowable passing phase difference ⁇ .
  • FIG. 16 is a plan view of Doherty amplifier 500 according to the fourth embodiment.
  • This embodiment differs from Embodiment 1 in that the bonding wires that connect the semiconductor chips in the first signal path P1 and the bonding wires that connect the semiconductor chips in the second signal path P2 are non-parallel. .
  • the other configurations are the same as in the first embodiment.
  • bonding wire 60 and bonding wire 64, bonding wire 61 and bonding wire 65, bonding wire 62 and bonding wire 66, and bonding wire 63 and bonding wire 67 are non-parallel.
  • the distance between the bonding wires is narrower on the side of the semiconductor chips 20 and 22 where transistors are integrated. That is, the distance between the bonding wires 61 and 65 that connect the semiconductor chip 20 and the semiconductor chip 21 adjacent to the semiconductor chip 20 becomes wider as the bonding wires get closer to the semiconductor chip 21. Similarly, the distance between the bonding wires 62 and 66 that connect the semiconductor chip 22 and the semiconductor chip 21 adjacent to the semiconductor chip 22 increases as the bonding wires get closer to the semiconductor chip 21.
  • the transistors When two transistors are integrated into one semiconductor chip, the transistors are adjacent to each other.
  • the bonding wires that will eventually be connected to the transistors are also adjacent.
  • the electromagnetic fields of adjacent bonding wires may combine and degrade RF characteristics.
  • by arranging adjacent bonding wires in a non-parallel manner it is possible to suppress electromagnetic field coupling between the wires while suppressing the chip size.
  • the semiconductor chips 20 and 22 can be made smaller. Thereby, the Doherty amplifier 500 can be manufactured at low cost.
  • FIG. 17 is a plan view of a Doherty amplifier 600 according to a modification of the fourth embodiment.
  • the distance between the bonding wires may be wider on the side of the semiconductor chips 20 and 22 where transistors are integrated. Further, the non-parallel bonding wires of this embodiment may be applied to the second and third embodiments.
  • FIG. 18 is a plan view of Doherty amplifier 700 according to the fifth embodiment.
  • the second peak transistor 743 is longer than the second main transistor 42 in the signal propagation direction.
  • the signal propagation direction is from input terminal 1 to output terminal 2 in FIG.
  • the drain pad 122 of the second main transistor 42 is provided on the side of the second main transistor 42 in the signal propagation direction.
  • the drain pad 121 of the second peak transistor 743 is provided adjacent to the second peak transistor 743 in a direction perpendicular to the signal propagation direction.
  • the output of the second peak transistor 743 is connected via the lead line 120 to the drain pad 121 arranged perpendicularly to the gate pad.
  • Bonding wire 67 connected to drain pad 121 is connected to circuit 31 via pad 123.
  • the bonding wire 67 connected to the drain pad 121 of the second peak transistor 743 is inclined by 90 degrees or more with respect to the bonding wire 63 connected to the drain pad of the second main transistor 42 .
  • Other configurations are similar to those of the fourth embodiment.
  • the Doherty amplifier 700 of this embodiment is an asymmetric Doherty amplifier in which the total gate width of the second peak transistor 743 is larger than the total gate width of the second main transistor 42.
  • Asymmetric Doherty amplifiers can achieve higher efficiency at lower output power than symmetric Doherty amplifiers.
  • FIG. 19 is a diagram illustrating the structure of a transistor.
  • D represents a drain
  • S represents a source
  • G represents a gate
  • W1 represents a unit gate width.
  • the total gate width is the product of the unit gate width W1 and the number of gates.
  • the second main transistor 42 and the second peak transistor 743 have the same number of gates and different unit gate widths W1.
  • the output signal of the second peak transistor 743 is routed to the center of the semiconductor chip 22 using a thin lead-out line 120.
  • the drain pad 121 can be provided between the second main transistor 42 and the second peak transistor 743. Therefore, it is possible to prevent the semiconductor chip 22 from becoming elongated in the signal propagation direction, and it is possible to suppress blank spaces due to differences in unit gate widths. Further, a wide interval between the bonding wires 62 and 66 can be ensured, and electromagnetic field coupling can be suppressed. Furthermore, electromagnetic coupling between the bonding wires 63 and 68 can also be suppressed.

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Abstract

本開示に係るドハティ増幅器は、入力端子と、出力端子と、前記入力端子と前記出力端子とを繋ぐ第１信号経路に設けられた第１メイントランジスタと、前記第１信号経路のうち、前記第１メイントランジスタよりも前記出力端子側に設けられた第２メイントランジスタと、前記入力端子と前記出力端子とを繋ぐ第２信号経路に設けられた第１ピークトランジスタと、前記第２信号経路のうち、前記第１ピークトランジスタよりも前記出力端子側に設けられた第２ピークトランジスタと、を備え、前記第１ピークトランジスタと前記第２ピークトランジスタの一方と、前記第１メイントランジスタは、第１半導体チップに形成され、前記第１ピークトランジスタと前記第２ピークトランジスタの他方と、前記第２メイントランジスタは、第２半導体チップに形成される。

Description

ドハティ増幅器
　本開示は、ドハティ増幅器に関する。
　特許文献１には、２段のメイントランジスタを１つの半導体チップに集積化し、２段のピークトランジスタを１つの半導体チップに集積化し、これらの半導体チップを樹脂基板上に実装したドハティ増幅器が開示されている。
米国特許第１０３８１９８４号公報
　増幅器では、製造ばらつきによる特性変動を十分に小さくすることが、歩留まりを改善するうえで重要である。一般に製造ばらつきは、ロット毎、ウエハ毎または半導体チップ毎に生じる。トランジスタにおいて、製造ばらつきは例えばソース－ドレイン間の寄生容量Ｃｄｓにより生じる。また整合回路では、製造ばらつきは例えばＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）容量によって生じる。
　ドハティ増幅器では、メイントランジスタ経路で増幅された信号とピークトランジスタ経路で増幅された信号が、損失無く電力合成されることが好ましい。つまり、メイントランジスタ経路全体の通過位相をθｍａｉｎ、ピークトランジスタ経路全体の通過位相をθｐｅａｋとした場合、θｍａｉｎとθｐｅａｋが同じであると良い。θｍａｉｎとθｐｅａｋに位相差が生じると、合成損失が発生し、ドハティ増幅器の飽和出力電力が低下する。このため、ドハティ増幅器は一般に、θｍａｉｎとθｐｅａｋの差がゼロになるように設計される。
　特許文献１では、半導体製造ばらつきにより、例えばメイントランジスタでＣｄｓとＭＩＭ容量が共に高いほうにばらつき、かつ、ピークトランジスタでＣｄｓとＭＩＭ容量が共に低いほうにばらつくケースが起こり得る。容量が増加すると通過位相は遅れ、容量が減少すると通過位相は進む。結果として、上記のケースでは、θｍａｉｎとθｐｅａｋの差が非常に大きくなり、飽和出力電力が低下するおそれがある。
　本開示は、製造ばらつきによる飽和出力電力の低下を抑制できるドハティ増幅器を得ることを目的とする。
　第１の開示に係るドハティ増幅器は、入力端子と、出力端子と、前記入力端子と前記出力端子とを繋ぐ第１信号経路に設けられた第１メイントランジスタと、前記第１信号経路のうち、前記第１メイントランジスタよりも前記出力端子側に設けられた第２メイントランジスタと、前記入力端子と前記出力端子とを繋ぐ第２信号経路に設けられた第１ピークトランジスタと、前記第２信号経路のうち、前記第１ピークトランジスタよりも前記出力端子側に設けられた第２ピークトランジスタと、を備え、前記第１ピークトランジスタと前記第２ピークトランジスタの一方と、前記第１メイントランジスタは、第１半導体チップに形成され、前記第１ピークトランジスタと前記第２ピークトランジスタの他方と、前記第２メイントランジスタは、第２半導体チップに形成される。
　第２の開示に係るドハティ増幅器は、入力端子と、出力端子と、前記入力端子と前記出力端子とを繋ぐ第１信号経路に設けられた第１メイントランジスタと、前記入力端子と前記出力端子とを繋ぐ第２信号経路に設けられた第１ピークトランジスタと、前記第１信号経路に設けられた第１整合回路と、前記第２信号経路に設けられた第２整合回路と、を備え、前記第１メイントランジスタと前記第１ピークトランジスタは、第１半導体チップに形成され、前記第１整合回路と前記第２整合回路は、第２半導体チップに形成される。
　第１の開示に係るドハティ増幅器では、第１ピークトランジスタと第２ピークトランジスタの一方と第１メイントランジスタは、第１半導体チップに形成される。また、第１ピークトランジスタと第２ピークトランジスタの他方と第２メイントランジスタは、第２半導体チップに形成される。これにより、第１ピークトランジスタと第２ピークトランジスタの一方と、第１メイントランジスタに同様のばらつきを持たせることができる。また、第１ピークトランジスタと第２ピークトランジスタの他方と、第２メイントランジスタに同様のばらつきを持たせることができる。従って、第１信号経路と第２信号経路の位相差を抑制できる。
　第２の開示に係るドハティ増幅器では、第１メイントランジスタと第１ピークトランジスタは、第１半導体チップに形成され、第１整合回路と第２整合回路は、第２半導体チップに形成される。これにより、第１メイントランジスタと第１ピークトランジスタに同様のばらつきを持たせることができる。また、第１整合回路と第２整合回路に同様のばらつきを持たせることができる。従って、第１信号経路と第２信号経路の位相差を抑制できる。
実施の形態１に係るドハティ増幅器の平面図である。 実施の形態１に係るドハティ増幅器の回路図である。 ドハティ増幅器の通過位相を説明する図である。 第１の比較例に係るドハティ増幅器の平面図である。 第２の比較例に係るドハティ増幅器の平面図である。 第２の比較例に係るドハティ増幅器の回路図である。 比較例に係るドハティ増幅器の飽和出力電力の計算結果を示す図である。 実施の形態１に係るドハティ増幅器の飽和出力電力の計算結果を示す図である。 実施の形態１の第１の変形例に係る段間整合回路を示す図である。 実施の形態１の第２の変形例に係る段間整合回路を示す図である。 実施の形態１の第３の変形例に係る段間整合回路を示す図である。 実施の形態１の第４の変形例に係る段間整合回路を示す図である。 実施の形態２に係るドハティ増幅器の平面図である。 実施の形態２の変形例に係るドハティ増幅器の平面図である。 実施の形態３に係るドハティ増幅器の平面図である。 実施の形態４に係るドハティ増幅器の平面図である。 実施の形態４の変形例に係るドハティ増幅器の平面図である。 実施の形態５に係るドハティ増幅器の平面図である。 トランジスタの構造を説明する図である。
　各実施の形態に係るドハティ増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係るドハティ増幅器１００の平面図である。図２は、実施の形態１に係るドハティ増幅器１００の回路図である。ドハティ増幅器１００は例えば無線通信に用いられる。ドハティ増幅器１００は、入力端子１と出力端子２とを備える。入力端子１と出力端子２とを繋ぐ第１信号経路Ｐ１には、第１メイントランジスタ４０が設けられる。第１信号経路Ｐ１のうち、第１メイントランジスタ４０よりも出力端子２側には、第２メイントランジスタ４２が設けられる。入力端子１と出力端子２とを繋ぐ第２信号経路Ｐ２には、第１ピークトランジスタ４１が設けられる。第２信号経路Ｐ２のうち、第１ピークトランジスタ４１よりも出力端子２側には、第２ピークトランジスタ４３が設けられる。
　第１ピークトランジスタ４１と第１メイントランジスタ４０は、半導体チップ２０に形成される。第２ピークトランジスタ４３と第２メイントランジスタ４２は、半導体チップ２２に形成される。つまり、第１ピークトランジスタ４１と第１メイントランジスタ４０は、同一の半導体基板上に形成されている。また、第２ピークトランジスタ４３と第２メイントランジスタ４２は、同一の半導体基板上に形成されている。
　第１信号経路Ｐ１のうち、第１メイントランジスタ４０と第２メイントランジスタ４２の間には、第１段間整合回路５０が設けられる。第２信号経路Ｐ２のうち、第１ピークトランジスタ４１と第２ピークトランジスタ４３の間には、第２段間整合回路５１が設けられる。第１段間整合回路５０と第２段間整合回路５１とは、半導体チップ２１に形成される。つまり、第１段間整合回路５０と第２段間整合回路５１は同一の半導体基板上に形成されている。
　ドハティ増幅器１００は樹脂基板１０に集積化されている。入力端子１は樹脂基板１０上に形成された回路３０に接続される。回路３０は、分配回路７０、入力遅延線路８０、メイントランジスタの入力整合回路９０およびピークトランジスタの入力整合回路９１から構成される。回路３０は、第１メイントランジスタ４０のゲート端子と第１ピークトランジスタ４１のゲート端子にそれぞれボンディングワイヤ６０、６４を介して接続される。
　ダイパッド１１には、半導体チップ２０、半導体チップ２１および半導体チップ２２がダイボンドされる。半導体チップ２０と半導体チップ２１はボンディングワイヤ６１、６５で接続される。半導体チップ２１と半導体チップ２２はボンディングワイヤ６２、６６で接続される。第２メイントランジスタ４２のドレイン端子と第２ピークトランジスタ４３のドレイン端子は、それぞれボンディングワイヤ６３、６７で樹脂基板１０に形成された回路３１に接続される。回路３１は、合成回路７１、出力遅延線路８１、メイントランジスタの出力整合回路９２およびピークトランジスタの出力整合回路９３から構成される。回路３１は出力端子２に接続される。
　半導体チップ２０、２２は例えばＳｉＣ基板から形成される。第１メイントランジスタ４０、第１ピークトランジスタ４１、第２メイントランジスタ４２および第２ピークトランジスタ４３は、例えばＧａＮ－ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）である。第１メイントランジスタ４０、第１ピークトランジスタ４１、第２メイントランジスタ４２および第２ピークトランジスタ４３は、ソース－ドレイン間に寄生容量Ｃｄｓを有する。
　半導体チップ２１は例えばＧａＡｓまたはＳｉなどの安価な基板から形成される。半導体チップ２１には、例えばＭＩＭキャパシタが集積化される。第１段間整合回路５０と第２段間整合回路５１は、例えば２つの並列容量と１つの直列容量と１つの直列インダクタから構成される。第１段間整合回路５０と第２段間整合回路５１は、ボンディングワイヤ６１、６２、６５、６６の寄生インダクタンスを考慮して設計されても良い。
　樹脂基板１０は例えばＦＲ４などの材料から形成される。樹脂基板１０の厚さは２００～５００μｍである。樹脂基板１０を薄くすることで、トランジスタの熱抵抗を低減できる。一方、樹脂基板１０を厚くすることで多層配線化が可能となる。これにより、回路の集積度を高めて、小形化、低コスト化が可能となる。なお、図１、２において、ドレインバイアス回路とゲートバイアス回路は省略されている。
　高効率で低歪なドハティ増幅器は、例えば通信用基地局の送信電力増幅器として用いられる。ドハティ増幅器１００において、ＡＢ級またはＢ級にバイアスされたメイントランジスタと、Ｃ級にバイアスされたピークトランジスタが、λ／４線路を用いて並列に合成される。λ／４線路は一方の増幅器の出力と、他方の増幅器の入力に配置される。λ／４線路は、入力遅延線路８０と出力遅延線８１に該当する。
　大信号入力時には、メイントランジスタとピークトランジスタは同様に動作し、同相で合成される。このため、２合成増幅器と同様の特性が得られ、大きな飽和出力電力を実現できる。一方、小信号入力時には、メイントランジスタのみが動作し、メイントランジスタの出力側に接続したλ／４線路はインピーダンスインバータとして機能する。このため、高い負荷インピーダンスによる高効率を得ることができる。以上から、ドハティ増幅器１００では、広い出力電力範囲で高効率を実現できる。
　図３は、ドハティ増幅器の通過位相を説明する図である。図３には、２段のドハティ回路の各回路端面での通過位相が示されている。メイントランジスタ側の第１信号経路Ｐ１全体の通過位相をθｍａｉｎとする。θＭＩは入力信号端子から初段トランジスタチップの入力端までの通過位相である。θＭ１は初段トランジスタチップの通過位相である。θＭ２は段間整合回路の通過位相である。θＭ３は最終段トランジスタチップの通過位相である。θＭＯは、最終段トランジスタの出力端から合成点までの通過位相である。θｍａｉｎは、θＭＩ、θＭ１、θＭ２、θＭ３、θＭＯの和である。
　同様に、ピークトランジスタ側の第２信号経路Ｐ２全体の通過位相をθｐｅａｋとする。θＰＩは入力信号端子から初段トランジスタチップの入力端までの通過位相である。θＰ１は、初段トランジスタチップの通過位相である。θＰ２は段間整合回路の通過位相である。θＰ３は最終段トランジスタチップの通過位相である。θＰＯは、最終段トランジスタの出力端から合成点までの通過位相である。θｍａｉｎは、θＰＩ、θＰ１、θＰ２、θＰ３、θＰＯの和である。
　ドハティ増幅器において、第１信号経路Ｐ１で増幅された信号と第２信号経路Ｐ２で増幅された信号が損失無く電力合成されるには、θｍａｉｎとθｐｅａｋが同じである必要がある。両者に位相差が生じると合成損失が発生し、ドハティ増幅器の飽和出力電力が低下する。
　次に、本実施の形態の比較例について説明する。ドハティ増幅器として、例えば２段のドハティ増幅回路の大部分を１つの半導体チップに集積化したＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｉｃｒｏｗａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）がある。ミリ波帯では一般に回路サイズが波長に比べて無視できない。このため、ドハティ増幅器を分布定数回路で構成する必要がある。ＭＭＩＣによれば、正確な寸法精度での製造が可能となる。また、ドハティ増幅器の小型化が可能となる。一方、ＧａＮ　ｏｎ　ＳｉＣなどの高性能な半導体基板を用いる場合、ＭＭＩＣではチップ面積が大きいため、製造コストが増大するおそれがある。
　図４は、第１の比較例に係るドハティ増幅器８００の平面図である。ドハティ増幅器８００では、第１メイントランジスタ４０、第１段間整合回路５０、第２メイントランジスタ４２は、それぞれ別の半導体チップ２０ａ～２２ａに集積される。また、第１ピークトランジスタ４１、第２段間整合回路５１、第２ピークトランジスタ４３は、それぞれ別の半導体チップ２０ｂ～２２ｂに集積される。この場合、整合回路を安価なＧａＡｓまたはＳｉ基板に集積化し、トランジスタのみを高性能な半導体基板に集積化できる。これにより、周波数の低いＬ帯、Ｓ帯などでは、性能を維持した上で低コスト化を実現できる。
　図５は、第２の比較例に係るドハティ増幅器９００の平面図である。図６は、第２の比較例に係るドハティ増幅器９００の回路図である。ドハティ増幅器９００では、第１メイントランジスタ４０、段間整合回路５０ａ、第２メイントランジスタ４２が１つの半導体チップ２３に集積される。また、第１ピークトランジスタ４１、段間整合回路５１ａ、第２ピークトランジスタ４３が１つの半導体チップ２４に集積される。この構成によっても、ドハティ増幅器９００を小型化できる。
　ドハティ増幅器８００、９００では、半導体製造ばらつきにより、第１信号経路Ｐ１でトランジスタのＣｄｓと整合回路のＭＩＭ容量が同時に増加し、第２信号経路P２でトランジスタのＣｄｓと整合回路のＭＩＭ容量が同時に減少する場合がある。容量が増加すると通過位相は遅れ、容量が減少すると通過位相は進む。つまり、θＭ１、θＭ２、θＭ３が共に大きくなり、θＰ１、θＰ２、θＰ３が共に小さくなり、結果としてθｍａｉｎとθｐｅａｋの通過位相差Δが非常に大きくなるおそれがある。このとき、飽和出力電力が低下する。
　これに対し本実施の形態では、最終段トランジスタ同士、段間整合回路同士、初段トランジスタ同士をそれぞれ１つの半導体チップに集積化する。一般に、同一チップ内のばらつきは同様である。このため、θＭ１―θＰ１、θＭ２―θＰ２、θＭ３―θＰ３は、ＣｄｓまたはＭＩＭ容量がばらついても、ゼロに近い値となる。従って、製造ばらつきによる通過位相差Δを抑制でき、飽和出力電力の低下を抑制できる。また、本実施の形態では、ドハティ増幅器１００が複数の半導体チップから構成されるため、ＭＭＩＣと比べて製造コストを抑制できる。
　次に、ドハティ増幅器のＲＦ特性のばらつきの計算結果を説明する。図７は、比較例に係るドハティ増幅器９００の飽和出力電力の計算結果を示す図である。図８は、実施の形態１に係るドハティ増幅器１００の飽和出力電力の計算結果を示す図である。比較例に係るドハティ増幅器９００において、半導体チップ同士を接続するボンディングワイヤの持つインダクタンスは半導体チップ上に集積化されると仮定した。ばらつき要素は、第１メイントランジスタ４０、第２メイントランジスタ４２、第１ピークトランジスタ４１、第２ピークトランジスタ４３のＣｄｓと、段間整合回路のＭＩＭ容量である。各ばらつき要素が設計中心に対して±１５％変動した場合について計算を行った。
　図７、８において、チップ内のＣｄｓ、ＭＩＭ容量が大きい方にばらついた場合はプラス、小さい方にばらついた場合はマイナス、中心値である場合はｔｙｐの記号が付されている。比較例に係るドハティ増幅器９００では、設計中心において通過位相差は０度、飽和出力電力は４７．５ｄＢｍである。半導体チップ２３、２４のＣｄｓ、ＭＩＭ容量が共にプラスまたはマイナスに変動した場合は、通過位相差は２０度、飽和出力電力の変動は０．２ｄＢの低下に留まる。ところが、半導体チップ２３、２４でばらつきが逆方向となる場合、通過位相差は１０２度以上となり、飽和出力電力は０．９ｄＢ以上低下する。
　一方、本実施の形態に係るドハティ増幅器１００では、全てのばらつきの組合せを考慮した場合でも、通過位相差の最大値は２２度であり、飽和出力電力の低下は最大で０．３ｄＢである。このように本実施の形態では、通過位相差Δの変動が抑えられ、飽和出力電力の低下を抑制できることが分かる。
　本実施の形態の変形例として、第１段間整合回路５０と第２段間整合回路５１は別個の半導体チップに形成されても良い。この場合も、初段トランジスタ同士と最終段トランジスタ同士をそれぞれ１つの半導体チップに集積化することで、ドハティ増幅器９００と比較して通過位相差Δの変動を抑制できる。
　また、第２メイントランジスタ４２と第２ピークトランジスタ４３が別個の半導体チップに形成されても良い。この場合も、第１メイントランジスタ４０と第１ピークトランジスタ４１が１つの半導体チップ２０に形成され、第１段間整合回路５０と第２段間整合回路５１が１つの半導体チップ２１に形成されることで、通過位相差Δの変動を抑制できる。
　同様に、第１メイントランジスタ４０と第１ピークトランジスタ４１が別個の半導体チップに形成されても良い。この場合も、第２メイントランジスタ４２と第２ピークトランジスタ４３が１つの半導体チップ２２に形成され、第１段間整合回路５０と第２段間整合回路５１が１つの半導体チップ２１に形成されることで、通過位相差Δの変動を抑制できる。このように、許容される通過位相差Δに応じて、図１において一部の回路を別のチップに形成しても良い。
　また、本実施の形態では、第１段間整合回路５０と第２段間整合回路５１が１つの半導体チップ２１に形成されるものとした。これに限らず、メイントランジスタとピークトランジスタの入力整合回路が１つの半導体チップに形成されても良い。また、メイントランジスタとピークトランジスタの出力整合回路が１つの半導体チップに形成されても良い。
　第１段間整合回路５０、第２段間整合回路５１の構成は限定されず、図２に示される回路と同様の機能を有すれば別の構成でも良い。図９は、実施の形態１の第１の変形例に係る段間整合回路を示す図である。図１０は、実施の形態１の第２の変形例に係る段間整合回路を示す図である。図１１は、実施の形態１の第３の変形例に係る段間整合回路を示す図である。図１２は、実施の形態１の第４の変形例に係る段間整合回路を示す図である。図９～１２に示されるように、第１段間整合回路５０、第２段間整合回路５１は、例えばπ型回路、Ｔ型回路またはこれらの組合せであっても良い。さらに、第１段間整合回路５０と第２段間整合回路５１は異なる回路であっても良い。例えば第１段間整合回路５０は図９に示される回路であり、第２段間整合回路５１は図１０に示される回路であっても良い。
　回路３０の構成は限定されず、図２に示される回路と同様の機能を有すれば良い。回路３１についても同様である。また、ドハティ増幅器１００は対称ドハティ増幅器であっても良く、メイントランジスタとピークトランジスタでトータルゲート幅の異なる非対称ドハティ増幅器であっても良い。ダイパッド１１は樹脂基板１０上に限らず、樹脂基板１０に形成され、ヒートシンクが露出した開口部に設けられても良い。
　上述した変形は、以下の実施の形態に係るドハティ増幅器について適宜応用することができる。なお、以下の実施の形態に係るドハティ増幅器については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
　図１３は、実施の形態２に係るドハティ増幅器２００の平面図である。本実施の形態では、第１メイントランジスタ４０と、第１ピークトランジスタ４１と、第２メイントランジスタ４２と、第２ピークトランジスタ４３は、半導体チップ２２０に形成される。また、メイントランジスタの入力整合回路５２とピークトランジスタの入力整合回路５３が、第１段間整合回路５０、第２段間整合回路５１と同じ半導体チップ２２１に形成される。入力整合回路５２、５３は、それぞれ入力整合回路９０、９１の一部である。入力整合回路５２、５３は、ボンディングワイヤ６８、６９を介して回路３０と接続される。他の構成は実施の形態１の構成と同様である。
　初段の第１メイントランジスタ４０および第１ピークトランジスタ４１は、最終段の第２メイントランジスタ４２および第２ピークトランジスタ４３の外側に配置される。また、入力整合回路５２、５３は第１段間整合回路５０、第２段間整合回路５１の外側に配置される。
　本実施の形態においても、製造ばらつきによる通過位相差Δを抑制でき、飽和出力電力の低下を抑制できる。また、本実施の形態では、実施の形態１よりもチップ数を削減できるため、ドハティ増幅器２００をさらに小型化できる。
　図１４は、実施の形態２の変形例に係るドハティ増幅器３００の平面図である。初段の第１メイントランジスタ４０および第１ピークトランジスタ４１は、最終段の第２メイントランジスタ４２および第２ピークトランジスタ４３の内側に配置されても良い。この場合、入力整合回路５２、５３は第１段間整合回路５０、第２段間整合回路５１の内側に配置される。変形例では、動作時に高温になり易い最終段トランジスタ同士を離して配置できる。このため、最終段トランジスタのチャネル温度の上昇を抑制でき、高い環境温度での動作が可能となる。
実施の形態３．
　図１５は、実施の形態３に係るドハティ増幅器４００の平面図である。本実施の形態では、第２ピークトランジスタ４３と第１メイントランジスタ４０は、半導体チップ４２０に形成され、第１ピークトランジスタ４１と第２メイントランジスタ４２は、半導体チップ４２２に形成される。本実施の形態では、メイントランジスタとピークトランジスタの信号経路が半導体チップ上で逆向きとなる。
　また、第１メイントランジスタ４０と第１ピークトランジスタ４１のゲート幅は同じであっても良く、第２メイントランジスタ４２と第２ピークトランジスタ４３のゲート幅は同じであっても良い。
　入力端子１からの信号は、分配回路１０１、入力整合遅延回路１０２を介して第１ピークトランジスタ４１に入力される。入力整合遅延回路１０２は入力整合回路と遅延回路の機能を有する。また、入力端子１からの信号は、分配回路１０１、入力整合回路１０３を介して第１メイントランジスタ４０に入力される。分配回路１０１、入力整合遅延回路１０２、入力整合回路１０３の機能は、回路３０の機能と同様である。
　第２メイントランジスタ４２からの信号は、出力整合遅延回路１０４と合成回路１０６を介して出力端子２から出力される。出力整合遅延回路１０４は出力整合回路と遅延回路の機能を有する。第２ピークトランジスタ４３から信号は、出力整合回路１０５、合成回路１０６を介して出力端子２から出力される。出力整合遅延回路１０４、出力整合回路１０５、合成回路１０６の機能は、回路３１の機能と同様である。
　本実施の形態では、ＣｄｓまたはＭＩＭ容量がばらついても、θＭ３―θＰ１、θＭ２―θＰ２、θＭ１―θＰ３を抑制できる。従って、製造ばらつきによる通過位相差Δを抑制でき、飽和出力電力の低下を抑制できる。
　さらに、第１メイントランジスタ４０と第１ピークトランジスタ４１のトランジスタサイズは同じであり、第２メイントランジスタ４２と第２ピークトランジスタ４３のトランジスタサイズは同じである。このため、半導体チップ４２０と半導体チップ４２２として、同じ種類または同じ仕様の半導体チップを用いることができる。つまり、半導体チップ４２０と半導体チップ４２２を同一のウエハから取得できる。
　半導体チップ４２０と半導体チップ４２２として、例えばウエハ上で隣り合うチップを使用することで、チップ間の半導体製造ばらつきをさらに抑制できる。また、実施の形態１では、２種類の半導体チップ２０、２２を準備する必要があったが、本実施の形態では１種類の半導体チップ４２０、４２２を準備すれば良い。従って、生産性を高めることができる。
　本実施の形態の変形例として、第１段間整合回路５０と第２段間整合回路５１は別個の半導体チップに形成されても良い。この場合も、第１メイントランジスタ４０と第２ピークトランジスタ４３、第２メイントランジスタ４２と第１ピークトランジスタ４１をそれぞれ１つの半導体チップに集積化することで、ドハティ増幅器９００と比較して通過位相差Δの変動を抑制できる。
　また、第２メイントランジスタ４２と第１ピークトランジスタ４１が別個の半導体チップに形成されても良い。この場合も、第１メイントランジスタ４０と第２ピークトランジスタ４３が１つの半導体チップ４２０に形成され、第１段間整合回路５０と第２段間整合回路５１が１つの半導体チップ２１に形成されることで、通過位相差Δの変動を抑制できる。
　同様に、第１メイントランジスタ４０と第２ピークトランジスタ４３が別個の半導体チップに形成されても良い。この場合も、第２メイントランジスタ４２と第１ピークトランジスタ４１が１つの半導体チップ４２２に形成され、第１段間整合回路５０と第２段間整合回路５１が１つの半導体チップ２１に形成されることで、通過位相差Δの変動を抑制できる。このように、許容される通過位相差Δに応じて、図１５において一部の回路を別のチップに形成しても良い。
実施の形態４．
　図１６は、実施の形態４に係るドハティ増幅器５００の平面図である。本実施の形態では、第１信号経路Ｐ１で半導体チップ間を接続するボンディングワイヤと、第２信号経路Ｐ２で当該半導体チップ間を接続するボンディングワイヤは非平行である点が実施の形態１と異なる。他の構成は実施の形態１と同様である。本実施の形態においてボンディングワイヤ６０とボンディングワイヤ６４、ボンディングワイヤ６１とボンディングワイヤ６５、ボンディングワイヤ６２とボンディングワイヤ６６、ボンディングワイヤ６３とボンディングワイヤ６７がそれぞれ非並行である。
　ボンディングワイヤの間隔は、トランジスタが集積化されている半導体チップ２０、２２側で狭くなっている。つまり、半導体チップ２０と、半導体チップ２０に隣接する半導体チップ２１とを接続するボンディングワイヤ６１、６５は、半導体チップ２１に近づくほど間隔が広がる。同様に、半導体チップ２２と、半導体チップ２２に隣接する半導体チップ２１とを接続するボンディングワイヤ６２、６６は、半導体チップ２１に近づくほど間隔が広がる。
　２つのトランジスタを１つの半導体チップに集積化する場合、トランジスタ同士が隣接する。結果的にトランジスタに接続されるボンディングワイヤも隣接する。隣接するボンディングワイヤの電磁界は結合し、ＲＦ特性を劣化させることがある。本実施の形態では、隣接するボンディングワイヤを非並行に配置することで、チップサイズを抑制しながらワイヤ間の電磁界結合を抑制できる。
　また、ボンディングワイヤの間隔を半導体チップ２０、２２側で狭くすることで、半導体チップ２０、２２を小さくすることができる。これにより、ドハティ増幅器５００を低コストで製造できる。
　図１７は、実施の形態４の変形例に係るドハティ増幅器６００の平面図である。ボンディングワイヤの間隔は、トランジスタが集積化されている半導体チップ２０、２２側で広くなっていても良い。また、実施の形態２、３に本実施の形態の非平行なボンディングワイヤを適用しても良い。
実施の形態５．
　図１８は、実施の形態５に係るドハティ増幅器７００の平面図である。本実施の形態では、第２ピークトランジスタ７４３は、第２メイントランジスタ４２よりも信号伝搬方向に長い。信号伝搬方向は図１８において入力端子１から出力端子２に向かう方向である。第２メイントランジスタ４２のドレインパッド１２２は、第２メイントランジスタ４２の信号伝搬方向側に設けられる。第２ピークトランジスタ７４３のドレインパッド１２１は、第２ピークトランジスタ７４３と信号伝搬方向と垂直な方向に隣接して設けられる。
　第２ピークトランジスタ７４３の出力は、引き出し線路１２０を介して、ゲートパッドに対して垂直に配置されたドレインパッド１２１に接続される。ドレインパッド１２１に接続されたボンディングワイヤ６７はパッド１２３を介して回路３１に接続される。第２メイントランジスタ４２のドレインパッドに接続されるボンディングワイヤ６３に対して、第２ピークトランジスタ７４３のドレインパッド１２１に接続されるボンディングワイヤ６７は、９０度以上傾いている。他の構成は実施の形態４の構成と同様である。
　本実施の形態のドハティ増幅器７００は、第２ピークトランジスタ７４３のトータルゲート幅が、第２メイントランジスタ４２のトータルゲート幅より大きい非対称ドハティ増幅器である。非対称ドハティ増幅器では、対称ドハティ増幅器に対して、より低出力電力での高効率を実現できる。
　図１９は、トランジスタの構造を説明する図である。図１９においてＤはドレイン、Ｓはソース、Ｇはゲート、Ｗ１は単位ゲート幅を示す。トータルゲート幅は単位ゲート幅Ｗ１とゲート本数の積である。単位ゲート幅Ｗ１が長いほど、トランジスタは信号伝搬方向に長くなる。ゲート本数を増やすと、トランジスタは信号伝搬方向と垂直な方向に長くなる。本実施の形態では、第２メイントランジスタ４２と第２ピークトランジスタ７４３において、ゲート本数は同じであり、単位ゲート幅Ｗ１が異なる。
　単位ゲート幅Ｗ１が異なるトランジスタを１つの半導体チップに集積化する場合、単位ゲート幅Ｗ１の差の分だけ空白ができるという問題がある。本実施の形態では、細い引き出し線路１２０で第２ピークトランジスタ７４３の出力信号を半導体チップ２２の中央まで引き回す。これにより、第２メイントランジスタ４２と第２ピークトランジスタ７４３の間にドレインパッド１２１を設けることができる。従って、半導体チップ２２が信号伝搬方向に長くなることを抑制でき、単位ゲート幅の差による空白を抑制できる。また、ボンディングワイヤ６２、６６の間隔を広く確保でき、電磁界結合を抑制できる。また、ボンディングワイヤ６３、６８間の電磁界結合も抑制できる。
　各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。
　１　入力端子、２　出力端子、１０　樹脂基板、１１　ダイパッド、２０、２０ａ、２１、２２、２２ａ、２３、２４　半導体チップ、３０、３１　回路、４０　第１メイントランジスタ、４１　第１ピークトランジスタ、４２　第２メイントランジスタ、４３　第２ピークトランジスタ、５０　第１段間整合回路、５０ａ　段間整合回路、５１　第２段間整合回路、５１ａ　段間整合回路、５２、５３　入力整合回路、６０～６８　ボンディングワイヤ、７０　分配回路、７１　合成回路、８０　入力遅延線路、８１　出力遅延線路、９０、９１　入力整合回路、９２、９３　出力整合回路、１００　ドハティ増幅器、１０１　分配回路、１０２　入力整合遅延回路、１０３　入力整合回路、１０４　出力整合遅延回路、１０５　出力整合回路、１０６　合成回路、１２０　線路、１２１、１２２　ドレインパッド、１２３　パッド、２００　ドハティ増幅器、２２０、２２１　半導体チップ、３００、４００　ドハティ増幅器、４２０、４２２　半導体チップ、５００、６００、７００　ドハティ増幅器、７４３　第２ピークトランジスタ、８００、９００　ドハティ増幅器、Ｃｄｓ　寄生容量、Ｐ１　第１信号経路、Ｐ２　第２信号経路、Ｗ１　単位ゲート幅、Δ　通過位相差

Claims (16)

  1. 　入力端子と、
    　出力端子と、
    　前記入力端子と前記出力端子とを繋ぐ第１信号経路に設けられた第１メイントランジスタと、
    　前記第１信号経路のうち、前記第１メイントランジスタよりも前記出力端子側に設けられた第２メイントランジスタと、
    　前記入力端子と前記出力端子とを繋ぐ第２信号経路に設けられた第１ピークトランジスタと、
    　前記第２信号経路のうち、前記第１ピークトランジスタよりも前記出力端子側に設けられた第２ピークトランジスタと、
    　を備え、
    　前記第１ピークトランジスタと前記第２ピークトランジスタの一方と、前記第１メイントランジスタは、第１半導体チップに形成され、
    　前記第１ピークトランジスタと前記第２ピークトランジスタの他方と、前記第２メイントランジスタは、第２半導体チップに形成されることを特徴とするドハティ増幅器。
  2. 　前記第１信号経路のうち、前記第１メイントランジスタと前記第２メイントランジスタの間に設けられた第１段間整合回路と、
    　前記第２信号経路のうち、前記第１ピークトランジスタと前記第２ピークトランジスタの間に設けられた第２段間整合回路と、
    　を備え、
    　前記第１段間整合回路と第２段間整合回路とは、第３半導体チップに形成されることを特徴とする請求項１に記載のドハティ増幅器。
  3. 　前記第１ピークトランジスタと前記第１メイントランジスタは、第１半導体チップに形成され、
    　前記第２ピークトランジスタと前記第２メイントランジスタは、第２半導体チップに形成されることを特徴とする請求項１または２に記載のドハティ増幅器。
  4. 　前記第２ピークトランジスタと前記第１メイントランジスタは、第１半導体チップに形成され、
    　前記第１ピークトランジスタと前記第２メイントランジスタは、第２半導体チップに形成されることを特徴とする請求項１または２に記載のドハティ増幅器。
  5. 　前記第１メイントランジスタと前記第１ピークトランジスタのゲート幅は同じであり、
    　前記第２メイントランジスタと前記第２ピークトランジスタのゲート幅は同じであることを特徴とする請求項４に記載のドハティ増幅器。
  6. 　前記第１半導体チップと前記第２半導体チップは同じ種類の半導体チップであることを特徴とする請求項５に記載のドハティ増幅器。
  7. 　前記第１信号経路で半導体チップ間を接続する第１ボンディングワイヤと、前記第２信号経路で前記半導体チップ間を接続する第２ボンディングワイヤは非平行であることを特徴とする請求項３に記載のドハティ増幅器。
  8. 　前記第１半導体チップまたは前記第２半導体チップと、隣接する半導体チップとを接続する第１ボンディングワイヤおよび第２ボンディングワイヤは、前記隣接する半導体チップに近づくほど間隔が広がることを特徴とする請求項７に記載のドハティ増幅器。
  9. 　前記第１信号経路で半導体チップ間を接続する第１ボンディングワイヤと、前記第２信号経路で前記半導体チップ間を接続する第２ボンディングワイヤは非平行であることを特徴とする請求項４に記載のドハティ増幅器。
  10. 　前記第２ピークトランジスタは、前記第２メイントランジスタよりも信号伝搬方向に長く、
    　前記第２ピークトランジスタのドレインパッドは、前記第２ピークトランジスタと前記信号伝搬方向と垂直な方向に隣接して設けられることを特徴とする請求項３に記載のドハティ増幅器。
  11. 　前記第２メイントランジスタのドレインパッドに接続されるボンディングワイヤに対して、前記第２ピークトランジスタのドレインパッドに接続されるボンディングワイヤは、９０度以上傾いていることを特徴とする請求項１０に記載のドハティ増幅器。
  12. 　入力端子と、
    　出力端子と、
    　前記入力端子と前記出力端子とを繋ぐ第１信号経路に設けられた第１メイントランジスタと、
    　前記入力端子と前記出力端子とを繋ぐ第２信号経路に設けられた第１ピークトランジスタと、
    　前記第１信号経路に設けられた第１整合回路と、
    　前記第２信号経路に設けられた第２整合回路と、
    　を備え、
    　前記第１メイントランジスタと前記第１ピークトランジスタは、第１半導体チップに形成され、
    　前記第１整合回路と前記第２整合回路は、第２半導体チップに形成されることを特徴とするドハティ増幅器。
  13. 　前記第１信号経路のうち、前記第１メイントランジスタよりも前記出力端子側に設けられた第２メイントランジスタと、
    　前記第２信号経路のうち、前記第１ピークトランジスタよりも前記出力端子側に設けられた第２ピークトランジスタと、
    　を備え、
    　前記第２メイントランジスタと前記第２ピークトランジスタは、前記第１半導体チップに形成されることを特徴とする請求項１２に記載のドハティ増幅器。
  14. 　前記第１メイントランジスタと前記第１ピークトランジスタは、前記第２メイントランジスタと前記第２ピークトランジスタの内側に設けられることを特徴とする請求項１３に記載のドハティ増幅器。
  15. 　前記第１整合回路は、前記第１信号経路のうち、前記第１メイントランジスタと前記第２メイントランジスタの間に設けられ、
    　前記第２整合回路は、前記第２信号経路のうち、前記第１ピークトランジスタと前記第２ピークトランジスタの間に設けられることを特徴とする請求項１３または１４に記載のドハティ増幅器。
  16. 　前記第１信号経路で半導体チップ間を接続する第１ボンディングワイヤと、前記第２信号経路で前記半導体チップ間を接続する第２ボンディングワイヤは非平行であることを特徴とする請求項１２または１３に記載のドハティ増幅器。
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