CN114614770A - 在单独基板上具有功率晶体管和静电放电保护电路的功率放大器 - Google Patents

在单独基板上具有功率晶体管和静电放电保护电路的功率放大器 Download PDF

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Abstract

本公开涉及在单独基板上具有功率晶体管和静电放电保护电路的功率放大器。一种放大器包括半导体管芯和不同于所述半导体管芯的基板。所述半导体管芯包括III‑V半导体基板、第一RF信号输入端、第一RF信号输出端和晶体管(例如，GaN FET)。所述晶体管具有电耦合到所述第一RF信号输入端的控制端和电耦合到所述第一RF信号输出端的载流端。所述基板包括第二RF信号输入端、第二RF信号输出端、耦合在所述第二RF信号输入端与所述第二RF信号输出端之间的电路系统，以及静电放电(ESD)保护电路。所述放大器还包括电耦合在所述ESD保护电路与所述晶体管的所述控制端之间的连接件。所述基板可以是(例如，具有驱动晶体管和/或阻抗匹配电路系统的)另一半导体管芯或集成无源装置。

Description

在单独基板上具有功率晶体管和静电放电保护电路的功率放 大器
技术领域
本文中所描述的主题的实施例大体上涉及具有静电放电电路系统 的功率放大器和晶体管。
背景技术
氮化镓(GaN)场效应晶体管(FET)越来越多地用于蜂窝式基站和 其它系统的高功率放大器电路以提高效率和工作带宽。事实证明，与GaN FET的一些基于硅的同类装置相比，GaN FET由于其相对高的功率密度 和相对高的单元电流增益频率而提供较高的放大器性能。对于给定的输 出功率电平，更高的功率密度使得管芯外围更小。与硅装置相比，这可以实现更低的漏极-源极电容CDS和更高的输出阻抗以及更宽的输出带 宽。
不管使用哪种半导体技术(例如，硅或GaN)，FET晶体管的栅极 氧化物都可能会因瞬态静电放电(ESD)事件而受损。因此，ESD保护 电路可以与FET栅极一起集成到功率晶体管管芯中。但即便如此，在许 多情况下，GaN的相对较高的晶片成本会使得在GaN FET管芯上包括 额外电路系统的成本过高。因此，ESD电路系统通常不与GaN FET栅极 一起实施，这会使GaN FET栅极的敏感栅极氧化物暴露于在制造期间或 稍后，例如在将GaN FET部署在场中时可能发生的高电位ESD事件。 因此，考虑到GaN的高晶片成本，需要一种用于保护GaNFET栅极氧 化物免受ESD事件影响的方法和电路。
发明内容
根据本发明的一个方面，提供一种放大器，包括：
第一半导体管芯，所述第一半导体管芯包括III-V半导体基板、 第一射频(RF)信号输入端、第一RF信号输出端和第一晶体管，其 中所述第一晶体管具有电耦合到所述第一RF信号输入端的控制端和 电耦合到所述第一RF信号输出端的载流端；
基板，所述基板不同于所述第一半导体管芯，其中所述基板包括 第二RF信号输入端、第二RF信号输出端、耦合在所述第二RF信号 输入端与所述第二RF信号输出端之间的电路系统以及第一静电放电 (ESD)保护电路；以及
第一连接件，所述第一连接件电耦合在所述第一ESD保护电路 与所述第一晶体管的所述控制端之间。
根据一个或多个实施例，所述第一晶体管是耗尽型氮化镓场效应 晶体管，所述控制端是栅极端，并且所述载流端是漏极端。
根据一个或多个实施例，所述基板另外包括耦合到所述第一ESD 保护电路的第一偏置电压控制电路，其中所述第一偏置电压控制电路 包括被配置成耦合到外部偏置电压源的偏置输入端和被配置成耦合到 所述第一晶体管的所述控制端的偏置输出端，其中在操作期间，所述 偏置输出端通过所述第一连接件将DC偏置电压传送到所述第一晶体 管的所述控制端。
根据一个或多个实施例，所述第一偏置电压控制电路包括：直流-直 流(DC-DC)电压转换器，所述DC-DC电压转换器电耦合在所述偏置 输入端与所述偏置输出端之间，并且其中所述DC-DC电压转换器被配 置成将被提供到所述偏置输入端的DC电压转换成所述偏置输出端处的 负DC电压。
根据一个或多个实施例，所述第一ESD保护包括：具有阳极和阴极 的二极管，其中所述阳极电耦合到所述第一偏置电压控制电路的所述输 入端；以及ESD电压钳位电路，所述ESD电压钳位电路耦合到所述阴 极。
根据一个或多个实施例，所述基板是硅基板；并且所述二极管包括 至少部分地由所述硅基板的多晶硅层形成的P-N结多晶硅二极管。
根据一个或多个实施例，所述ESD电压钳位电路包括第二晶体管， 所述第二晶体管具有耦合到接地节点的栅极端和源极端，以及耦合到 所述二极管的漏极端。
根据一个或多个实施例，所述第二晶体管是接地栅极(gg)n沟道 MOSFET。
根据一个或多个实施例，所述基板是由与所述第一半导体管芯的半 导体材料不同的半导体材料形成的第二半导体管芯，其中耦合在所述第 二RF信号输入端与所述第二RF信号输出端之间的所述电路系统包括 具有第二控制端和第二载流端的一个或多个第二晶体管，其中所述第二 控制端电耦合到所述第二RF信号输入端，并且所述第二载流端电耦合 到所述第二RF信号输出端。
根据一个或多个实施例，所述第二半导体管芯另外包括：第二ESD 电路，所述第二ESD电路耦合到所述第二晶体管的所述第二控制端。
根据一个或多个实施例，放大器另外包括：去耦电容器，所述去耦 电容器具有电耦合到所述第二载流端的第一端和电耦合到所述第二RF 信号输出端的第二端。
根据一个或多个实施例，所述基板是集成无源装置(IPD)，并且其 中耦合在所述第二RF信号输入端与所述第二RF信号输出端之间的所 述电路系统包括阻抗匹配电路。
根据一个或多个实施例，所述基板的所述第二RF信号输出端和所 述第一半导体管芯的所述第一RF信号输入端通过所述第一连接件电耦 合在一起。
根据一个或多个实施例，所述第一连接件包括一个或多个键合线。
根据一个或多个实施例，放大器另外包括第二连接件，所述第二连 接件电耦合在所述基板的所述第二RF信号输出端与所述第一半导体管 芯的所述第一RF信号输入端之间。
根据本发明的第二方面，提供一种放大器，包括：
第一半导体管芯，所述第一半导体管芯包括第一射频(RF)信号 输入端、第一RF信号输出端、第一晶体管和静电放电(ESD)保护电 路，其中所述第一晶体管具有电耦合到所述第一RF信号输入端的控 制端和电耦合到所述第一RF信号输出端的载流端；
第二半导体管芯，所述第二半导体管芯包括第二RF信号输入端、 第二RF信号输出端和氮化镓(GaN)晶体管，其中所述GaN晶体管 具有电耦合到所述第二RF信号输入端的控制端和电耦合到所述第二 RF信号输出端的载流端；以及
第一连接件，所述第一连接件电耦合在所述ESD保护电路与所 述GaN晶体管的所述控制端之间。
根据一个或多个实施例，所述第一半导体管芯选自硅基板、硅锗 (SiGe)基板、绝缘体上硅(SOI)基板和绝缘体上SiGe(SGOI)基板。
根据一个或多个实施例，所述第二半导体管芯选自GaN基板、硅上 GaN基板和碳化硅上GaN基板。
根据一个或多个实施例，所述放大器是多尔蒂功率放大器，所述多 尔蒂功率放大器包括主放大器、峰值放大器和耦合到所述主放大器和所 述峰值放大器的输出的求和节点；并且所述主放大器包括所述第一半导 体管芯和所述第二半导体管芯，其中所述第一半导体管芯的所述第一RF 信号输入端对应于主放大器输入，并且所述第二半导体管芯的所述第二 RF信号输出端对应于主放大器输出。
根据一个或多个实施例，放大器另外包括：基板，所述主放大器和 所述峰值放大器耦合到所述基板；以及相移和阻抗反转元件，所述相移 和阻抗反转元件电耦合在所述第二RF信号输出端与所述求和节点之间。
附图说明
可以结合以下图式考虑，通过参考具体实施方式和权利要求书得到 对主题的更完整理解，其中类似参考标号在各图中指代相似元件。应注 意，各图之间的对应组件(即，具有类似或相同特性和/或功能性的组件) 具有相同的参考标号，或具有相同的最后两位数字(例如，图1、2和4- 8的组件120、220、420、520、620、720和820是“对应组件”)。
图1是根据示例实施例的两级放大器的简化框图，所述两级放大器 具有驱动级管芯、具有氮化镓(GaN)晶体管的末级管芯以及驱动级管 芯上用于GaN晶体管输入的静电放电(ESD)电路；
图2是根据示例实施例的两级级联放大器的电路图，所述两级级联 放大器具有驱动级管芯、具有GaN晶体管的末级管芯以及驱动级管芯上 用于GaN晶体管输入的ESD电路；
图3是示出根据示例实施例的图2的ESD电路的电流对电压响应 的图表；
图4是根据示例实施例的两级级联放大器的电路图，所述两级级联 放大器具有硅共源共栅驱动级管芯、具有GaN晶体管的末级管芯以及驱 动级管芯上用于GaN晶体管输入的ESD电路；
图5是根据示例实施例的单级放大器的电路图，所述单级放大器具 有在集成无源装置(IPD)上实施的输入电路、具有GaN晶体管的放大 器管芯以及IPD上用于GaN晶体管输入的ESD电路；
图6是根据示例实施例的包括被封装在高功率封装中的两级放大器 的RF放大器装置的例子的俯视图；
图7是根据示例实施例的包括被封装在方形扁平无引线封装中的两 级放大器的RF放大器装置的例子的俯视图；并且
图8是根据示例实施例的包括多尔蒂功率放大器模块中的两级主放 大器的RF放大器装置的例子的俯视图。
具体实施方式
本发明主题的各种实施例包括用于保护氮化镓(GaN)场效应晶体 管(FET)栅极氧化物免受静电放电(ESD)事件影响的方法和电路。各 种实施例具体地包括一种放大器，所述放大器包括第一基板(例如，驱 动级管芯或集成无源装置(IPD))、具有GaN FET的放大器管芯以及第 一基板上被配置成保护GaN FET输入免受ESD事件影响的ESD保护电 路。本文中所公开的放大器和ESD保护电路配置为GaN FET栅极氧化 物提供ESD事件保护，而无需将宝贵的GaN管芯区域用于ESD保护电 路。另外，在一些实施例中，GaN FET是被配置成使用负栅极偏置电压 进行操作的耗尽型常开FET，并且ESD保护电路被配置成不干扰负栅极 偏置，同时对高正ESD电位电压进行钳位并使ESD能量远离ESD保护 电路所连接到的GaN FET短接。
GaN FET通常是耗尽型常开装置，其利用偏置电压控制电路来产生 负栅极电压以夹断所述装置。根据包括具有耗尽型GaN FET的GaN管 芯的一些实施例，上文所提到的第一基板(例如，驱动级管芯或IPD) 包括集成GaN偏置电压控制电路，所述集成GaN偏置电压控制电路电 耦合到GaN管芯并且被配置成提供负栅极电压以夹断GaN FET。更具 体地说，在此类实施例中，GaN偏置电压控制电路可被视为GaN负DC 偏置电路(例如，被配置成将第一(正或负)DC电压转换成待用作GaN 偏置电压的负DC电压的直流-直流(DC-DC)电压转换器)。如下文将 更详细地描述，ESD保护电路的实施例还包括在第一基板上并且耦合到 GaN偏置电压控制电路和GaN FET栅极。根据实施例，ESD保护电路 包括二极管和ESD电压钳位电路。二极管将ESD电压钳位电路与负栅 极偏置电压隔离，但允许与ESD事件相关联的高正电压传递到ESD电 压钳位电路，所述ESD电压钳位电路使ESD能量远离GaN FET栅极分 流。考虑到与GaN管芯区域相比，第一基板区域的成本较低，将GaN偏 置电压控制电路和ESD保护电路集成到第一基板中而不是集成到GaN 管芯中可以显著降低成本。
根据特定实施例，两级放大器包括连接到不同半导体技术(例如， 硅、硅锗、SOI、SGOI或其它合适的技术)的驱动级管芯的GaN FET末 级管芯，所述驱动级管芯包括用于GaNFET栅极的ESD保护电路。举 例来说，在各种实施例中，GaN FET末级管芯连接到包括硅横向扩散金 属氧化物半导体FET(LDMOS FET)的驱动级管芯，或包括硅或硅锗 (SiGe)互补金属氧化物半导体(CMOS)晶体管(例如，FET、BJT和 /或异质结双极晶体管(HBT))的堆叠的驱动级管芯，其中所述驱动级管 芯还包括用于GaN FET栅极的ESD保护电路。根据又一特定实施例， 单级放大器包括连接到IPD的GaN FET管芯，所述IPD包括用于GaN FET栅极的ESD保护电路。下文将更详细地描述这些实施例。
以下详细描述本质上仅为说明性的，且并不意图限制主题的实施例 或此类实施例的应用和使用。如本文中所使用，词语“示例性”和“例 子”意指“充当例子、例项或说明”。本文中描述为示例性或例子的任何 实施方案未必应被解释为比其它实施方案优选或有利。此外，并不意图 受到前述技术领域、背景技术或以下具体实施方式中呈现的任何明确或 暗示的理论束缚。
如本文中所使用，术语“晶体管”意指场效应晶体管(FET)、双极 结晶体管(BJT)、异质结双极晶体管(HBT)或另一类型的晶体管。举 例来说，“FET”可以是金属氧化物半导体FET(MOSFET)、横向扩散 MOSFET(LDMOS FET)、增强型或耗尽型高电子迁移率晶体管(HEMT)或另一类型的FET。以下描述将晶体管称为包括一个控制端和两个导电 端。例如，使用与FET相关联的术语，“控制端”是指晶体管的栅极端， 并且第一导电端和第二导电端是指晶体管的漏极端和源极端(或者源极 端和漏极端)。尽管以下描述可使用通常结合FET装置使用的术语，但 各种实施例不限于利用FET装置的实施方案，而是意图还适用于利用 BJT装置、HBT装置或其它类型的晶体管的实施方案。
术语“管芯”意指单个不同的半导体管芯，一个或多个电路组件(例 如，晶体管、无源装置等等)在所述半导体管芯内集成和/或直接物理连 接。术语“硅……管芯”(例如，如在“硅驱动级管芯”中)意指包括一 个或多个基于硅或基于SiGe的功率晶体管的集成电路管芯。例如， “硅……管芯”是包括形成在硅基板、SiGe基板、绝缘体上硅(SOI)基 板、绝缘体上SiGe(SGOI)基板或另一合适的基于硅或基于SiGe的基 板中和/或上的功率晶体管(例如，FET、BJT、HBT或其它类型的硅晶 体管)的管芯。“硅晶体管”意指其中主要导电沟道主要由硅或SiGe半 导体材料形成的晶体管。术语“GaN……管芯”(例如，如在“GaN末级 管芯”中)意指包括GaN功率晶体管的集成电路管芯。举例来说， “GaN……管芯”是包括形成在GaN基板、硅上GaN基板、碳化硅(SiC) 上GaN基板、氮化铝(AlN)上GaN基板、蓝宝石上GaN基板、金刚 石上GaN基板或另一合适的基于GaN的异质外延和基板布置中和/或上 的GaN功率晶体管的管芯。“GaN晶体管”或“GaN FET”意指其中主 要导电沟道主要由GaN半导体材料形成的晶体管。
图1是根据示例实施例的两级放大器100的简化框图，所述两级放 大器100具有在RF信号输入端102与RF信号输出端104之间以级联 布置电耦合在一起的硅驱动级管芯110和GaN末级管芯180。在实施例 中，驱动级管芯110包括硅管芯输入端120、硅管芯输出端122、输入阻 抗匹配电路130、硅晶体管140、级间阻抗匹配电路150的集成部分、驱 动级偏置电压控制电路134(“驱动级偏置电路”)、末级偏置电压控制电 路160(“末级偏置电路”)、驱动级ESD保护电路138(“驱动级ESD电 路”)、末级ESD保护电路162(“末级ESD电路”)和谐波控制电路170 (“末级谐波控制电路”)。末级偏置电路160、末级ESD保护电路162和 末级谐波控制电路170在本文中可以被称为驱动级管芯110的“二次电 路”，原因在于这些电路与驱动级管芯110集成，但其功能性分别与影响 GaN晶体管182的偏置电压、ESD保护或谐波控制相关联，如将稍后更 详细地描述。
沿着正向放大路径，RF信号输入端102通过连接件103(例如，键 合线、键合线阵列或其它电连接件)电耦合到硅管芯输入端120，硅管 芯输入端120耦合到输入阻抗匹配电路130的输入，输入阻抗匹配电路 130的输出耦合到硅晶体管140的输入144(控制端)，硅晶体管140的 输出146(导电端)耦合到级间阻抗匹配电路150的输入，并且级间阻 抗匹配电路150的输出耦合到硅管芯输出端122。
硅管芯输出端122通过连接件174(例如，键合线阵列或其它DC 耦合的导电连接件)电耦合到末级管芯180的GaN管芯输入端190。连 接件174表示硅晶体管140的输出(例如，漏极)与GaN晶体管182的 输入(例如，栅极)之间的级间匹配电路的非集成部分。更具体地说， 连接件174定位于电路中的低输入阻抗点处，以使硅晶体管140与具有 低栅极-源极电容Cgs的GaN晶体管182最终阻抗匹配。在一个实施例 中，连接件174是电感连接件，例如键合线阵列。在其它实施例中，可 以实施其它类型的DC耦合的连接件。举例来说，在替代实施例中，管 芯110、180可以是倒装芯片管芯，或可以配置或封装成使得DC偏置和RF信号可通过管芯110、180所耦合到的基板来传送，而不是通过键合 线或不同于基板的其它电连接件来传送。
在实施例中，末级管芯180包括GaN管芯输入端190、GaN管芯输 出端192和GaN晶体管182。继续沿着正向放大路径，GaN管芯输入端 190耦合到GaN晶体管182的输入184(控制端)，并且GaN晶体管182 的输出186(导电端)耦合到GaN管芯输出端192。GaN管芯输出端192通过连接件179(例如，键合线阵列或其它电连接件)电耦合到RF信号 输出端104。
在操作期间，通过输入阻抗匹配电路130传送通过RF信号输入端 102和硅管芯输入端120接收到的RF信号，所述输入阻抗匹配电路130 被配置成将放大器100的阻抗升高到较高阻抗电平(例如，50欧姆或另 一阻抗电平)以增强跨越频带的增益平坦度和功率传递。所得RF信号 接着由硅晶体管140放大(即，硅晶体管140充当将第一增益施加到RF 信号或“预放大”RF信号的驱动器放大器)。举例来说，硅晶体管140 可将在约10分贝(dB)到约25dB范围内(例如，在一些实施例中，约 20dB)的增益施加到RF信号，但由硅晶体管140施加的增益还可更低 或更高。接着通过级间阻抗匹配电路150的集成部分传送在硅晶体管140 的输出146处产生的已放大RF信号。接着通过连接件174将在输出端 122处产生的所得RF信号传送到末级管芯180的GaN管芯输入端190。 级间阻抗匹配电路150的集成部分和管芯110、180之间的连接件174一 起被配置成使硅晶体管140的输出阻抗(或漏极阻抗)与GaN晶体管182的输入阻抗匹配，以增强跨越频带的增益平坦度和功率传递。在一 些实施例中，连接件174是硅放大器140的输出与GaN放大器182的输 入184之间的级间匹配电路中的非集成串联电感组件。
在GaN管芯输入端190处接收到的已预放大RF信号由GaN晶体 管182放大(即，GaN晶体管182充当将第二增益施加到RF信号的最 终放大器)。举例来说，GaN晶体管182可将在约10dB到约15dB的范 围内(例如，在一些实施例中，约14dB)的增益施加到RF信号，从而 在装置100中产生在约20dB到约40dB的范围内(例如，在一些实施 例中，约35dB)的总增益，但由GaN晶体管182施加的增益和/或总装 置增益还可以更低或更高。接着通过GaN管芯输出端192和连接件179 将在GaN晶体管182的输出186处产生的已放大RF信号传送到RF信 号输出端104。
如上文所提及，驱动级管芯110另外包括集成驱动级偏置电压控制 电路134，所述集成驱动级偏置电压控制电路134被配置成将正偏置电 压传送到驱动级管芯110的硅晶体管140的输入144(例如，栅极端)。 因此，硅晶体管140的输入144接收正DC偏置电压以及产生高于和低 于DC偏置电压的电压摆动的RF信号。驱动级管芯110更具体地包括 第一偏置电压控制电路输入端139(简称为“偏置输入端”)，以及电耦 合在偏置输入端139与硅晶体管140的栅极之间的驱动级偏置电路134。 在实施例中，驱动级偏置电路134是DC-DC转换器电路。在各种实施 例中，驱动级偏置电路134可以被配置成：1)将正DC偏置电压转换成 不同电压电平下的另一正DC偏置电压；或2)将负DC偏置电压转换成 正DC偏置电压。偏置输入端139被配置成通过偏置输入端139从外部 偏置电路(例如，产生DC偏置电压+VDD或-VDD的外部电压源137)接 收偏置电压，并且驱动级偏置电路139对接收到的偏置电压执行DC-DC转换以产生驱动级栅极偏置电压，所述驱动级栅极偏置电压被提供到驱 动级管芯110的硅晶体管140的栅极。根据实施例，硅晶体管140被配 置成使用正DC偏置电压进行操作。在操作期间，由集成偏置电压控制 电路134通过偏置输入端139从外部偏置电压源137接收到的偏置电压 由电路134调节(例如，滤波)并被传送到硅晶体管140的输入144。
根据实施例，驱动级管芯110另外包括集成末级偏置电压控制电路 160，所述集成末级偏置电压控制电路160被配置成将负偏置电压传送 到末级管芯180的GaN晶体管182的输入184(例如，栅极端)。因此， GaN晶体管182的输入184接收负DC偏置电压以及产生高于和低于 DC偏置电压的电压摆动的RF信号。驱动级管芯110更具体地包括偏置 电压控制电路输入端158(简称为“偏置输入端”)，以及电耦合在偏置 输入端158与偏置输出端123之间的末级偏置电路160。在实施例中， 末级偏置电路160是DC-DC转换器电路。在各种实施例中，末级偏置 电路160可以被配置成：1)将正DC偏置电压转换成负DC偏置电压； 或2)将负DC偏置电压转换成不同电压电平下的另一负DC偏置电压。 偏置输入端158被配置成通过偏置输入端158从外部偏置电路(例如， 产生DC偏置电压+VDD或-VDD的外部电压源164)接收偏置电压，并且 末级偏置电路160对接收到的偏置电压执行DC-DC转换以产生末级栅 极偏置电压，所述末级栅极偏置电压被提供到末级管芯180的GaN晶体 管182的栅极。根据实施例，GaN晶体管182是耗尽型常开装置，并且 接收到并被传送的偏置电压是用于夹断GaN晶体管182的负DC偏置电 压。
根据实施例，末级偏置电路160通过驱动级管芯110的偏置输出端 123、连接件175(例如，一个或多个键合线或其它导电连接件)和末级 管芯180的偏置输入端191耦合到GaN晶体管182的栅极。根据另一实 施例，并且如末级偏置电路160与输出端122之间的虚线连接器175'所 指示，可以替换地通过连接件175'、输出端122、连接件174(例如，一 个或多个键合线或其它导电连接件)和末级管芯180的输入端190将末 级偏置电路160耦合到GaN晶体管182，而不是通过偏置输出端123、 连接件175和偏置输入端191将末级偏置电路160耦合到GaN晶体管 182。
末级偏置电路160和连接件175(或175'加174)一起被配置成对 DC偏置电压进行滤波，并在输入端191(或190)处产生所得偏置电压 信号。输入端191(或190)又电耦合到GaN晶体管182的输入184(例 如，栅极端)。在操作期间，由末级偏置电路160通过偏置输入端158从 外部偏置电压源164接收到的偏置电压由电路160调节(例如，滤波) 并通过驱动级管芯110的输出端123(或122)、连接件175(或175'加 174)和末级管芯180的偏置输入端191(或190)传送到GaN晶体管 182的输入184。
根据另一实施例，驱动级管芯110另外包括集成的第一ESD保护 电路138和第二ESD保护电路162(分别为“驱动级ESD电路”和“末 级ESD电路”)。驱动级ESD电路138耦合到偏置输入端139、驱动级 偏置电路134和硅晶体管140的输入144(例如，栅极端)。驱动级ESD电路138被配置成为硅FET 140的栅极氧化物提供ESD事件保护。相 反，末级ESD电路162耦合到偏置输入端158、末级偏置电路160和 GaN晶体管182的输入184(例如，栅极端)。
驱动级ESD电路138被配置成为硅晶体管140的栅极氧化物提供 ESD事件保护。更具体地说，驱动级ESD电路138被配置成在出现足够 正或负的电压条件时“接通”以使能量远离硅晶体管140的输入144分 流。类似地，末级ESD电路162被配置成为GaN晶体管182的栅极氧 化物提供ESD事件保护。更具体地说，末级ESD电路162被配置成在 出现足够正或负的电压条件时“接通”以使能量远离GaN晶体管182的 输入184分流。稍后将结合图2和3更详细地论述驱动级ESD电路138 和末级ESD电路162的示例电路配置。然而，重要的是，并且根据实施 例，驱动级ESD电路138和末级ESD电路162是以不同方式配置的， 因为末级ESD电路162包括至少一个额外组件(例如，图2的二极管 266)，包括所述至少一个额外组件是为了避免干扰(例如，分流)被提 供到GaN晶体管182的负栅极偏置。因为正栅极偏置被提供到硅晶体管 140，所以末级ESD电路162中的额外组件无需包括在驱动级ESD电路 138中。
如图1所指示，末级ESD保护电路162实施在驱动级管芯110上。 应注意，在驱动级管芯110上包括末级ESD电路162是特别有利的，因 为这为GaN FET 182的栅极氧化物提供了ESD事件保护，而无需利用 末级管芯180上宝贵的区域。
根据另一实施例，驱动级管芯110另外包括集成谐波控制电路170 (或“末级谐波控制电路”)，所述集成谐波控制电路170被配置成在放大 器100被配置成进行操作的基频(f0)的一个或多个谐波频率(例如，第 二谐波频率(2f0)、第三谐波频率(3f0)等等)下为信号提供通往外部接 地参考128的低阻抗路径。更具体地说，驱动级管芯110包括谐波控制电路输入端171和电耦合在谐波控制电路输入端171与外部接地参考128之间的集成谐波控制电路170。谐波控制电路输入端171通过连接 件178(例如，一个或多个键合线或其它导电连接件)电耦合到末级管 芯180的谐波信号输出端194。谐波信号输出端194又电耦合到GaN晶 体管182的输入端184(例如，栅极端)。在操作期间，通过连接件178 将在一个或多个谐波频率下在GaN晶体管182的输入端184处产生的 信号能量从谐波信号输出端194传送到谐波控制电路输入端171，并且 末级谐波控制电路170用于将谐波频率信号能量分流到外部接地参考 128。
与常规装置相比，图1的装置100可以具有数个优点。在概念上， 驱动级管芯110用于缓冲末级管芯180的输入。更具体地说，利用驱动 级管芯110隔离了末级管芯180的动态输入，这可以使装置100更适于 宽带应用。另外，驱动级管芯110与末级管芯180之间的交互可以使 AM/PM和AM/AM响应更好地整形。另外，驱动级管芯110可以为GaN 波整形提供恰当的输入谐波负载。又另外，驱动级管芯110的各种实施 例可以提供为可灵活地与多种高性能末级管芯180配对的标准选项，因 此能够更快速地将两级装置引入市场中。
现在将结合图2更详细地描述包括放大器100的更具体实施例的描 述的电路图。更具体地说，图2是示出根据示例实施例的具有硅驱动级 和GaN末级的两级级联放大器200的电路图。放大器200包括在RF信 号输入端202(例如，图1的输入端102)与RF信号输出端204(例如， 图1的输出端104)之间以级联布置电耦合在一起的硅驱动级管芯210 (例如，图1的硅管芯110)和GaN末级管芯280(例如，图1的GaN管 芯180)。各自包括无源和/或有源电组件的布置的多个电路集成在驱动 级管芯210和末级管芯280内。
在驱动级管芯210和末级管芯280的以下描述中，将参考包括电容 器、电感器和/或电阻器的各种电路。在各种实施例中，电容器可以是例 如形成在内建层内的集成金属-绝缘体-金属(MIM)电容器，和/或耦合 到管芯的顶表面的小型片式电容器(离散电容器)。电阻器可以是例如集 成电阻器(例如，由多晶硅形成)，或耦合到管芯的顶表面的小型离散电 阻器。电感器可以是集成螺旋电感器，或可以是离散电感器，或由键合 线形成的电感装置，或其它电感组件。
驱动级管芯210包括集成在硅管芯内的多个电路。在实施例中，管 芯210的集成电路系统包括输入端220(例如，图1的输入端120)、输 出端222(例如，图1的输出端122)、第一DC阻隔/AC去耦电容器224、 第二DC阻隔/AC去耦电容器226、输入阻抗匹配电路230(例如，图1 的电路130)、功率晶体管240(例如，图1的晶体管140)、级间阻抗匹 配电路250的集成部分(例如，图1的电路150)、第一偏置电压控制电 路234(例如，图1的电路134)、第二偏置电压控制电路260(例如， 图1的电路160)、驱动级ESD电路238(例如，图1的电路138)、末 级ESD电路262(例如，图1的电路162)，以及谐波控制电路270的集 成部分(例如，图1的电路170)(在实施例中)。
驱动级管芯210包括硅基板(例如，包括硅、SOI、SiGe和SGOI基 板)和在硅基板的顶表面上方的多个内建层。所述多个内建层可以包括 例如多个交错的介电层和图案化导电层。不同图案化导电层的部分通过 导电通孔电耦合。另外，导电基板穿孔(TSV)(例如，通孔269')可提 供硅基板的顶表面与底表面之间的导电路径。根据实施例，硅基板的底 表面上的导电层充当管芯210的接地节点(例如，对应于图2的接地节 点228)。尽管图2未示，但导电层可物理耦合和电耦合到管芯210所附 接到的单独基板的接地节点，如稍后所描述。
功率晶体管240是驱动级管芯210的主要放大组件。在实施例中， 功率晶体管240包括具有输入/栅极端244(控制端)、漏极端246(第一 导电端)和源极端248(第二导电端)的硅FET。源极端248电耦合到 接地节点228(例如，源极端248通过一个或多个基板穿孔(TSV)电耦 合到硅管芯210的底表面上的导电层)。
RF信号输入端202利用连接件203(例如，多个键合线或另一电连 接件)电耦合到驱动级管芯210的输入端220。第一DC阻隔/AC去耦 电容器224具有电耦合到输入端220的第一端和电耦合到输入阻抗匹配 电路230的第二端。第一DC阻隔/AC去耦电容器224可以提供一定的 阻抗变换，但主要功能性是阻止驱动级栅极偏置电压Vg1(例如，高达 约3.2伏特或更大)传送到输入端220。
输入阻抗匹配电路230电耦合在DC阻隔/AC去耦电容器224的第 二端与功率晶体管240的输入/栅极端244之间。输入阻抗匹配电路230 包括第一DC阻隔/AC去耦电容器224、第二电容器231、第一电感器 232、第一电阻器233，以及包括第一偏置电压控制电路234的组件的分 流电路。更具体地说，这些组件包括第二电阻器235、第二电感器236和 第三电容器237的串联组合。
第二电容器231包括耦合到DC阻隔/AC去耦电容器224的第二端 的第一端和耦合到接地节点228的第二端。第一电感器232包括耦合到 DC阻隔/AC去耦电容器224的第二端(并且耦合到电容器231的第一 端)的第一端，以及通过第一电阻器233耦合到功率晶体管240的输入 /栅极端244的第二端。分流电路包括在功率晶体管240的输入/栅极端 244与接地节点228之间串联地电耦合的第二电阻器235、第二电感器 236和第三电容器237(例如，DC阻隔电容器)。在替代实施例中，第二 电阻器235、第二电感器236和第三电容器237的次序可不同于图2中 所描绘的次序。
输入阻抗匹配电路230用于升高放大器200的阻抗，并且还对RF 信号赋予与由末级管芯280的GaN晶体管282赋予的振幅和相位失真 相逆的振幅和相位失真。在一些实施例中，输入阻抗匹配电路230(自 身或结合级间阻抗匹配电路250)的特征可在于补充晶体管240、282的 负增益斜率以产生平坦RF增益响应的正损失斜率。在各种实施例中， 输入阻抗匹配电路230可以包括低通电路、高通电路、带通电路或其组 合。尽管输入阻抗匹配电路230在图2中示出为具有特定配置，但在其 它实施例中，输入阻抗匹配电路230可以不同方式配置，同时仍执行基 本上相同的功能。
在实施例中，驱动级偏置电路234(例如，图1的驱动级偏置电路 134)通过输入阻抗匹配电路230的分流电路将功率晶体管240的正栅 极偏置电压Vg1提供到功率晶体管240的输入/栅极端244。更具体地 说，可以通过输入端239(例如，图1的端139)提供栅极偏置电压，所 述输入端239电耦合到分流电路的节点(例如，第二电感器236与第三 电容器237之间的节点)。举例来说，栅极偏置电压可由外部电压源提 供，并可具有高达约3.2伏特或更大的值，但栅极偏置电压还可以更低 或更高。
根据实施例，驱动级ESD电路238耦合到偏置输入端239、驱动级 偏置电路234和硅晶体管240的输入/栅极端244。驱动级ESD电路238 被配置成为硅FET 240的栅极氧化物提供ESD事件保护。
根据实施例，驱动级ESD电路238包括耦合在偏置输入端239与 接地228之间(即，耦合在偏置输入端239与晶体管240的输入/栅极端 244之间)的ESD钳。更具体地说，驱动级ESD电路238包括ESD电 路输入243和ESD晶体管242，这两者都集成到驱动级管芯210中。ESD晶体管242被配置成使与ESD事件相关联的能量分流到接地228， 并因此远离硅晶体管240的输入/栅极端244。应注意，在晶体管240的 输入/栅极端244处，由通过偏置输入端239接收到的正偏置电压与施加 到晶体管240的输入/栅极端244的RF信号的组合产生的电压可引起输 入/栅极端244处的正电压摆动和负电压摆动，其中当RF信号的量值超 过偏置电压时，出现负电压偏移。然而，LC馈送装置(包括电感器236 和电容器237)被配置成将驱动级ESD电路238同与RF信号相关联的 电压摆动隔离。
根据另一实施例，驱动级ESD电路238还可以包括与ESD晶体管 242串联耦合的二极管241(通过以虚线描绘二极管241而被指示为任 选的)。更具体地说，二极管241在被包括时具有耦合到ESD电路输入 243的阳极以及耦合到ESD晶体管242的漏极的阴极。本质上，二极管 241将ESD晶体管242与在ESD电路输入243处出现的负电压(即， 当LC馈送装置不足以隔离RF信号电压摆动时，通过偏置输入端239接 收到的偏置电压与施加到晶体管240的输入/栅极端244的RF信号的组 合所产生的电压)隔离，同时将与高正电压(例如，ESD事件)相关联 的能量传递到ESD晶体管242。
ESD晶体管242可以是用于执行ESD功能的任何合适的装置，并 且在一个实施例中，ESD晶体管242可以是具有共同源极/主体的接地栅 极(gg)n沟道MOSFET(“ggNMOSFET”)。更具体地说，ESD晶体管 242的栅极端、源极端和基板端是接地的(例如，耦合到接地节点228)， 并且漏极端通过二极管241(在被包括时)和ESD电路输入243耦合到偏置输入端239、驱动级偏置电路234和硅晶体管240的输入/栅极端 244。
驱动级ESD电路238的基本功能性类似于末级ESD电路262的功 能性，但电路拓扑、组件特性和/或功能性上可能存在一些差异。举例来 说，在一些实施例中，驱动级ESD电路238可不包括二极管241，而末 级ESD电路262包括二极管266。因为末级ESD电路262与本发明的 重要特征更相关，所以稍后将结合末级偏置电路260的描述详细地描述 ESD电路238和262的操作。
在晶体管240的输出侧上，级间阻抗匹配电路250的集成部分电耦 合在功率晶体管240的漏极端246与输出端222之间。级间阻抗匹配电 路250的集成部分包括第一电感器251、分流电路和第二DC阻隔/AC去 耦电容器226。第一电感器251包括耦合到功率晶体管240的漏极端246 的第一端，以及耦合到第二DC阻隔/AC去耦电容器226的第一端的第 二端。分流电路包括电耦合在第一电感器251的第二端(和第二DC阻 隔/AC去耦电容器226的第一端)与接地节点228之间的第二电感器252 与第一电容器253(例如，DC阻隔电容器)的串联组合。
与连接件274耦合的级间阻抗匹配电路250用于使功率晶体管240 的漏极端246的阻抗与晶体管282的输入/栅极端284匹配以跨越频带恰 当地进行功率传递。另外，级间阻抗匹配电路250用于将输入RF波形 整形为末级管芯280。如上文所指示，级间阻抗匹配电路240(自身或结 合输入阻抗匹配电路230)的特征可在于补充晶体管140、182的负增益 斜率以产生平坦RF增益响应的正损失斜率。举例来说，当晶体管140、 182的特征在于每倍频程XdB(例如，每倍频程6dB或某一其它值)的 滚降时，输入阻抗匹配电路230和/或级间阻抗匹配电路250可被设计成 具有每倍频程X dB(例如，每倍频程6dB或某一其它值)的正斜率。这会产生互补增益响应并且可呈现总体上较平坦的增益。
在各种实施例中，级间阻抗匹配电路250(加连接件274)可以包括 低通电路、高通电路、带通电路或其组合。尽管级间阻抗匹配电路250 在图2中示出为具有特定配置，但在其它实施例中，级间阻抗匹配电路 250可以不同方式配置，同时仍执行基本上相同的功能。
第二DC阻隔/AC去耦电容器226可以提供一定的阻抗变换，但主 要功能性是阻隔漏极偏置电压Vd1与末级管芯280的功率晶体管282的 栅极偏置电压Vg2。在实施例中，通过级间阻抗匹配电路250的分流电 路将功率晶体管240的漏极偏置电压Vd1提供到功率晶体管240的漏极 端246。更具体地说，可以通过电耦合到分流电路的节点(例如，第二电 感器252与第一电容器253之间的节点)的输入端257提供漏极偏置电 压。举例来说，漏极偏置电压可由外部电压源提供，并且可具有在约3 伏特到约48伏特的范围内的值，但漏极偏置电压还可以更低或更高。因 此，第一分流电路的至少一部分充当驱动级偏置控制电路，或更具体地 说，充当驱动级漏极偏置电压控制电路。
根据实施例，通过集成在驱动级管芯210中的偏置电路系统提供末 级管芯280的功率晶体管282的栅极偏置电压Vg2。更具体地说，在实 施例中，集成在驱动级管芯210中的末级偏置电路260的一部分包括偏 置输入端258(例如，图1的端158)、电阻器254和偏置输出端223(例 如，图1的端123)。末级偏置电路260的非集成部分包括连接器275(例 如，图1的连接器175)和偏置输入端291(例如，图1的端191)。偏 置输入端29l又电耦合到末级管芯280的功率晶体管282的输入/栅极端 284。在操作期间，可以(例如，由外部电压源，例如图1的源164)通 过输入端258提供负DC电压。栅极偏置电压电路260接着将接收到的 电压转换成GaN晶体管282的负DC栅极偏置电压Vg2。举例来说，栅 极偏置电压可具有在约-5伏特与约-2伏特之间的值，但栅极偏置电压还 可以更低或更高。
值得注意的是，针对末级管芯280的功率晶体管282的栅极偏置电 压Vg2将栅极偏置电压控制电路260(或“末级偏置电路”)集成到驱动 级管芯210中。由于硅管芯区域的成本相对于GaN管芯区域的成本显著 较低，所以在驱动级管芯210中而不是在末级管芯280中包括栅极偏置 电压控制电路260可以显著节约成本。
根据实施例，末级ESD电路262耦合到偏置输入端258、末级偏置 电路260和GaN晶体管282的输入/栅极端284。末级ESD电路262被 配置成为GaN晶体管282的栅极氧化物提供ESD事件保护。根据实施 例，末级ESD电路262包括与在偏置输入端258与接地228之间的ESD钳串联耦合的二极管。更具体地说，末级ESD电路262包括ESD电路 输入263、二极管266和ESD晶体管268，所述ESD电路输入263、所 述二极管266和所述ESD晶体管268全都集成到驱动级管芯210中。
本质上，二极管266将ESD晶体管268与在ESD电路输入263处 提供的负电压(即，由通过偏置输入端258接收到的偏置电压与施加到 晶体管282的输入/栅极端284的RF信号的组合产生的电压)隔离，同 时将与高正电压(例如，ESD事件)相关联的能量传递到ESD晶体管 268。ESD晶体管268又使与ESD事件相关联的能量分流到接地228， 并因此远离GaN晶体管282的输入/栅极端284。本质上，选择二极管 266使得相对较小的量值，即GaN晶体管282的输入/栅极端284上的 Vgs条件，不会使二极管266传导电流，从而将ESD晶体管268与此类电压隔离。然而，当ESD电路输入263处存在正电压时，电流可传导通 过二极管266。具有可足以损坏GaN晶体管282的栅极氧化物(在输入 /栅极端284处)的正电压的ESD事件通过二极管266传送到ESD晶体 管268，并且ESD晶体管268开始导电，从而使与此类ESD事件相关联的能量远离GaN晶体管282分流。在实施例中，二极管266与驱动级 管芯210的半导体的主体隔离，并且因此可被称为“隔离二极管”。
二极管266同ESD电路输入263与接地节点228之间的ESD晶体 管268串联耦合。更具体地说，二极管266的阳极通过电阻器254、偏 置输出端223(例如，图1的端123)、连接件275(例如，图1的连接 件175)和偏置输入端291(例如，图1的端191)耦合到GaN晶体管282的输入/栅极端284。可替换的是，二极管266的阳极可以通过电阻 器254、连接件275'(例如，图1的连接件175')、输出端222(例如， 图1的端122)、连接件274(例如，图1的连接件174)和输入端290 (例如，图1的端190)耦合到GaN晶体管282的输入/栅极端284。二 极管266的阴极耦合到ESD晶体管268的漏极端。
二极管266具有固有电阻，所述固有电阻是根据ESD电路262的 所需性能(例如，根据二极管266的给定击穿条件)来确定的。根据实 施例，二极管266被配置成具有在约-5伏特到约-10伏特范围内的击穿 电压，但击穿电压还可以更低或更高。
根据实施例，ESD晶体管268可以是ggNMOSFET，或另一合适的 晶体管配置。更具体地说，ESD晶体管268的栅极端、源极端和基板端 是接地的(例如，耦合到接地节点228)，并且漏极端通过二极管266耦 合到偏置输入端258、末级偏置电路260和GaN晶体管282的输入/栅极 端284。在ESD事件期间，当二极管266传导电流并且ESD晶体管268 的漏极电压增大时，ESD晶体管268的漏极-基板结被反向偏置。在足够 高的电压下，发生雪崩击穿，并且源极-基板结被正向偏置，从而使得漏 极电流分流到接地节点228并远离末级偏置电路260和GaN晶体管282 的输入/栅极端284。尽管图2描绘了并且上文描述了特定类型的ESD晶 体管268，但在各种实施例中，ESD晶体管268可以是用于执行ESD功 能的任何合适的装置。
图2的框262'中示出了集成末级ESD电路262的布局的俯视图的 示例描绘。根据实施例，二极管266可以实施为一体地形成在驱动级管 芯210中的P-N结多晶硅二极管266'(例如，P-N结多晶硅二极管至少 部分地由硅基板的多晶硅层形成)。更具体地说，二极管266'的实施例包 括通过上覆细长触头耦合到阳极歧管/端263'的多个细长的p型半导体区，以及通过上覆细长触头耦合到阴极歧管/端267'的多个n型半导体 区，其中p型和n型半导体区(和其相关联触头)是交错的。阳极歧管 /端263'对应于ESD电路输入263，并且阴极歧管/端267'耦合到ESD晶 体管268'的漏极。
如图2中所描绘，在一些实施例中，ESD晶体管268'可以是例如具 有由晶体管栅极包围的内扩散(例如，漏极区)以及外扩散(例如，源 极区)的封闭布局晶体管。阴极歧管/端267'耦合到内扩散(例如，漏极 区)，并且外扩散(例如，源极区)可以与基板穿孔269'一起耦合到驱动 级管芯210的底部上的接地平面(未示出)。在其它实施例中，ESD晶体 管268、268'可以具有其它配置。
图3的图表302、312、314分别描述了只有晶体管(transistor-only) 的ESD电路300、多晶硅二极管电路310和ESD电路262的例子的电 流对电压响应。在每个图表302、312、314中，水平轴线表示跨越电路 300、310、262的端的电压的量值，并且竖直轴线表示传导通过电路300、 310、262的电流的量值。
首先参考只有晶体管的ESD电路300的操作和图表302，对于在约 0伏特与约18伏特(即，晶体管的击穿电压)之间的范围内的电压，只 有晶体管的ESD电路300基本上不导电，并且对于负电压和高于约18 伏特的电压，只有晶体管的ESD电路300快速接通(即，传导电流)。 因此，虽然只有晶体管的ESD电路300为相对较高的正电压提供良好的 保护，但电路300不适用于相对较小的负电压(例如，图2的晶体管282 的负偏置电压)不应接通ESD电路的应用。
现在参考多晶硅二极管电路310的操作和图表312，对于在约-5伏 特(即，多晶硅二极管的击穿电压)与约0伏特之间的范围内的电压， 多晶硅二极管电路310基本上不导电，并且对于正电压和低于约-5伏特 的负电压，多晶硅二极管电路310开始接通(即，传导电流)。
现在参考ESD电路262的组合了电路300、310的操作的操作以及 图表314，多晶硅二极管266根据图表312针对负电压控制ESD电路 262的操作，并且ESD晶体管268根据图表310针对正电压控制ESD电 路262的操作。因此，ESD电路262对于在约-5伏特与约18伏特之间 的范围内的电压基本上不导电，并且对于低于和高于此范围的电压接通 (即，传导电流)。因此，当ESD电路输入263处存在负偏置电压(例如， 在约-5伏特与约-2伏特之间的范围内的偏置电压)时，即使所述负偏置 电压被低于和高于负偏置电压摆动的RF信号调制，ESD电路262也可 以保持不导电。
同样，由于硅管芯区域的成本相对于GaN管芯区域的成本显著较 低，所以在驱动级管芯210中而不是在末级管芯280中包括末级ESD电 路262可以显著节约成本。
此时应注意，根据实施例，ESD电路262和238可以彼此不同的方 式配置，这至少是因为二极管241和266的击穿电压可能不同，以考虑 提供到硅晶体管240的输入/栅极端244的正偏置电压和提供到GaN晶 体管282的输入/栅极284的负偏置电压。因此，尽管ESD电路238、 262的电路拓扑可能看起来类似或相同，但二极管的不同击穿电压可能 会使ESD电路262在比ESD电路238开始传导电流时的负电压(在ESD 输入243处)显著更负的电压(在ESD输入263处)下开始传导电流。 例如，ESD电路262可以在比ESD电路238开始传导电流时的电压低 至少3伏特的电压下开始传导电流(例如，对于ESD电路238，电流传 导可在-5伏特下开始，而对于ESD电路241，电流传导可在-2伏特下开 始)。
如上文所指示，驱动级管芯210还可以包括谐波控制电路270的集 成部分(或“末级谐波控制电路”)，所述集成部分电耦合到末级管芯280 的功率晶体管282的输入/栅极端284。更具体地说，在实施例中，谐波 控制电路270的集成部分包括输入端271和电容器272，所述电容器272 电耦合在输入端271与接地节点228之间。输入端271经由连接件278 电耦合到末级管芯280的端294。端294又电耦合到末级管芯280的功 率晶体管282的输入/栅极端284。在一些实施例中，连接件278是电感 连接件(例如，键合线、键合线阵列或其它电感连接件)，并且连接件278 与电容器272的串联组合一起在放大器200的中心操作频率f0的二次谐 波2f0下为信号能量提供通往接地节点228的低阻抗路径。同样，由于硅 管芯区域的成本相对于GaN管芯区域的成本显著较低，所以在驱动级管 芯210中而不是在末级管芯280中包括谐波控制电路270的一部分可以 显著节约成本。
如上文所陈述，驱动级管芯210(例如，图1的硅管芯110)电耦合 到末级管芯280(例如，图1的GaN管芯180)。在实施例中，驱动级管 芯210通过驱动级管芯210的输出端222与末级管芯280的输入端290 之间的连接件274电耦合到末级管芯280。举例来说，连接件274可以 包括例如键合线阵列等电感连接件，或可以包括另一类型的DC耦合的 连接件(例如，包括微带线、印刷线圈、并联耦合的电阻器/电容器电路 等等)。连接件274提供级间阻抗匹配电路250的非集成部分。
末级管芯280包括GaN基板和在所述GaN基板的顶表面上方的多 个内建层。所述多个内建层可以包括例如多个交错的介电层和图案化导 电层。不同图案化导电层的部分通过导电通孔电耦合。另外，导电TSV 可以提供GaN基板的顶表面与底表面之间的导电路径。根据实施例， GaN基板的底表面上的导电层充当管芯280的接地节点(例如，对应于 图2的接地节点296)。尽管图2未示，但导电层可物理耦合和电耦合到 管芯280所附接到的单独基板的接地节点，如稍后所描述。
末级管芯280包括集成在末级管芯280内的各种电路系统。在实施 例中，管芯280的集成电路系统包括输入端290(例如，图1的输入端 190)、输出端292(例如，图1的输出端192)和功率晶体管282(例如， 图1的晶体管182)(在实施例中)。
功率晶体管282是末级管芯280的主要放大组件。在实施例中，功 率晶体管282包括具有输入/栅极端284(控制端)、漏极端286(第一导 电端)和源极端288(第二导电端)的FET。输入端290耦合到GaN晶 体管282的输入/栅极端284。GaN晶体管282的漏极端286耦合到输出 端292，并且GaN晶体管282的源极端288电耦合到接地节点296(例 如，源极端288通过一个或多个TSV电耦合到末级管芯280的底表面上 的导电层)。输出端292通过连接件279(例如，键合线阵列或其它电连 接件)电耦合到放大器200的RF信号输出端204。
图4描绘了多级放大器的替代实施例，图4是根据示例实施例的具 有共源共栅堆叠驱动级和GaN末级的两级级联放大器400的电路图。更 具体地说，放大器400包括以级联布置电耦合在一起的硅驱动级管芯410 (例如，图1的驱动级管芯110)与GaN末级管芯280(例如，图1的末 级管芯180)。各自包括无源和/或有源电组件的布置的多个电路集成在 驱动级管芯410和末级管芯280内。
在图4的实施例中，数个集成电路组件可与图2的实施例的对应组 件类似或相同。举例来说，在图4中，图4的GaN末级管芯280可基本 上类似于图2的GaN末级管芯280。另外，在硅驱动级管芯410中，输 入阻抗匹配电路430和级间阻抗匹配电路450可基本上类似于图2的放 大器200的输入阻抗匹配电路230和级间阻抗匹配电路250。出于简洁 的目的，下文未详细论述图4的具有图2的实施例中的类似同类装置的 许多组件和电路。上文结合图2所论述的对应组件的细节预期还适用于 下文结合图4所论述的对应组件。
现参考图4，驱动级管芯410包括集成在硅管芯内的多个电路。在 实施例中，管芯410的集成电路系统包括输入端420(例如，图1的输 入端120)、输出端422(例如，图1的输出端122)、第一DC阻隔/AC 去耦电容器424、第二DC阻隔/AC去耦电容器426、输入阻抗匹配电路 430(例如，图1的电路130)、以共源共栅堆叠布置耦合在一起的多个 功率晶体管440、441、442、443、444、级间阻抗匹配电路450的集成部 分(例如，图1的电路150)、末级偏置电压控制电路460(例如，图1 的电路160)、末级ESD电路462(例如，图1的电路162)，以及谐波控制电路470的集成部分(例如，图1的电路170)(在实施例中)。尽 管图4未示，但管芯410还可以包括驱动级ESD电路(例如，图1的电 路138)。
RF信号输入端402利用连接件403(例如，多个键合线或另一电连 接件)电耦合到驱动级管芯410的输入端420。第一DC阻隔/AC去耦 电容器424具有电耦合到输入端420的第一端和电耦合到输入阻抗匹配 电路430的第二端。第一DC阻隔/AC去耦电容器424可以提供一定的 阻抗变换，但主要功能性是阻隔来自输入端420的栅极偏置电压Vg1。
输入阻抗匹配电路430电耦合在DC阻隔/AC去耦电容器424的第 二端与功率晶体管440的栅极端445之间。在图4中，输入阻抗匹配电 路430描绘为框。在各种实施例中，输入阻抗匹配电路430的结构可以 与输入阻抗匹配电路230(图2)的实施例的结构类似或相同，已在上文 详细地描述了此结构。出于简洁的目的，图4未描绘或详细描述输入阻 抗匹配电路430的细节。上文结合图2所论述的输入阻抗匹配电路230 的细节预期还适用于图4的输入阻抗匹配电路430。
功率晶体管440-444的共源共栅堆叠是驱动级管芯410的主要放大 组件。尽管图4示出了由五个晶体管组成的共源共栅堆叠，但其它实施 例可以包括以共源共栅堆叠布置连接的更少或更多晶体管(例如，2个 到10个或更多个晶体管)。另外，其它实施例可以包括与图4中所描绘 的拓扑不同的共源共栅拓扑。
在实施例中，功率晶体管440-444中的每一个功率晶体管包括具有 栅极端(例如，栅极端445)、漏极端(例如，漏极端446)和源极端(例 如，源极端448)的CMOS FET。堆叠中的最低晶体管440的栅极端445 电耦合到输入阻抗匹配电路430。堆叠中的最低晶体管440的源极端448 电耦合到接地节点428(例如，源极端448通过一个或多个TSV电耦合 到末级管芯410的底表面上的导电层)。从堆叠中的最低晶体管440继 续到堆叠中的最高晶体管444，每个较低晶体管440-443的漏极端电耦 合到每个邻近较高晶体管441-444的源极端，如图4所示。堆叠中的最 高晶体管444的漏极端446电耦合到输出端422，如下文更详细地描述。本质上，在实施例中，驱动级管芯410的晶体管440-444作为CMOS共 源共栅堆叠连接在一起。在一些实施例中，使用硅基板、SOI基板、SiGe 基板或SGOI基板来实施驱动级管芯410，但在其它实施例中，可以使用 其它类型的基板来实施管芯410。
在实施例中，通过电压梯形网络432将功率晶体管440-444的栅极 偏置电压Vg1提供到功率晶体管440-444的栅极端。更具体地说，可通 过输入端437提供栅极偏置电压，所述输入端437电耦合到电压梯形网 络432。通过电压梯形网络432，可以从最低晶体管440向上穿过最高晶 体管444提供连续更高的栅极偏置电压。举例来说，栅极偏置电压可由 外部电压源提供到端437，并且可具有在约3伏特到约10伏特的范围内 的值，但栅极偏置电压还可以更低或更高。根据实施例，栅极偏置电压 的AC分量可以通过电容器网络434旁路到接地节点428。在替代实施 例中，电容器网络434可以从电路中排除。
级间阻抗匹配电路450的集成部分电耦合在最高功率晶体管444的 漏极端446与输出端422之间。级间阻抗匹配电路450的集成部分包括 第一电感器451、分流电路和第二DC阻隔/AC去耦电容器426。第一电 感器451包括耦合到功率晶体管444的漏极端446的第一端，以及耦合 到第二DC阻隔/AC去耦电容器426的第一端的第二端。分流电路包括 电耦合在第一电感器451的第二端(和第二DC阻隔/AC去耦电容器426 的第一端)与接地节点428之间的第二电感器452与第一电容器453(例 如，DC阻隔电容器)的串联组合。
第二DC阻隔/AC去耦电容器426可以提供一定的阻抗变换，但主 要功能性是阻隔漏极偏置电压Vd1与GaN末级管芯280的功率晶体管 282的栅极偏置电压Vg2。在实施例中，通过级间阻抗匹配电路450的 分流电路将功率晶体管444的漏极偏置电压Vd1提供到功率晶体管444 的漏极端446。更具体地说，可通过电耦合到分流电路的节点(例如，第 二电感器452与第一电容器453之间的节点)的输入端457提供漏极偏 置电压。举例来说，漏极偏置电压可由外部电压源提供，并且可具有约 3伏特的值，但漏极偏置电压还可以更低或更高。
根据实施例，通过集成在驱动级管芯410中的偏置电路系统提供末 级管芯280的功率晶体管282的栅极偏置电压Vg2。更具体地说，在实 施例中，集成在驱动级管芯410中的末级偏置电路460的一部分包括偏 置输入端458(例如，图1的端158)、电阻器454和偏置输出端423(例 如，图1的端123)。末级偏置电路460的非集成部分包括连接器475(例 如，图1的连接器175)和偏置输入端291(例如，图1的端191)。偏 置输入端29l又电耦合到末级管芯280的功率晶体管282的输入/栅极端 284。可替换的是，偏置输入端458可以通过电阻器454、连接件475'(例 如，图1的连接件175')、输出端422(例如，图1的端122)、连接件 474(例如，图1的连接件174)和输入端290(例如，图1的端190) 耦合到功率晶体管282的输入/栅极端284。无论如何，在操作期间，可 以(例如，由外部电压源，例如图1的源164)通过输入端458提供负 DC电压。栅极偏置电压电路460接着将接收到的电压转换成GaN晶体 管282的负DC栅极偏置电压Vg2。举例来说，栅极偏置电压可具有在 约-5伏特与约-2伏特之间的值，但栅极偏置电压还可以更低或更高。
值得注意的是，针对末级管芯280的功率晶体管282的栅极偏置电 压Vg2将栅极偏置电压控制电路460(或“末级偏置电路”)集成到驱动 级管芯410中。由于硅管芯区域的成本相对于GaN管芯区域的成本显著 较低，所以在驱动级管芯410中而不是在末级管芯280中包括栅极偏置 电压控制电路460可以显著节约成本。
根据实施例，末级ESD电路462耦合到偏置输入端458、末级偏置 电路460和GaN晶体管282的输入/栅极端284。末级ESD电路462被 配置成为GaN晶体管282的栅极氧化物提供ESD事件保护。根据实施 例，末级ESD电路462包括与在偏置输入端458与接地428之间的ESD钳串联耦合的正向偏置二极管。更具体地说，末级ESD电路462包括 ESD电路输入463、二极管466和ESD晶体管468，所述ESD电路输入 463、所述二极管466和所述ESD晶体管468全都集成到驱动级管芯410 中。末级ESD电路462的功能性和组件与末级ESD电路262(图2)的 功能性和组件基本上类似或相同。为了避免重复，将末级ESD电路262 的功能性和组件的细节并入到末级ESD电路462的此描述中。
如上文所指示，驱动级管芯410还可以包括谐波控制电路470的集 成部分(或“末级谐波控制电路”)，所述集成部分电耦合到GaN末级管 芯280的功率晶体管282的栅极端284。更具体地说，在实施例中，谐 波控制电路470的集成部分包括输入端471和电容器472，所述电容器 472电耦合在输入端471与接地节点428之间。输入端471经由连接件 478电耦合到GaN末级管芯280的端294。端294又电耦合到GaN末级 管芯280的功率晶体管282的栅极端284。在一些实施例中，连接件478 是电感连接件(例如，键合线、键合线阵列或其它电感连接件)，并且连 接件478与电容器472的串联组合一起在放大器400的中心操作频率f0的二次谐波2f0下为信号能量提供通往接地节点428的低阻抗路径。同 样，在驱动级管芯410中而不是在GaN末级管芯280中包括谐波控制电 路470的一部分可以显著节约成本。
如同图2的放大器实施例，驱动级管芯410(例如，图1的硅管芯 110)电耦合到末级管芯280(例如，图1的GaN管芯180)。在实施例 中，驱动级管芯410通过驱动级管芯410的输出端422与末级管芯280 的输入端290之间的连接件474电耦合到末级管芯280。举例来说，连 接件474可以包括电感连接件，例如键合线阵列，或可以包括另一类型 的DC耦合的连接件。如同先前所描述的实施例，连接件474可以用于 提供级间阻抗匹配电路450的非集成部分。
图4的GaN末级管芯280可以与图2的GaN末级管芯280相同或 基本上类似。为了简洁起见，此处未重复图2的GaN末级管芯280的细 节。上文结合图2所论述的GaN末级管芯280的细节预期还适用于图4 的GaN末级管芯280。
上文所描述的实施例各自包括具有在第一管芯上实施的第一放大 级和在第二管芯上实施的第二放大级的两级放大器。本发明的主题还可 以在单级放大器中实施，或在具有多于两个级的放大器中实施。
举例来说，图5是根据示例实施例的单级放大器500的电路图，所 述单级放大器500具有在集成无源装置(IPD)510上实施的输入电路、 具有GaN晶体管282的放大器管芯280以及IPD 510上用于GaN晶体 管输入的ESD电路562。更具体地说，放大器500包括以串联布置电耦 合在一起的IPD 510和GaN放大器管芯280。各自包括无源和/或有源电 组件的布置的多个电路集成在IPD 510和放大器管芯280内。
在图5的实施例中，数个集成电路组件可与图2的实施例的对应组 件类似或相同。举例来说，在图5中，GaN放大器管芯280可以基本上 类似于图2的GaN放大器管芯280。出于简洁的目的，下文未详细论述 图5的具有图2的实施例中的类似同类装置的许多组件和电路。上文结 合图2所论述的对应组件的细节预期还适用于下文结合图5所论述的对 应组件。
现参考图5，IPD 510包括集成在半导体基板(例如，硅、SOI、SiGe、 SGOI、砷化镓(GaAs)或另一合适的半导体基板)内和/或耦合到所述 半导体基板的多个电路。在实施例中，IPD 510的集成电路系统包括输入 端520、输出端522、输入阻抗匹配电路530、DC阻隔/AC去耦电容器 526、放大器偏置电压控制电路560、ESD电路562，以及谐波控制电路 570的集成部分(在实施例中)。
RF信号输入端502利用连接件503(例如，多个键合线或另一电连 接件)电耦合到IPD 510的输入端520。输入阻抗匹配电路530电耦合 在输入端520与DC阻隔/AC去耦电容器526之间。在图5中，输入阻 抗匹配电路530描绘为框。在各种实施例中，输入阻抗匹配电路530的 结构可以与输入阻抗匹配电路230(图2)的实施例的结构类似或相同， 已在上文详细地描述了此结构。出于简洁的目的，图5未描绘或详细描 述输入阻抗匹配电路530的细节。上文结合图2所论述的输入阻抗匹配 电路230的细节预期还适用于图5的输入阻抗匹配电路530。
DC阻隔/AC去耦电容器526具有电耦合到输入阻抗匹配电路530 的第一端和电耦合到输出端522的第二端。DC阻隔/AC去耦电容器526 可以提供一定的阻抗变换，但主要功能性是阻隔GaN晶体管282的来自 输入端520的栅极偏置电压Vg。
根据实施例，通过集成在IPD 510中的偏置电路系统提供放大器管 芯280的功率晶体管282的栅极偏置电压Vg。更具体地说，在实施例 中，集成在IPD 510中的放大器偏置电路560的一部分包括偏置输入端 558、电阻器554和偏置输出端523。放大器偏置电路560的非集成部分 包括连接器575和偏置输入端291(例如，图1的端191)。偏置输入端 29l又电耦合到放大器管芯280的功率晶体管282的输入/栅极端284。 可替换的是，偏置输入端558可通过电阻器554、连接件575'、输出端 522、连接件574和输入端290耦合到功率晶体管282的输入/栅极端 284。无论如何，在操作期间，可以(例如，由外部电压源，例如图1的 源164)通过输入端558提供负DC电压。栅极偏置电压电路560接着 将接收到的电压转换成GaN晶体管282的负DC栅极偏置电压Vg。举 例来说，栅极偏置电压可具有在约-5伏特与约-2伏特之间的值，但栅极 偏置电压还可以更低或更高。
值得注意的是，针对放大器管芯280的功率晶体管282的栅极偏置 电压Vg将栅极偏置电压控制电路560(或“放大器偏置电路”)集成到 IPD 510中。由于IPD管芯区域的成本相对于GaN管芯区域的成本显著 较低，所以在IPD 510中而不是在放大器管芯280中包括栅极偏置电压 控制电路560可以显著节约成本。
根据实施例，放大器ESD电路562耦合到偏置输入端558、放大器 偏置电路560和GaN晶体管282的输入/栅极端284。放大器ESD电路 562被配置成为GaN晶体管282的栅极氧化物提供ESD事件保护。根 据实施例，放大器ESD电路562包括与在偏置输入端558与接地528之 间的ESD钳串联耦合的正向偏置二极管。更具体地说，放大器ESD电 路562包括ESD电路输入563、二极管566和ESD晶体管568，所述 ESD电路输入563、所述二极管566和所述ESD晶体管568全都集成到 IPD 510中或集成到IPD 510上。放大器ESD电路562的功能性和组件与放大器ESD电路262(图2)的功能性和组件基本上类似或相同。为 了避免重复，将放大器ESD电路262的功能性和组件的细节并入到放大 器ESD电路562的此描述中。
IPD 510还可以包括谐波控制电路570的集成部分(或“放大器谐 波控制电路”)，所述集成部分电耦合到GaN放大器管芯280的功率晶体 管282的栅极端284。更具体地说，在实施例中，谐波控制电路570的 集成部分包括输入端571和电容器572，所述电容器572电耦合在输入 端571与接地节点528之间。输入端571经由连接件578电耦合到GaN 放大器管芯280的端294。端294又电耦合到GaN放大器管芯280的功 率晶体管282的栅极端284。在一些实施例中，连接件578是电感连接 件(例如，键合线、键合线阵列或其它电感连接件)，并且连接件578与 电容器572的串联组合一起在放大器500的中心操作频率f0的二次谐波 2f0下为信号能量提供通往接地节点528的低阻抗路径。同样，在IPD 510 中而不是在GaN放大器管芯280中包括谐波控制电路570的一部分可 以显著节约成本。
如同图2的放大器实施例，IPD 510电耦合到放大器管芯280(例 如，图1的GaN管芯180)。在实施例中，IPD 510通过IPD 510的输出 端522与放大器管芯280的输入端290之间的连接件574电耦合到放大 器管芯280。举例来说，连接件574可以包括电感连接件，例如键合线 阵列，或可以包括另一类型的DC耦合的连接件。连接件574可以用于 提供输入阻抗匹配电路530的非集成部分。
图5的GaN放大器管芯280可以与图2的GaN放大器管芯280相 同或基本上类似。为了简洁起见，此处未重复图2的GaN放大器管芯 280的细节。上文结合图2所论述的GaN放大器管芯280的细节预期还 适用于图5的GaN放大器管芯280。
现在将结合图6-8描述可包括本发明的主题的装置和电路的各种物 理实施方案。首先转向图6，示出了根据示例实施例的已封装RF放大器 装置600的例子的俯视图，所述已封装RF放大器装置600包括封装在 高功率半导体装置封装中的两级放大器。更具体地说，装置600包括容 纳在高功率半导体装置封装中的两个并联放大路径。出于简洁的目的， 下文未详细论述图6的具有图1、2、4和5的实施例中的类似同类装置 的许多组件和电路。上文结合图1、2、4和5所论述的对应组件的细节 预期还适用于下文结合图6所论述的对应组件。
根据示例实施例，每个放大路径包括驱动级管芯或IPD 610，以及 物理连接到基板606的顶表面的GaN放大器管芯680。另外，每一个放 大路径电耦合在输入引线602与输出引线604(例如，分别对应于输入 102、202、402、502和输出104、204、404、504)之间。偏置引线637、 657、658可以耦合到外部偏置电路系统(例如，外部偏置电压源137、 164)以接收栅极和漏极偏置电压，并将偏置电压传送到装置600内部的 电路系统，如下文更详细地论述。
根据实施例，装置600可并入于空气腔封装中，其中管芯/IPD 610、 680位于封闭的空气腔内。基本上，空气腔由基板606、附接到基板606 的顶表面的隔离结构608以及覆盖在隔离结构608和引线602、604、637、657、658上并与所述隔离结构608和所述引线602、604、637、 657、658接触的盖(未示出)限界。输入引线602、输出引线604和偏 置引线637、657、658在中心开口的相对侧上安装在隔离结构606的顶 表面上。在其它实施例中，装置可并入到包覆模制封装(即，用非导电 模制化合物封装有源装置区域内的电组件并且引线602、604、637、657、 658的部分还可以被模制化合物包围的封装)中。
无论如何，基板606具有顶表面和底表面(在图6中仅顶表面可 见)，以及对应于装置600的周边的基本上矩形的周边。在实施例中，基 板606包括凸缘，所述凸缘是由固体导电材料形成的刚性导电基板并具 有足以为装置600的电组件和元件提供结构支撑的厚度。另外，凸缘可 充当用于放大器管芯/IPD 610、680和安装在凸缘上的其它装置的散热 器。可替换的是，基板606可在其顶表面下方具有一个或多个非导电材 料层。无论如何，基板606具有导电顶表面。
下文将更详细地描述放大路径中的第一放大路径。应理解，第二放 大路径可与第一放大路径相同或基本上类似。然而，在其它实施例中， 第二放大路径可以与第一放大路径不同的方式配置。另外，在其它实施 例中，多于两个放大路径可一起容纳在高功率半导体装置封装中。
第一放大器路径包括驱动级管芯或输入IPD 610(例如，图1、2、 4、5的驱动级管芯110、210、410或IPD 510)和GaN放大器管芯680 (例如，图1、2、4、5的管芯180、280)，所述驱动级管芯或输入IPD 610和所述GaN放大器管芯680在RF信号输入引线602(例如，图1、 2、4、5的输入102、202、402、502)与RF信号输出引线604(例如， 图1、2、4、5的输出104、204、404、504)之间以级联布置电耦合在一 起。
驱动级管芯或IPD 610包括多个集成电路。根据一些实施例，在实 施例中，当元件610是驱动级管芯(例如，图1、2、4的管芯110、210、 410)时，管芯610的集成电路系统包括输入端620(例如，输入端120、 220、420)、输出端622(例如，输出端122、222、422)、输入阻抗匹配 电路630(例如，电路130、230、430)、一个或多个驱动级晶体管640 (例如，晶体管140、240、440-444)、级间阻抗匹配电路650的集成部分 (例如，电路150、250、450)、偏置电压控制电路660(例如，电路160、 260、460)、ESD保护电路662(例如，电路162、262、462)，并且在一 些实施例中包括谐波控制电路670的集成部分(例如，电路170、270、 470)。在图6所示的实施例中，在两个并联区段中实施驱动级晶体管640。 在其它实施例中，驱动级晶体管640可以在单个区段中或在多于两个区 段中实施。根据其它实施例，当元件610是IPD(例如，图5的IPD 510) 时，IPD 610的集成电路系统包括输入端620(例如，输入端520)、输出 端622(例如，输出端522)、输入阻抗匹配电路630(例如，电路530)、 偏置电压控制电路660(例如，电路560)、ESD保护电路662(例如， 电路562)，并且在一些实施例中包括谐波控制电路670的集成部分(例 如，电路570)。驱动级管芯或IPD 610内的各种电路和组件可如先前结 合图1、2、4和5所描述的那样配置并电耦合在一起。
RF信号输入引线602通过一个或多个键合线或其它电连接件(例 如，对应于连接件103、203、403、503)电耦合到驱动级管芯或IPD 610 的输入端620。偏置引线637、657、658(例如，经由端139、158、239、 257、258、437、457、458、558)分别电耦合到对应的连接到硅晶体管 栅极的偏置电压控制电路系统、连接到硅晶体管漏极的偏置电压控制电 路系统和用于GaN晶体管的偏置电压控制电路系统660。根据至少一个 实施例，偏置引线658通过一个或多个键合线电耦合到与驱动级管芯或 IPD 610一体地形成和/或耦合到所述驱动级管芯或IPD 610的栅极偏置 电压电路660(例如，电路160、260、460、560)。如上文所详细论述，栅极偏置电压电路660又(例如，通过键合线连接件675(例如，图1、 2、4、5的连接件175、275、475、575))电耦合到一体地形成在GaN放 大器管芯680中的GaN放大器682(例如，图1、2、4、5的放大器182、 282)的输入/栅极端(例如，图1、2、4、5的端184、284)。另外，栅 极偏置电压电路660电耦合到ESD保护电路662(例如，ESD保护电路 162、262、462、562)，所述ESD保护电路662被配置成保护GaN放大 器管芯680上的GaN晶体管682的栅极氧化物免受与ESD事件相关联 的能量影响。
末级管芯680包括多个集成电路。在实施例中，管芯680的集成电 路系统包括输入端690(例如，输入端190、290)、输出端692(例如， 输出端192、292)和GaN功率晶体管682(例如，晶体管182、282)。 末级管芯680内的各种电路和组件可如先前结合图1、2、4和5所描述的那样配置并电耦合在一起。
驱动级管芯或IPD 610的输出端622通过键合线阵列674(例如， 对应于连接件174、274、474、574)电耦合到末级管芯680的输入端690。 输入端690电耦合到GaN功率晶体管682的栅极。GaN功率晶体管682 的栅极还可以通过一个或多个键合线678(例如，对应于连接件178、 278、478、578)电耦合到驱动级管芯或IPD 610中的谐波控制电路670 (例如，电路170、270、470、570)的集成部分。末级管芯680的输出端 692通过键合线阵列679(例如，对应于连接件179、279)电耦合到输 出引线604。
接下来转向图7，示出了根据示例实施例的已封装RF放大器装置 700的例子的俯视图，所述已封装RF放大器装置700包括封装在四方 扁平无引线(QFN)半导体装置封装中的两级放大器。更具体地说，装 置700包括容纳在QFN半导体装置封装中的两个并联放大路径。出于 简洁的目的，下文未详细论述图7的具有图1-5的实施例中的类似同类 装置的许多组件和电路。上文结合图1、2、4和5所论述的对应组件的 细节预期还适用于下文结合图7所论述的对应组件。
QFN封装包括利用非导电封装708物理耦合在一起的导电基板706 与多个周边焊盘(例如，焊盘702、704、737、757、758)。根据示例实 施例，每个放大路径包括驱动级管芯或IPD 710，以及物理连接到基板 706的顶表面的GaN放大器管芯780。另外，每一个放大路径电耦合在 输入焊盘702与输出焊盘704(例如，分别对应于输入102、202、402、 502和输出104、204、404、504)之间。偏置焊盘737、757、758可以 耦合到外部偏置电路系统(例如，外部偏置电压源137、164)以接收栅 极和漏极偏置电压，并将偏置电压传送到装置700内部的电路系统，如 下文更详细地论述。
在实施例中，基板706包括凸缘，所述凸缘是由固体导电材料形成 的刚性导电基板并具有足以为装置700的电组件和元件提供结构支撑的 厚度。另外，凸缘可充当用于放大器管芯或IPD 710、780和安装在凸缘 上的其它装置的散热器。
下文将更详细地描述放大路径中的第一放大路径。应理解，第二放 大路径可与第一放大路径相同或基本上类似。然而，在其它实施例中， 第二放大路径可以与第一放大路径不同的方式配置。另外，在其它实施 例中，多于两个放大路径可一起容纳在QFN半导体装置封装中。
第一放大器路径包括驱动级管芯或输入IPD 710(例如，图1、2、 4、5的驱动级管芯110、210、410或IPD 510)和GaN放大器管芯780 (例如，图1、2、4、5的管芯180、280)，所述驱动级管芯或输入IPD 710和所述GaN放大器管芯780在RF信号输入焊盘702(例如，图1、 2、4、5的输入102、202、402、502)与RF信号输出焊盘704(例如， 图1、2、4、5的输出104、204、404、504)之间以级联布置电耦合在一 起。
驱动级管芯或IPD 710包括多个集成电路。根据一些实施例，在实 施例中，当元件710是驱动级管芯(例如，图1、2、4的管芯110、210、 410)时，管芯710的集成电路系统包括输入端720(例如，输入端120、 220、420)、输出端722(例如，输出端122、222、422)、输入阻抗匹配 电路730(例如，电路130、230、430)、一个或多个驱动级晶体管740 (例如，晶体管140、240、440-444)、级间阻抗匹配电路750的集成部分 (例如，电路150、250、450)、偏置电压控制电路760(例如，电路160、 260、460)、ESD保护电路762(例如，电路162、262、462)，并且在一 些实施例中包括谐波控制电路770的集成部分(例如，电路170、270、 470)。根据其它实施例，当元件710是IPD(例如，图5的510)时， IPD 710的集成电路系统包括输入端720(例如，输入端520)、输出端 722(例如，输出端522)、输入阻抗匹配电路730(例如，电路530)、偏置电压控制电路760(例如，电路560)、ESD保护电路762(例如，电 路562)，并且在一些实施例中包括谐波控制电路770的集成部分(例如， 电路570)。驱动级管芯或IPD 710内的各种电路和组件可如先前结合图 1、2、4和5所描述的那样配置并电耦合在一起。
RF信号输入焊盘702通过一个或多个键合线或其它电连接件(例 如，对应于连接件103、203、403、503)电耦合到驱动级管芯或IPD 710 的输入端720。偏置焊盘737、757、758(例如，经由端139、158、239、 257、258、437、457、458、558)分别电耦合到对应的连接到硅晶体管 栅极的偏置电压控制电路系统、连接到硅晶体管漏极的偏置电压控制电 路系统和用于GaN晶体管的偏置电压控制电路系统760。根据至少一个 实施例，偏置焊盘758通过一个或多个键合线电耦合到与驱动级管芯或 IPD 710一体地形成和/或耦合到所述驱动级管芯或IPD 710的栅极偏置 电压电路760(例如，电路160、260、460、560)。如上文所详细论述，栅极偏置电压电路760又(例如，通过键合线连接件775(例如，图1、 2、4、5的连接件175、275、475、575))电耦合到一体地形成在GaN放 大器管芯780中的GaN放大器782(例如，图1、2、4、5的放大器182、 282)的输入/栅极端(例如，图1、2、4、5的端184、284)。另外，栅 极偏置电压电路760电耦合到ESD保护电路762(例如，ESD保护电路 162、262、462、562)，所述ESD保护电路762被配置成保护GaN放大 器管芯780上的GaN晶体管782的栅极氧化物免受与ESD事件相关联 的能量影响。
末级管芯780包括多个集成电路。在实施例中，管芯780的集成电 路系统包括输入端790(例如，输入端190、290)、输出端792(例如， 输出端192、292)和GaN功率晶体管782(例如，晶体管182、282)。 末级管芯780内的各种电路和组件可如先前结合图1、2、4和5所描述的那样配置并电耦合在一起。
驱动级管芯或IPD 710的输出端722通过键合线阵列774(例如， 对应于连接件174、274、474、574)电耦合到末级管芯780的输入端790。 输入端790电耦合到GaN功率晶体管782的栅极。GaN功率晶体管782 的栅极还可以通过一个或多个键合线778(例如，对应于连接件178、278、478、578)电耦合到驱动级管芯或IPD 710中的谐波控制电路770 的集成部分(例如，电路170、270、470、570)。末级管芯780的输出端 792通过键合线阵列779(例如，对应于连接件179、279)电耦合到输 出焊盘704。
图6和7中所描绘的装置600、700各自包括独立地放大RF输入信 号以产生单独的已放大RF输出信号的两个并联放大路径。其它实施例 可以包括多于两个放大路径(例如，三个、四个或某一其它数目个路径)。 在一些实施例中，多个放大路径可作为多路径放大器系统的部分电耦合 在一起。举例来说，结合图1、2、4和5所描述的装置实施例可在多尔 蒂功率放大器中实施。双向多尔蒂功率放大器包括被配置成接收RF信 号的RF输入、被配置成将输入RF信号划分成第一输入RF信号和第二 输入RF信号的信号分离器、被配置成放大第一RF信号的主放大路径、 被配置成放大第二输入RF信号的峰值放大路径、被配置成组合来自主 放大路径和峰值放大路径的已放大输出信号的信号组合器，以及被配置 成输出组合并放大的RF输出信号的RF输出。另外，双向多尔蒂功率放 大器包括实现多尔蒂功率放大器的正确操作的各种相位延迟和阻抗变换 元件。一些多尔蒂功率放大器配置可以包括多于一个峰值放大器路径， 并且此类多尔蒂功率放大器被称为N向多尔蒂功率放大器，其中峰值放 大器路径的数目等于N-1。
在各种实施例中，具有硅驱动级管芯(或输入IPD)和GaN末级管 芯的两级放大器并入到多尔蒂功率放大器模块的一个或多个放大路径 中。举例来说，此两级放大器可并入到主放大路径、峰值放大路径、多 个峰值放大路径或主放大路径与峰值放大路径的任何组合中。图8示出 了各自具有驱动级管芯和GaN末级管芯的两级放大器并入到主放大路 径和峰值放大路径中的示例实施例。本领域的技术人员将基于本文中的 描述而理解，其它实施例可以包括具有主放大器路径和多个峰值放大器 路径中的驱动级管芯和GaN末级管芯的两级放大器。又其它实施例可以 包括主放大器路径和峰值放大器路径中的每一个放大器路径包括输入 IPD和GaN放大器管芯的单级放大器。
更具体地说，图8是根据示例实施例的包括具有主放大路径和峰值 放大路径的多尔蒂功率放大器的RF放大器装置800的例子的俯视图， 其中主放大路径包括驱动级管芯810和GaN末级管芯880，并且峰值放 大路径还包括驱动级管芯811和GaN末级管芯881。RF放大器装置800 将可替换地在下文被称为“多尔蒂功率放大器模块”。出于简洁的目的， 下文未详细论述图8的具有图1、2、4和5的实施例中的类似同类装置 的许多组件和电路。上文结合图1、2、4和5所论述的对应组件的细节 预期还适用于下文结合图8所论述的对应组件。
多尔蒂功率放大器模块800包括呈多层PCB 806形式的基板，所述 多层PCB 806包括至少一个介电层(例如，由FR-4、陶瓷或其它PCB 介电材料形成)和两个或更多个导电层。在实施例中，PCB 806的顶表 面上的导电层是图案化导电层。由顶部图案化导电层的部分形成的各种 导电特征(例如，导电垫和迹线)可以充当管芯810、811、880、881和 其它离散组件的附接点，并且还可以提供管芯810、811、880、881与其 它离散组件之间的电连接。另一导电层可以充当接地参考平面。在一些 实施例中，一个或多个额外图案化导电层可以提供管芯810、811、880、 881、离散组件和接地参考平面之间的导电连接。根据实施例，利用底部 导电层来提供外部可及的导电着陆垫，其中一些示例着陆垫801、809、 858、859的位置在图8中以虚线框指示。这些着陆垫(以及其它未示出 的着陆垫)使得能够将多尔蒂功率放大器模块800表面安装到单独基板 (未示出)上，所述单独基板提供到RF系统的其它部分的电连接。尽管 模块800被描绘为焊盘网格阵列(LGA)模块，但模块800可替换地被 封装为引脚网格阵列模块、QFN模块或另一类型的封装。
多尔蒂功率放大器模块800另外包括RF信号输入端、功率分离器 802、包括级联耦合的驱动级管芯810与GaN末级管芯880的两级主放 大器、包括级联耦合的驱动级管芯811与GaN末级管芯881的两级峰值 放大器、各种相移和阻抗匹配元件，以及组合器。在PCB 806的底表面 处暴露的导电着陆垫801充当用于模块800的RF信号输入端。通过一 个或多个导电结构(例如，通孔、迹线和/或键合线)，着陆垫801电耦 合到功率分离器802的输入。
耦合到PCB 806的安装表面的功率分离器802可以包括一个或多个 离散管芯和/或组件，但其在图8中表示为单个元件。功率分离器802包 括输入端和两个输出端。输入端通过一个或多个导电结构(例如，通孔、 迹线和/或键合线)电耦合到着陆垫801以接收输入RF信号。功率分离 器802的输出端通过一个或多个导电结构(例如，通孔、迹线和/或键合线)电耦合到分别用于主放大器和峰值放大器的输入820、821。
功率分离器802被配置成将通过着陆垫801接收到的输入RF信号 的功率分离成在功率分离器802的输出端处产生的第一RF信号和第二 RF信号。另外，功率分离器802可以包括被配置成在输出端处所提供的 RF信号之间赋予约90度相位差的一个或多个相移元件。在功率分离器 802的输出处产生的第一RF信号和第二RF信号可具有相等或不相等的 功率。
功率分离器的第一输出电耦合到主放大器路径(即，电耦合到主放 大器)，并且功率分离器的第二输出电耦合到峰值放大器路径(即，电耦 合到峰值放大器)。在所示实施例中，在第二功率分离器输出处产生的RF 信号相对于在第一功率分离器输出处产生的RF信号延迟约90度。换句 话说，被提供到峰值放大器路径的RF信号相对于被提供给主放大器路径的RF信号延迟约90度。
通过主放大器路径放大由功率分离器802产生的第一RF信号，所 述主放大器路径包括驱动级管芯810、GaN末级管芯880以及相移和阻 抗反转元件803(在本文中简称为“相移元件”)。通过峰值放大器路径 放大由功率分离器802产生的第二RF信号，所述峰值放大器路径包括 驱动级管芯811、GaN末级管芯881。
主放大器路径的驱动级管芯810和GaN末级管芯880在驱动级管 芯810的输入端820(对应于主放大器输入)与GaN末级管芯880的输 出端892(对应于主放大器输出)之间以级联布置电耦合在一起。驱动 级管芯810包括多个集成电路。在实施例中，管芯810的集成电路系统 包括输入端820(例如，输入端120、220、420、520)、输出端822(例 如，输出端122、222、422、522)、输入阻抗匹配电路830(例如，电路 130、230、430、530)、硅功率晶体管840(例如，晶体管140、240、440- 444)、级间阻抗匹配电路850的集成部分(例如，电路150、250、450)、 偏置电压控制电路860(例如，电路160、260、460、560)、ESD保护电 路862(例如，电路162、262、462、562)，以及谐波控制电路870的集 成部分(例如，电路170、270、470、570)(在实施例中)。驱动级管芯 810内的各种电路和组件可如先前结合图1、2、4和5所描述的那样配 置并电耦合在一起。
功率分配器802的第一输出通过各种导电迹线、电路系统和键合线 或其它类型的电连接件(例如，对应于连接件203、303、403、503)电 耦合到驱动级管芯810的输入端820。偏置焊盘858通过额外导电结构、 键合线(或其它类型的电连接件)和端(例如，端158、258、458或558) 电耦合到用于GaN晶体管882的对应偏置电压控制电路系统860。另 外，偏置焊盘858电耦合到ESD保护电路862(例如，电路162、262、 462、562)，所述ESD保护电路862被配置成保护GaN晶体管882的栅 极氧化物免受与ESD事件相关联的能量影响。尽管图8未示出，但额外 偏置焊盘可以电耦合到用于硅晶体管栅极和漏极的偏置电压控制电路系 统。
GaN末级管芯880包括多个集成电路。在实施例中，管芯880的集 成电路系统包括输入端890(例如，输入端190、290、490、590)、输出 端892(例如，输出端192、292、492、592)和GaN功率晶体管882(例 如，晶体管182、282、482、582)。GaN末级管芯880内的各种电路和组件可如先前结合图1、2、4和5所描述的那样配置并电耦合在一起。
驱动级管芯810的输出端822通过键合线阵列874或另一类型的电 连接件(例如，对应于连接件174、274、474、574)电耦合到GaN末级 管芯880的输入端890。输入端890电耦合到GaN功率晶体管882的栅 极。GaN功率晶体管882的栅极通过一个或多个键合线(未编号)电耦 合到驱动级管芯810上的偏置电压控制电路系统860和ESD保护电路 862。GaN功率晶体管882的栅极还通过一个或多个键合线878或另一 类型的电连接件(例如，对应于连接件178、278、478、578)电耦合到 驱动级管芯810中的谐波控制电路870的集成部分。
在GaN末级管芯880的输出端892处产生已放大第一RF信号。根 据实施例，输出端892(例如，通过键合线879或另一类型的电连接件) 电耦合到相移元件803。根据实施例，相移元件803具有接近于GaN末 级管芯880的输出端892的第一端和接近于GaN末级管芯881的输出 端893的第二端。举例来说，可以利用在相移元件803的第一端与第二 端之间延伸的lambda/4(λ/4)传输线(例如，具有90度的电长度的微 带传输线)来实施相移元件803。相移元件803可以在信号从相移元件 的第一端行进到所述相移元件的第二端时向已放大第一RF信号赋予约 90度的相对相移。
如上文所提及，通过峰值放大器路径放大由功率分离器802产生的 第二RF信号，所述峰值放大器路径包括驱动级管芯811和GaN末级管 芯881。峰值放大器路径的驱动级管芯811和GaN末级管芯881在驱动 级管芯811的输入端821(对应于峰值放大器输入)与GaN末级管芯881 的输出端893(对应于峰值放大器输出)之间以级联布置电耦合在一起。 驱动级管芯811包括多个集成电路。在实施例中，管芯811的集成电路 系统包括输入端821(例如，输入端120、220、420、520)、输出端823 (例如，输出端122、222、422、522)、输入阻抗匹配电路831(例如， 电路130、230、430、530)、硅功率晶体管841(例如，晶体管140、240、 440-444)、级间阻抗匹配电路851的集成部分(例如，电路150、250、 450)、偏置电压控制电路861(例如，电路160、260、460、560)、ESD 保护电路863(例如，电路162、262、462)，以及谐波控制电路871的 集成部分(例如，电路170、270、470、570)(在实施例中)。驱动级管 芯811内的各种电路和组件可如先前结合图1、2、4和5所描述的那样 配置并电耦合在一起。
功率分配器802的第二输出通过各种导电迹线、电路系统和键合线 或另一类型的电连接件(例如，对应于连接件203、403、503)电耦合到 驱动级管芯811的输入端821。偏置焊盘859通过额外导电结构、键合 线(或另一类型的电连接件)和端(例如，端158、258、458或558)电 耦合到GaN晶体管883的对应偏置电压控制电路系统861。另外，偏置 焊盘859电耦合到ESD保护电路863(例如，电路162、262、462、562)， 所述ESD保护电路863被配置成保护GaN晶体管883的栅极氧化物免 受与ESD事件相关联的能量影响。尽管图8未示出，但额外偏置焊盘可 以电耦合到用于硅晶体管栅极和漏极的偏置电压控制电路系统。
GaN末级管芯881包括多个集成电路。在实施例中，管芯881的集 成电路系统包括输入端891(例如，输入端190、290)、输出端893(例 如，输出端192、292)和GaN功率晶体管883(例如，晶体管182、282)。 GaN末级管芯881内的各种电路和组件可如先前结合图1、2、4和5所 描述的那样配置并电耦合在一起。
驱动级管芯811的输出端823通过键合线阵列875或另一类型的电 连接件(例如，对应于连接件174、274)电耦合到GaN末级管芯881的 输入端891。输入端891电耦合到GaN功率晶体管883的栅极。GaN功 率晶体管883的栅极通过一个或多个键合线(未编号)电耦合到偏置电 压控制电路系统861和驱动级管芯811上的ESD保护电路863。GaN功 率晶体管883的栅极还通过一个或多个键合线877或另一类型的电连接 件(例如，对应于连接件178、278、478、578)电耦合到驱动级管芯811 中的谐波控制电路871的集成部分。
穿过级联耦合的峰值放大器管芯811、881的信号路径处于从RF输 入端821延伸到RF输出端893的方向上，所述方向由箭头813指示。 相反，穿过级联耦合的主放大器管芯810、880的信号路径处于从驱动级 管芯输入端820延伸到GaN末级管芯输出端892的方向上，所述方向由 箭头815指示。如图8中可见，穿过级联耦合的峰值放大器管芯811、 881的信号路径与穿过级联耦合的主放大器管芯810、880的信号路径在 显著不同的方向上延伸，并且更具体地说，在图8的实施例中，所述信 号路径是正交的。换句话说，穿过管芯811、881的RF信号路径与穿过 管芯810、880的RF信号路径正交。即使管芯810、811、880、881可 相对紧密地定位在一起，其正交朝向也可显著地减少通过主放大器路径 和峰值放大器路径承载并由所述主放大器路径和峰值放大器路径放大的 信号之间的耦合。
在任何情况下，GaN末级管芯881在RF输出端893处产生已放大 第二RF信号。根据实施例，RF输出端893(例如，通过键合线804或 另一类型的电连接件)电耦合到相移元件803的第二端。因此，将由GaN 末级管芯880产生的已放大第一RF信号传送到RF输出端893，并且输 出端893充当已放大的第一RF信号和第二RF信号的求和节点805。当 在第一RF信号和第二RF信号上单独赋予的各种相移基本上相等时，已 放大的第一RF信号和第二RF信号在求和节点805处基本上同相地组 合。
RF输出端893(和因此求和节点805)(例如，通过键合线807或 另一类型的电连接件)电耦合到输出网络808，所述输出网络808用于 向主放大器管芯880和峰值放大器管芯881中的每一个放大器管芯呈现 恰当的负载阻抗。另外，输出网络808可以包括去耦电容器，如图所示。 尽管图8未示出细节，但输出网络808可以包括各种导电迹线、额外离 散组件和/或集成组件(例如，电容器、电感器和/或电阻器)以提供期望 的阻抗匹配。输出网络808通过PCB 806电耦合到在PCB 806的底表面 处暴露的导电着陆垫809。着陆垫809充当用于多尔蒂功率放大器模块 800的RF输出节点。
放大器的实施例包括第一半导体管芯和不同于第一半导体管芯的 基板。第一半导体管芯包括III-V半导体基板、第一RF信号输入端、第 一RF信号输出端和第一晶体管。第一晶体管具有电耦合到第一RF信号 输入端的控制端和电耦合到第一RF信号输出端的载流端。基板包括第 二RF信号输入端、第二RF信号输出端、耦合在第二RF信号输入端与 第二RF信号输出端之间的电路系统，以及静电放电(ESD)保护电路。 放大器还包括电耦合在ESD保护电路与第一晶体管的控制端之间的连 接件。
根据另一实施例，第一晶体管是耗尽型GaN FET，控制端是栅极端， 并且载流端是漏极端。根据另一另外的实施例，ESD保护包括具有阳极 和阴极的二极管，以及耦合到阴极的ESD电压钳位电路。阳极电耦合到 基板上的偏置电压控制电路的输入端。根据另一另外的实施例，基板是 由与第一半导体管芯的半导体材料不同的半导体材料形成的第二半导体 管芯，并且耦合在第二RF信号输入端与第二RF信号输出端之间的电路 系统包括具有第二控制端和第二载流端的一个或多个第二晶体管。第二 控制端电耦合到第二RF信号输入端，并且第二载流端电耦合到第二RF 信号输出端。根据另一另外的实施例，基板是集成无源装置(IPD)，并 且耦合在第二RF信号输入端与第二RF信号输出端之间的电路系统包 括阻抗匹配电路。
放大器的另一实施例包括第一半导体管芯和第二半导体管芯。第一 半导体管芯包括第一RF信号输入端、第一RF信号输出端、第一晶体管 和静电放电(ESD)保护电路。第一晶体管具有电耦合到第一RF信号输 入端的控制端和电耦合到第一RF信号输出端的载流端。第二半导体管 芯包括第二RF信号输入端、第二RF信号输出端和氮化镓(GaN)晶体 管。GaN晶体管具有电耦合到第二RF信号输入端的控制端和电耦合到 第二RF信号输出端的载流端。放大器另外包括电耦合在ESD保护电路 与GaN晶体管的控制端之间的连接件。
根据另一实施例，第一半导体管芯选自硅基板、硅锗(SiGe)基板、 绝缘体上硅(SOI)基板和绝缘体上SiGe(SGOI)基板。根据另一另外 的实施例，第二半导体管芯选自GaN基板、硅上GaN基板和碳化硅上 GaN基板。
根据又一另外的实施例，放大器是多尔蒂功率放大器，所述多尔蒂 功率放大器包括主放大器、峰值放大器和耦合到主放大器和峰值放大器 的输出的求和节点。主放大器包括第一半导体管芯和第二半导体管芯， 其中第一半导体管芯的第一RF信号输入端对应于主放大器输入，并且 第二半导体管芯的第二RF信号输出端对应于主放大器输出。根据又一另外的实施例，放大器还包括主放大器和峰值放大器所耦合到的基板， 以及电耦合在第二RF信号输出端与求和节点之间的相移和阻抗反转元 件。
先前详细描述本质上仅为说明性的，且并不意图限制主题的实施例 或此类实施例的应用和使用。举例来说，尽管以上描述论述了集成到GaN 管芯中的GaN FET在各种实施例中的用途，但集成到其它类型的III-V 半导体管芯(例如，GaAs管芯、InP管芯等等)中的其它类型的III-V晶 体管(例如，GaAs晶体管、磷化铟(InP)晶体管等等)在其它实施例 中可用作功率放大器管芯。
如本文中所使用，词语“示例性”意指“充当例子、例项或说明”。 本文中描述为示例性的任何实施方案未必解释为比其它实施方案优选或 有利。此外，不希望受前述技术领域、背景技术或详细描述中所呈现的 任何所表达或暗示的理论的约束。
本文中包含的各图中所示的连接线意图表示各种元件之间的示例 性功能关系和/或物理耦合。应注意，许多替代或额外的功能关系或物理 连接可存在于主题的实施例中。另外，本文中还可以仅出于参考的目的 使用特定术语，并且因此所述特定术语并不希望具有限制性，并且除非 上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类 数值术语并不暗示顺序或次序。
如本文中所使用，“节点”意指任何内部或外部参考点、连接点、接 合点、信号线、导电元件等等，在“节点”处存在给定信号、逻辑电平、 电压、数据模式、电流或量。此外，可以通过一个物理元件实现两个或 更多个节点(并且即使在公共节点处被接收或输出，也可以对两个或更 多个信号进行多路复用、调制或以其它方式区分)。
前述描述是指元件或节点或特征被“连接”或“耦合”在一起。如 本文中所使用，除非以其它方式明确地陈述，否则“连接”意指一个元 件直接接合到另一元件(或直接与另一元件连通)，且不一定以机械方式 接合。同样，除非以其它方式明确地陈述，否则“耦合”意指一个元件 直接或间接接合到另一元件(或直接或间接以电气方式或以其它方式与 另一元件连通)，且不一定以机械方式接合。因此，尽管图中所示的示意 图描绘了元件的一个示例性布置，但所描绘的主题的实施例中可存在额 外的介入元件、装置、特征或组件。
尽管前述详细描述中已呈现至少一个示例性实施例，但应了解，存 在大量变化。还应了解，本文中所描述的一个或多个示例性实施例并不 希望以任何方式限制所要求的主题的范围、适用性或配置。实际上，前 述详细描述将向本领域的技术人员提供用于实施所描述的一个或多个实 施例的便利指南。应理解，可在不脱离由权利要求书限定的范围的情况 下对元件的功能和布置作出各种改变，所述范围包括在提交本专利申请 时的已知等效物和可预见等效物。

Claims (10)

1.一种放大器，其特征在于，包括：
第一半导体管芯，所述第一半导体管芯包括III-V半导体基板、第一射频(RF)信号输入端、第一RF信号输出端和第一晶体管，其中所述第一晶体管具有电耦合到所述第一RF信号输入端的控制端和电耦合到所述第一RF信号输出端的载流端；
基板，所述基板不同于所述第一半导体管芯，其中所述基板包括第二RF信号输入端、第二RF信号输出端、耦合在所述第二RF信号输入端与所述第二RF信号输出端之间的电路系统以及第一静电放电(ESD)保护电路；以及
第一连接件，所述第一连接件电耦合在所述第一ESD保护电路与所述第一晶体管的所述控制端之间。
2.根据权利要求1所述的放大器，其特征在于：
所述第一晶体管是耗尽型氮化镓场效应晶体管，所述控制端是栅极端，并且所述载流端是漏极端。
3.根据权利要求1所述的放大器，其特征在于：
所述基板另外包括耦合到所述第一ESD保护电路的第一偏置电压控制电路，其中所述第一偏置电压控制电路包括被配置成耦合到外部偏置电压源的偏置输入端和被配置成耦合到所述第一晶体管的所述控制端的偏置输出端，其中在操作期间，所述偏置输出端通过所述第一连接件将DC偏置电压传送到所述第一晶体管的所述控制端。
4.根据权利要求3所述的放大器，其特征在于，所述第一偏置电压控制电路包括：
直流-直流(DC-DC)电压转换器，所述DC-DC电压转换器电耦合在所述偏置输入端与所述偏置输出端之间，并且其中所述DC-DC电压转换器被配置成将被提供到所述偏置输入端的DC电压转换成所述偏置输出端处的负DC电压。
5.根据权利要求3所述的放大器，其特征在于，所述第一ESD保护包括：
具有阳极和阴极的二极管，其中所述阳极电耦合到所述第一偏置电压控制电路的所述输入端；以及
ESD电压钳位电路，所述ESD电压钳位电路耦合到所述阴极。
6.根据权利要求5所述的放大器，其特征在于：
所述基板是硅基板；并且
所述二极管包括至少部分地由所述硅基板的多晶硅层形成的P-N结多晶硅二极管。
7.根据权利要求5所述的放大器，其特征在于：
所述ESD电压钳位电路包括第二晶体管，所述第二晶体管具有耦合到接地节点的栅极端和源极端，以及耦合到所述二极管的漏极端。
8.根据权利要求7所述的放大器，其特征在于，所述第二晶体管是接地栅极(gg)n沟道MOSFET。
9.根据权利要求1所述的放大器，其特征在于：
所述基板是由与所述第一半导体管芯的半导体材料不同的半导体材料形成的第二半导体管芯，其中耦合在所述第二RF信号输入端与所述第二RF信号输出端之间的所述电路系统包括具有第二控制端和第二载流端的一个或多个第二晶体管，其中所述第二控制端电耦合到所述第二RF信号输入端，并且所述第二载流端电耦合到所述第二RF信号输出端。
10.一种放大器，其特征在于，包括：
第一半导体管芯，所述第一半导体管芯包括第一射频(RF)信号输入端、第一RF信号输出端、第一晶体管和静电放电(ESD)保护电路，其中所述第一晶体管具有电耦合到所述第一RF信号输入端的控制端和电耦合到所述第一RF信号输出端的载流端；
第二半导体管芯，所述第二半导体管芯包括第二RF信号输入端、第二RF信号输出端和氮化镓(GaN)晶体管，其中所述GaN晶体管具有电耦合到所述第二RF信号输入端的控制端和电耦合到所述第二RF信号输出端的载流端；以及
第一连接件，所述第一连接件电耦合在所述ESD保护电路与所述GaN晶体管的所述控制端之间。
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