JP2022089147A - パワートランジスタと静電放電保護回路とを別々の基板に搭載した電力増幅器 - Google Patents

Abstract

【課題】ＧａＮの高いウェハコストを考慮して、ＧａＮＦＥＴのゲート酸化物を静電放電ＥＳＤイベントから保護する電力増幅器及びトランジスタを提供する。【解決手段】２段増幅器１００は、半導体ダイと、半導体ダイとは異なる基板と、を備えている。半導体ダイは、ＩＩＩ－Ｖ族半導体基板と、第１ＲＦ信号入力端子１０２と、第１ＲＦ信号出力端子１０４と、トランジスタ（例えばＧａＮＦＥＴ）１４０と、を備えている。トランジスタは、第１ＲＦ信号入力端子に電気的結合された制御端子１４４と、第１ＲＦ信号出力端子に電気的結合された電流伝導端子１４６と、を有している。また基板は、第２ＲＦ信号入力端子と、第２ＲＦ信号出力端子と、第２ＲＦ信号入力端子と第２ＲＦ信号出力端子との間に結合された回路と、ＥＳＤ保護回路と、を備えている。また増幅器は、ＥＳＤ保護回路とトランジスタの制御端子との間に電気的結合された接続部を備えている。【選択図】図１

Description

本明細書に記載されている主題の実施形態は、一般的に、静電放電回路を備えた電力増幅器およびトランジスタに関する。

窒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）は、効率と動作帯域幅を向上させるために、セルラー基地局やその他のシステムの大電力増幅回路で益々利用されている。ＧａＮＦＥＴ（ＧａＮ－ＦＥＴ）は、シリコンベースのＦＥＴと比較して、比較的高い電力密度と比較的高い単位電流利得周波数とによって、高い増幅器性能を発揮することが実証されている。電力密度が高いので、一定の出力レベルであれば、ダイ周辺部を小さくすることができる。これによって、シリコンデバイスと比較して、より低いドレイン－ソース間の静電容量Ｃ_ＤＳと、および広い出力帯域幅を持つより高い出力インピーダンスとが得られる可能性がある。

米国特許第６４６５７６８号明細書

使用される半導体技術（例えば、シリコンまたはＧａＮ）にかかわらず、ＦＥＴトランジスタのゲート酸化物は、過渡的な静電放電（ＥＳＤ）イベントによって損傷する可能性がある。そのため、ＥＳＤ保護回路をパワートランジスタのダイに、ＦＥＴのゲートと一緒に組み込むことがある。しかし、ＧａＮのウェハコストは比較的高いので、ＧａＮＦＥＴダイに追加の回路を組み込むことは、多くの場合、コスト的に厳しい。そのため、ＥＳＤ回路は通常、ＧａＮＦＥＴゲートと一緒には実装されず、ＧａＮＦＥＴゲートの敏感なゲート酸化物は、製造中やその後、例えばＧａＮＦＥＴがフィールドに展開されたときなどに発生する可能性のある高電位の静電放電ＥＳＤイベントに晒されることになる。そのため、ＧａＮの高いウェハコストを考慮して、ＧａＮＦＥＴのゲート酸化物を静電放電ＥＳＤイベントから保護する方法と回路が必要とされている。

主題のより完全な理解は、以下の図と併せて考慮される詳細な説明および特許請求の範囲を参照することで得られるであろう。ここで、同様の参照番号は、図全体を通して同様の要素を指す。様々な図の間で対応する構成要素（すなわち、類似または同一の特性および／または機能を有する構成要素）は、同一の参照番号を有するか、または最後の２つの数字が同じであることに留意すべきである（例えば、図１、図２、および図４～図８の構成要素１２０、２２０、４２０、５２０、６２０、７２０、および８２０は、「対応する構成要素」である）。

例示的な実施形態による、ドライバ段ダイと、窒化ガリウム（ＧａＮ）トランジスタを有する最終段ダイと、およびドライバ段ダイ上のＧａＮトランジスタ入力のための静電放電（ＥＳＤ）回路とを有する、２段増幅器の簡略化されたブロック図。 例示的な実施形態に従った、ドライバ段ダイと、ＧａＮトランジスタを有する最終段ダイと、およびＧａＮトランジスタ入力用のドライバ段ダイ上のＥＳＤ回路とを有する、２段のカスケード増幅器の回路図。 例示的な実施形態に従った、図２のＥＳＤ回路の電流対電圧応答を示すチャート。 例示的な実施形態に従った、シリコンカスコードドライバ段ダイと、ＧａＮトランジスタを備えた最終段ダイと、およびＧａＮトランジスタ入力のためのドライバ段ダイ上のＥＳＤ回路とを備えた、２段のカスケード増幅器の回路図。 例示の実施形態に従った、集積受動デバイス（ＩＰＤ：インテグレイテッドパッシブデバイス）上に実装された入力回路と、ＧａＮトランジスタを有する増幅器ダイと、および集積受動デバイスＩＰＤ上のＧａＮトランジスタ入力用のＥＳＤ回路とを有する、単段増幅器の回路図。 実施例に従った、大電力パッケージにパッケージされた２段の増幅器を備えている、ＲＦ増幅器デバイスの一例の上面図。 例示の実施形態に従って、クワッドフラットノーリードパッケージにパッケージされた２段の増幅器を備えている、ＲＦ増幅器デバイスの例を示す上面図。 実施形態例に従った、ドハーティ電力増幅器モジュールに２段の主増幅器を備えている、ＲＦ増幅器デバイスの例の上面図。

本発明の主題の様々な実施形態は、窒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）のゲート酸化物を、静電放電（ＥＳＤ）イベントから保護する方法および回路を備えている。様々な実施形態は、具体的には、第１基板（例えば、ドライバ段ダイまたは集積受動デバイス（ＩＰＤ））と、ＧａＮＦＥＴを有する増幅器ダイと、ＧａＮＦＥＴの入力を静電放電ＥＳＤイベントから保護するように構成された第１基板上のＥＳＤ保護回路とを備えている増幅器を備えている。ここで開示されている増幅器およびＥＳＤ保護回路の構成は、ＥＳＤ保護回路のために貴重なＧａＮダイの面積を利用することなく、ＧａＮＦＥＴのゲート酸化物に関して静電放電ＥＳＤイベントの保護を提供する。さらに、いくつかの実施形態では、ＧａＮＦＥＴは、負のゲートバイアス電圧を用いて動作するように構成されたディプレッションモードのノーマリーオンＦＥＴである。ＥＳＤ保護回路は、負のゲートバイアスを乱さないように構成され、一方で、高い正の静電放電ＥＳＤ電位電圧をクランプし、ＥＳＤ保護回路が接続されているＧａＮＦＥＴから静電放電ＥＳＤエネルギーを短絡させる。

ＧａＮＦＥＴは一般的に、ディプレッションモードのノーマリーオンデバイスであり、当該デバイスをピンチオフするために負のゲート電圧を生成するバイアス電圧制御回路を利用する。ディプレッションモードのＧａＮＦＥＴを有するＧａＮダイを備えているいくつかの実施形態によれば、上記第１基板（例えば、ドライバ段ダイまたは集積受動デバイスＩＰＤ）は、集積されたＧａＮバイアス電圧制御回路を備えており、このバイアス電圧制御回路は、ＧａＮダイに電気的結合され、ＧａＮＦＥＴをピンチオフするために負のゲート電圧を提供するように構成されている。より具体的には、そのような実施形態では、ＧａＮバイアス電圧制御回路は、ＧａＮ負のＤＣバイアス回路（例えば、第１（正または負の）ＤＣ電圧を、ＧａＮバイアス電圧として使用される負のＤＣ電圧に変換（コンバート）するように構成された直流－直流（ＤＣ－ＤＣ）電圧変換器）であると考えてよい。以下でより詳細に説明するように、ＥＳＤ保護回路の実施形態も第１基板上に備えられ、ＧａＮバイアス電圧制御回路およびＧａＮＦＥＴゲートに結合されている。ＥＳＤ保護回路は、一実施形態によれば、ダイオードと静電放電ＥＳＤ電圧クランプ回路を備えている。ダイオードは、静電放電ＥＳＤ電圧クランプ回路を負のゲートバイアス電圧から分離するが、静電放電ＥＳＤイベントに関連する高い正の電圧を静電放電ＥＳＤ電圧クランプ回路に通過させ、静電放電ＥＳＤエネルギーをＧａＮＦＥＴゲートから遠ざける（シャントする）。ＧａＮバイアス電圧制御回路およびＥＳＤ保護回路を、ＧａＮダイとは対照的に、第１基板に集積することは、ＧａＮダイの面積（エリア）と比較して第１基板の面積が低コストであることを考慮すると、大幅なコスト削減につながる可能性がある。

特定の実施形態によれば、２段増幅器は、ＧａＮＦＥＴゲート用のＥＳＤ保護回路を備えている異なる半導体技術（例えば、シリコン、シリコンゲルマニウム、ＳＯＩ、ＳＧＯＩ、または他の適切な技術）のドライバ段ダイに接続されたＧａＮＦＥＴ最終段ダイを備えている。例えば、様々な実施形態において、ＧａＮＦＥＴ最終段ダイは、シリコン横方向拡散金属酸化物半導体ＦＥＴ（ＬＤＭＯＳ ＦＥＴ）を備えているドライバ段ダイに接続されるか、またはシリコンもしくはシリコンゲルマニウム（ＳｉＧｅ）相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ（例えば、ＦＥＴ、ＢＪＴ、および／またはヘテロ接合バイポーラトランジスタ（ＨＢＴ））のスタックを備えているドライバ段ダイに接続され、ドライバ段ダイは、ＧａＮＦＥＴゲート用のＥＳＤ保護回路も備えている。さらに別の具体的な実施形態によれば、単段増幅器は、ＧａＮＦＥＴゲート用のＥＳＤ保護回路を備えている集積受動デバイスＩＰＤに接続されたＧａＮＦＥＴダイを備えている。これらの実施形態は、以下でより詳細に説明される。

以下の詳細な説明は、本質的に単なる例示であり、主題の実施形態またはそのような実施形態の適用および使用を限定することを意図していない。本明細書で使用される場合、「ｅｘｅｍｐｌａｒｙ」（例示的）および「ｅｘａｍｐｌｅ」（一例）という言葉は、「ｓｅｒｖｉｎｇ ａｓ ａｎ ｅｘａｍｐｌｅ, ｉｎｓｔａｎｃｅ, ｏｒ ｉｌｌｕｓｔｒａｔｉｏｎ」（一例、具体例、またはイラストとしての役割）を意味する。本明細書で例示的または一例として記載されている任意の実施態様は、必ずしも他の実施態様よりも好ましいまたは有利であると解釈されるべきではない。さらに、先行する技術分野、背景、または以下の詳細な説明で提示された、明示的または暗示的な理論に拘束される意図はない。

本明細書で使用する場合、用語「トランジスタ」は、電界効果トランジスタ（ＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、または他のタイプのトランジスタを意味する。例えば、「ＦＥＴ」は、金属－酸化物－半導体ＦＥＴ（ＭＯＳＦＥＴ）、横方向に拡散したＭＯＳＦＥＴ（ＬＤＭＯＳ ＦＥＴ）、エンハンスメントモードまたはディプレッションモードの高電子移動度トランジスタ（ＨＥＭＴ）、または別のタイプのＦＥＴであってもよい。以下の説明では、トランジスタは、制御端子と２つの電流伝導（通電）端子を備えているものとする。例えば、ＦＥＴに関連する用語を使用すると、「制御端子」はトランジスタのゲート端子を意味し、第１および第２電流伝導端子はトランジスタのドレインおよびソース端子（またはその逆）を意味する。以下の説明では、ＦＥＴデバイスに関連して一般的に使用される用語を使用することがあるが、様々な実施形態は、ＦＥＴデバイスを利用する実施形態に限定されるものではなく、代わりに、ＢＪＴデバイス、ＨＢＴデバイス、または他のタイプのトランジスタを利用する実施形態にも適用されることを意味する。

「ダイ」という用語は、内部に１つまたは複数の回路構成要素（例えば、トランジスタ、受動デバイスなど）が集積されるかおよび／または直接物理的に接続された、単一の別個の半導体ダイを意味する。「シリコン・・・ダイ」（例えば、「シリコンドライバ段ダイ」）とは、１つまたは複数のシリコンベースまたはＳｉＧｅベースのパワートランジスタを備えている集積回路ダイを意味する。例えば、「シリコン・・・ダイ」とは、シリコン基板、ＳｉＧｅ基板、ＳＯＩ（シリコン－オン－インシュレータ）基板、ＳＧＯＩ（ＳｉＧｅ－オン－インシュレータ）基板、または他の適切なシリコンベース基板またはＳｉＧｅベース基板の中および／または上に形成された、パワートランジスタ（例えば、ＦＥＴ、ＢＪＴ、ＨＢＴ、または他のタイプのシリコントランジスタ）を備えているダイのことである。「シリコントランジスタ」とは、主要（プライマリ）な電流伝導チャネルが主にシリコンまたはＳｉＧｅ半導体材料から形成されているトランジスタを意味する。「ＧａＮ・・・ダイ」（例えば、「ＧａＮ最終段ダイ」のように）とは、ＧａＮパワートランジスタを備えている集積回路ダイを意味する。例えば、「ＧａＮ・・・ダイ」とは、ＧａＮ基板、ＧａＮ－ｏｎ－シリコン基板、ＧａＮ－オン－シリコンカーバイド（ＳｉＣ）基板、ＧａＮ－オン－ＡｌＮ（窒化アルミニウム）基板、ＧａＮ－オン－サファイア基板、ＧａＮ－オン－ダイアモンド基板、または他の適切なＧａＮベースのヘテロエピタキシーおよび基板配置の中および／または上に形成されたＧａＮパワートランジスタを備えているダイである。また、「ＧａＮトランジスタ」または「ＧａＮＦＥＴ」とは、主要な電流伝導チャネルが主にＧａＮ半導体材料から形成されているトランジスタを意味する。

図１は、例示的な実施形態に従って、ＲＦ信号入力端子１０２とＲＦ信号出力端子１０４との間に、カスケード配列でシリコンドライバ段ダイ（ドライバステージダイ）１１０とＧａＮ最終段ダイ１８０とが電気的結合された２段増幅器１００の簡略化されたブロック図である。ドライバ段ダイ１１０は、シリコンダイ入力端子１２０と、シリコンダイ出力端子１２２と、入力インピーダンス整合回路１３０と、シリコントランジスタ１４０と、段間（インタステージ）インピーダンス整合回路１５０の集積部と、ドライバ段バイアス電圧制御回路１３４（以下、「ドライバ段バイアス回路」という）と、最終段バイアス電圧制御回路１６０（「最終段バイアス回路」）と、ドライバ段ＥＳＤ保護回路１３８（「ドライバ段ＥＳＤ回路」）と、最終段ＥＳＤ保護回路１６２（「最終段ＥＳＤ回路」）と、および高調波（ハーモニック）制御回路１７０（「最終段高調波制御回路」）とを、実施形態では備えている。最終段バイアス回路１６０、最終段ＥＳＤ保護回路１６２、および最終段高調波制御回路１７０は、本明細書では、ドライバ段ダイ１１０に集積されているという点で、ドライバ段ダイ１１０の「２次回路」と呼ばれることがあるが、それらの機能は、後でより詳細に説明するように、それぞれＧａＮトランジスタ１８２に対するバイアス電圧、静電放電ＥＳＤ保護、または高調波制御に影響を与えることに関連している。

順方向（前方）増幅経路に沿って、ＲＦ信号入力端子１０２は、接続部（コネクション）１０３（例えば、ワイヤボンド、ワイヤボンドアレイ、または他の電気的接続）を介してシリコンダイ入力端子１２０に電気的結合され、シリコンダイ入力端子１２０は、入力インピーダンス整合回路１３０への入力に結合され、入力インピーダンス整合回路１３０の出力は、シリコントランジスタ１４０の入力１４４（制御端子）に結合され、シリコントランジスタ１４０の出力１４６（電流伝導端子）は、段間インピーダンス整合回路１５０への入力に結合され、段間インピーダンス整合回路１５０の出力は、シリコンダイ出力端子１２２に結合されている。

シリコンダイ出力端子１２２は、接続部１７４（例えば、ワイヤボンドアレイまたは他のＤＣ結合導電接続部）を介して、最終段ダイ１８０のＧａＮダイ入力端子１９０に電気的結合される。接続部１７４は、シリコントランジスタ１４０の出力（例えば、ドレイン）と、ＧａＮトランジスタ１８２の入力（例えば、ゲート）との間の段間整合回路の非集積部を表している。より具体的には、接続部１７４は、シリコントランジスタ１４０を、ゲート－ソース間の静電容量Ｃｇｓが小さいＧａＮトランジスタ１８２の最終インピーダンスに整合させるために、回路内の低入力インピーダンス点に配置する。一実施形態では、接続部１７４は、ワイヤボンドアレイなどの誘導接続である。他の実施形態では、他のタイプのＤＣ－結合接続が実装されてもよい。例えば、代替の実施形態では、ダイ１１０、１８０は、フリップチップダイであってもよく、または、ＤＣバイアスおよびＲＦ信号は、基板とは異なるワイヤボンドまたは他の電気的接続を介して搬送されるのではなく、ダイ１１０、１８０が結合されている基板を介して搬送可能であるように構成またはパッケージ化されてもよい。

最終段ダイ１８０は、実施形態では、ＧａＮダイ入力端子１９０と、ＧａＮダイ出力端子１９２と、ＧａＮトランジスタ１８２とを備えている。順方向増幅経路に沿って続けて、ＧａＮダイ入力端子１９０は、ＧａＮトランジスタ１８２の入力１８４（制御端子）に結合され、ＧａＮトランジスタ１８２の出力１８６（電流伝導端子）は、ＧａＮダイ出力端子１９２に結合される。ＧａＮダイ出力端子１９２は、接続部１７９（例えば、ワイヤボンドアレイまたは他の電気的接続部）を介して、ＲＦ信号出力端子１０４に電気的結合されている。

動作中、ＲＦ信号入力端子１０２およびシリコンダイ入力端子１２０を介して受け取られたＲＦ信号は、入力インピーダンス整合回路１３０を介して伝えられ、この入力インピーダンス整合回路１３０は、増幅器１００のインピーダンスをより高いインピーダンスレベル（例えば、５０オームまたは別のインピーダンスレベル）に上げて、周波数帯全体の利得平坦性および電力伝達を強化するように構成される。次に、得られたＲＦ信号は、シリコントランジスタ１４０によって増幅される（すなわち、シリコントランジスタ１４０は、ＲＦ信号に第１利得を適用する、すなわちＲＦ信号を「前置増幅」（プレアンプ）するドライバ増幅器として機能する）。例えば、シリコントランジスタ１４０は、約１０デシベル（ｄＢ）～約２５ｄＢ（例えば、いくつかの実施形態では、約２０ｄＢ）の範囲の利得をＲＦ信号に適用してもよいが、シリコントランジスタ１４０によって適用される利得は、より低くても高くてもよい。シリコントランジスタ１４０の出力１４６で生成された増幅されたＲＦ信号は、次に、段間インピーダンス整合回路１５０の集積部を介して伝えられる。出力端子１２２で生成された結果のＲＦ信号は、次に、接続部１７４を介して、最終段ダイ１８０のＧａＮダイ入力端子１９０に伝えられる。段間インピーダンス整合回路１５０の集積部と、ダイ１１０，１８０の間の接続部１７４とが一緒になって、シリコントランジスタ１４０の出力インピーダンス（またはドレインインピーダンス）をＧａＮトランジスタ１８２の入力インピーダンスに整合させることで、周波数帯全体の利得平坦性と電力伝達を高めるように構成されている。いくつかの実施形態では、接続部１７４は、シリコン増幅器１４０の出力とＧａＮ増幅器１８２の入力１８４との間の段間整合回路における、非集積型の直列誘導構成要素である。

ＧａＮダイ入力端子１９０で受け取られた事前増幅されたＲＦ信号は、ＧａＮトランジスタ１８２によって増幅される（すなわち、ＧａＮトランジスタ１８２は、ＲＦ信号に第２利得を適用する最終増幅器として機能する）。例えば、ＧａＮトランジスタ１８２は、約１０ｄＢ～約１５ｄＢの範囲の利得（例えば、一部の実施形態では、約１４ｄＢ）をＲＦ信号に適用し、約２０ｄＢ～約４０ｄＢの範囲のデバイス１００を介した総利得（例えば、一部の実施形態では、約３５ｄＢ）を得ることができるが、ＧａＮトランジスタ１８２によって適用される利得および／またはデバイス１００の総利得は、同様に、より低くても高くてもよい。ＧａＮトランジスタ１８２の出力１８６で生成された増幅されたＲＦ信号は、次に、ＧａＮダイ出力端子１９２および接続部１７９を介してＲＦ信号出力端子１０４に伝達される。

上述したように、ドライバ段ダイ１１０はさらに、集積されたドライバ段バイアス電圧制御回路１３４を備えており、この集積されたドライバ段バイアス電圧制御回路１３４は、ドライバ段ダイ１１０のシリコントランジスタ１４０の入力１４４（例えば、ゲート端子）に正のバイアス電圧を伝えるように構成されている。したがって、シリコントランジスタ１４０への入力１４４は、ＤＣバイアス電圧の上および下の電圧スイングを生成するＲＦ信号を伴う、正のＤＣバイアス電圧を受け取る。ドライバ段ダイ１１０は、より具体的には、第１バイアス電圧制御回路入力端子１３９（単に「バイアス入力端子」と称する）と、バイアス入力端子１３９とシリコントランジスタ１４０のゲートとの間に電気的結合されたドライバ段バイアス回路１３４とを備えている。ドライバ段バイアス回路１３４は、一実施形態では、ＤＣ－ＤＣ変換器（コンバータ）回路である。様々な実施形態において、ドライバ段バイアス回路１３４は、以下のように構成されてもよい。（１）正の直流バイアス電圧を、異なる電圧レベルの別の正の直流バイアス電圧に変換する、または、（２）負の直流バイアス電圧を正の直流バイアス電圧に変換する。バイアス入力端子１３９は、外部バイアス回路（例えば、＋ＶＤＤまたは－ＶＤＤのＤＣバイアス電圧を生成する外部電圧源１３７）からバイアス入力端子１３９を介してバイアス電圧を受け取るように構成されており、ドライバ段バイアス回路１３９は、受け取られたバイアス電圧をＤＣ－ＤＣ変換してドライバ段ゲートバイアス電圧を生成し、このドライバ段ゲートバイアス電圧をドライバ段ダイ１１０のシリコントランジスタ１４０のゲートに供給する。一実施形態によれば、シリコントランジスタ１４０は、正のＤＣバイアス電圧を用いて動作するように構成されている。動作中、集積バイアス電圧制御回路１３４によって外部バイアス電圧源１３７からバイアス入力端子１３９を介して受け取られたバイアス電圧は、集積バイアス電圧制御回路１３４によって調整され（例えば、フィルタリングされ）、シリコントランジスタ１４０の入力１４４に伝えられる。

一実施形態によれば、ドライバ段ダイ１１０はさらに、集積された最終段バイアス電圧制御回路１６０を備えており、この最終段バイアス電圧制御回路１６０は、最終段ダイ１８０のＧａＮトランジスタ１８２の入力１８４（例えば、ゲート端子）に負のバイアス電圧を伝えるように構成される。したがって、ＧａＮトランジスタ１８２への入力１８４は、ＤＣバイアス電圧の上および下の電圧スイングを生成するＲＦ信号を伴う、負のＤＣバイアス電圧を受け取る。ドライバ段ダイ１１０は、より具体的には、バイアス電圧制御回路入力端子１５８（単に「バイアス入力端子」と称する）と、バイアス入力端子１５８とバイアス出力端子１２３との間に電気的結合された最終段バイアス回路１６０とを備えている。最終段バイアス回路１６０は、一実施形態では、ＤＣ－ＤＣ変換器（コンバータ）回路である。様々な実施形態において、最終段バイアス回路１６０は、以下のように構成されてもよい。（１）正のＤＣバイアス電圧を負のＤＣバイアス電圧に変換する、または、（２）負のＤＣバイアス電圧を異なる電圧レベルの別の負のＤＣバイアス電圧に変換する。バイアス入力端子１５８は、外部バイアス回路（例えば、＋ＶＤＤまたは－ＶＤＤのＤＣバイアス電圧を生成する外部バイアス電圧源１６４）からバイアス入力端子１５８を介してバイアス電圧を受け取るように構成されており、最終段バイアス回路１６０は、受け取られたバイアス電圧をＤＣ－ＤＣ変換して最終段ゲートバイアス電圧を生成し、これを最終段ダイ１８０のＧａＮトランジスタ１８２のゲートに供給する。一実施形態によれば、ＧａＮトランジスタ１８２は、ディプレッションモードのノーマリーオンデバイスであり、受け取られて伝達されたバイアス電圧は、ＧａＮトランジスタ１８２をピンチオフするように機能する負のＤＣバイアス電圧である。

一実施形態によれば、最終段バイアス回路１６０は、ドライバ段ダイ１１０のバイアス出力端子１２３と、接続部１７５（例えば、１つまたは複数のワイヤボンドまたは他の導電性接続部）と、および最終段ダイ１８０のバイアス入力端子１９１とを介して、ＧａＮトランジスタ１８２のゲートに結合される。別の実施形態によれば、そして、最終段バイアス回路１６０と出力端子１２２との間の破線の接続部（コネクタ）１７５′で示されるように、最終段バイアス回路１６０を、バイアス出力端子１２３と、接続部１７５と、およびバイアス入力端子１９１とを介してＧａＮトランジスタ１８２に結合するのではなく、最終段バイアス回路１６０は、代替的に、接続部１７５′と、出力端子１２２と、接続部１７４（例えば、１つまたは複数のワイヤボンドまたは他の導電性接続部）と、および最終段ダイ１８０の入力端子１９０とを介して、ＧａＮトランジスタ１８２に結合されてもよい。

最終段バイアス回路１６０および接続部１７５（または接続部１７５′プラス接続部１７４）は一緒になって、ＤＣバイアス電圧をフィルタリングし、その結果得られるバイアス電圧信号を入力端子１９１（または１９０）で生成するように構成されている。入力端子１９１（または１９０）は、順に、ＧａＮトランジスタ１８２の入力１８４（例えば、ゲート端子）に電気的結合される。動作中、最終段バイアス回路１６０によって外部バイアス電圧源１６４からバイアス入力端子１５８を介して受け取られたバイアス電圧は、最終段バイアス回路１６０によって調整され（例えば、フィルタリングされ）、ドライバ段ダイ１１０の出力端子１２３（または１２２）と、接続部１７５（または接続部１７５′プラス接続部１７４）と、および最終段ダイ１８０のバイアス入力端子１９１（または１９０）とを介して、ＧａＮトランジスタ１８２の入力１８４に伝達される。

さらなる実施形態によれば、ドライバ段ダイ１１０はさらに、集積された第１および第２ＥＳＤ保護回路１３８，１６２（それぞれ「ドライバ段ＥＳＤ回路」および「最終段ＥＳＤ回路」）を備えている。ドライバ段ＥＳＤ回路１３８は、バイアス入力端子１３９と、ドライバ段バイアス回路１３４と、およびシリコントランジスタ１４０の入力１４４（例えば、ゲート端子）とに結合されている。ドライバ段ＥＳＤ回路１３８は、シリコンＦＥＴ１４０のゲート酸化物の静電放電ＥＳＤイベントに対する保護を行うように構成されている。逆に、最終段ＥＳＤ回路１６２は、バイアス入力端子１５８と、最終段バイアス回路１６０と、およびＧａＮトランジスタ１８２の入力１８４（例えば、ゲート端子）とに結合されている。

ドライバ段ＥＳＤ回路１３８は、シリコントランジスタ１４０のゲート酸化物に関して、静電放電ＥＳＤイベントに対する保護を行うように構成されている。より具体的には、ドライバ段ＥＳＤ回路１３８は、十分に正または負の電圧条件が発生したときに、シリコントランジスタ１４０の入力１４４からエネルギーを分流（シャント）するために「オン」になるように構成される。同様に、最終段ＥＳＤ回路１６２は、ＧａＮトランジスタ１８２のゲート酸化物の静電放電ＥＳＤイベントに対する保護を行うように構成されている。より具体的には、最終段ＥＳＤ回路１６２は、十分に正または負の電圧条件が発生したときに、ＧａＮトランジスタ１８２の入力１８４からエネルギーを分流するために「オン」になるように構成される。ドライバ段ＥＳＤ回路および最終段ＥＳＤ回路１３８、１６２の例示的な回路構成については、図２および図３と併せて後ほど詳しく説明する。しかしながら、重要なことに、実施形態によれば、ＧａＮトランジスタ１８２に提供される負のゲートバイアスを乱すことを避ける（例えば、シャントする）べく備えられる、少なくとも１つの追加の構成要素（例えば、ダイオード２６６、図２）を最終段ＥＳＤ回路１６２が備えているという点で、ドライバ段ＥＳＤ回路および最終段ＥＳＤ回路１３８，１６２は互いに異なる構成となっている。シリコントランジスタ１４０には正のゲートバイアスが供給されるので、最終段ＥＳＤ回路１６２の追加構成要素は、ドライバ段ＥＳＤ回路１３８に備えられる必要はない。

図１に示すように、最終段ＥＳＤ回路１６２は、ドライバ段ダイ１１０上に実装される。最終段ＥＳＤ回路１６２をドライバ段ダイ１１０上に備えている（含める）ことは、最終段ダイ１８０上の貴重な領域を利用することなく、ＧａＮＦＥＴ１８２のゲート酸化物に関して静電放電ＥＳＤイベントに対する保護を提供するという点で、特に有利であることに留意すべきである。

さらなる実施形態によれば、ドライバ段ダイ１１０はさらに、増幅器１００が動作するように構成されている基本周波数（ｆ_０）の１つまたは複数の高調波周波数（例えば、第２高調波周波数（２ｆ_０）、第３高調波周波数（３ｆ_０）など）の信号に対して、外部接地基準１２８への低インピーダンス経路を提供するように構成された集積された高調波制御回路１７０（または「最終段高調波制御回路」）を備えている。より具体的には、ドライバ段ダイ１１０は、高調波制御回路入力端子１７１と、高調波制御回路入力端子１７１と外部接地基準１２８との間に電気的結合された集積された高調波制御回路１７０とを備えている。高調波制御回路入力端子１７１は、接続部１７８（例えば、１つまたは複数のワイヤボンディングまたは他の導電性接続部）を介して、最終段ダイ１８０の高調波信号出力端子１９４に電気的結合される。高調波信号出力端子１９４は、順に、ＧａＮトランジスタ１８２の入力端子１８４（例えば、ゲート端子）に電気的結合される。動作中、１つまたは複数の高調波周波数でＧａＮトランジスタ１８２の入力端子１８４で生成された信号エネルギーは、高調波信号出力端子１９４から接続部１７８を介して高調波制御回路入力端子１７１に伝えられ、最終段高調波制御回路１７０は、高調波周波数の信号エネルギーを外部接地基準１２８に分流（シャント）するように機能する。

図１の装置１００は、従来の装置に比べていくつかの利点を有することができる。概念的には、ドライバ段ダイ１１０は、最終段ダイ１８０への入力をバッファリングするように機能する。より具体的には、ドライバ段ダイ１１０の利用は、最終段ダイ１８０の動的入力を分離（アイソレイト）し、これによって、デバイス１００は、広帯域アプリケーションに適している可能性がある。さらに、ドライバ段ダイ１１０と最終段ダイ１８０との間の相互作用によって、ＡＭ／ＰＭ応答およびＡＭ／ＡＭ応答のより良いシェーピングが可能になる場合がある。さらに、ドライバ段ダイ１１０は、ＧａＮウェーブシェーピングのための適切な入力高調波負荷を提供することができる。さらになお、ドライバ段ダイ１１０の様々な実施形態は、様々な高性能の最終段ダイ１８０と柔軟に嵌合（メイティッド）することができる標準オプションとして提供されてもよく、したがって、２段デバイスの市場へのより迅速な導入を可能にする。

次に、増幅器１００のより具体的な実施形態の描写を備えている回路図を、図２と併せてより詳細に説明する。より具体的には、図２は、例示的な実施形態による、シリコンドライバ段およびＧａＮ最終段を有する２段のカスケード増幅器２００を示す回路図である。増幅器２００は、シリコンドライバ段ダイ２１０（例えば、シリコンダイ１１０、図１）と、ＧａＮ最終段ダイ２８０（例えば、ＧａＮダイ１８０、図１）とを備えており、これらは、ＲＦ信号入力端子２０２（例えば、入力端子１０２、図１）とＲＦ信号出力端子２０４（例えば、出力端子１０４、図１）との間で、カスケード配置で電気的結合されている。それぞれが受動的および／または能動的な電気構成要素の配置を備えている複数の回路は、ドライバ段ダイ２１０および最終段ダイ２８０内に集積されている。

ドライバ段ダイ２１０および最終段ダイ２８０の以下の説明では、コンデンサ、インダクタ、および／または抵抗器を備えている様々な回路が参照される。コンデンサ（キャパシタ）は、例えば、様々な実施形態において、ビルドアップ層内に形成された集積化された金属－絶縁体－金属（ＭＩＭ）コンデンサ、および／または、ダイの上面に結合された小型チップコンデンサ（ディスクリート（単体）のコンデンサ）であってもよい。抵抗器は、例えば、集積抵抗器（例えば、ポリシリコンから形成されたもの）、またはダイの上面に結合された小型の単体抵抗器であってもよい。インダクタは、集積されたスパイラルインダクタであってもよいし、ワイヤボンディングや他の誘導構成要素から形成された単体のインダクタやインダクタンスであってもよい。

ドライバ段ダイ２１０は、シリコンダイ内に集積された複数の回路を備えている。一実施形態では、ドライバ段ダイ２１０の集積回路は、入力端子２２０（例えば、入力端子１２０、図１）と、出力端子２２２（例えば、出力端子１２２、図１）と、第１ＤＣブロック／ＡＣデカップリングコンデンサ２２４と、第２ＤＣブロック／ＡＣデカップリングコンデンサ２２６と、入力インピーダンス整合回路２３０（例えば、回路１３０、図１）と、パワートランジスタ２４０（例えば、トランジスタ１４０、図１）と、段間インピーダンス整合回路２５０（例えば、回路１５０、図１）の集積部と、第１バイアス電圧制御回路２３４（例えば、回路１３４、図１）と、第２バイアス電圧制御回路２６０（例えば、回路１６０、図１）と、ドライバ段ＥＳＤ回路２３８（例えば、回路１３８、図１）と、最終段ＥＳＤ回路２６２（例えば、回路１６２、図１）と、および高調波制御回路２７０（例えば、回路１７０、図１）の集積部とを、実施形態では備えている。

ドライバ段ダイ２１０は、シリコン基板（例えば、シリコン、ＳＯＩ、ＳｉＧｅ、およびＳＧＯＩ基板を備えている）と、シリコン基板の上面上の複数のビルドアップ層とを備えている。複数のビルドアップ層は、例えば、インターリーブされた複数の誘電体層およびパターン化された導電層を備えていることができる。異なるパターン化された導電層の一部は、導電性ビアで電気的結合される。さらに、導電性の基板貫通ビア（ＴＳＶ：スルーサブストレートビア）（例えば、ビア２６９′）は、シリコン基板の上面と下面との間に導電性経路を提供することができる。一実施形態によれば、シリコン基板の底面上の導電層は、ドライバ段ダイ２１０の接地ノードとして機能する（例えば、接地ノード２２８、図２に対応する）。図２には示されていないが、導電層は、後述するように、ドライバ段ダイ２１０が取り付けられている別の基板の接地ノードに物理的および電気的結合されてもよい。

パワートランジスタ２４０は、ドライバ段ダイ２１０の主要な増幅構成要素である。一実施形態では、パワートランジスタ２４０は、入力／ゲート端子２４４（制御端子）と、ドレイン端子２４６（第１電流伝導端子）と、およびソース端子２４８（第２電流伝導端子）とを有するシリコンＦＥＴを備えている。ソース端子２４８は、接地ノード２２８に電気的結合されている（例えば、ソース端子２４８は、１つまたは複数の貫通基板ビアＴＳＶを介して、シリコンダイ２１０の底面上の導電層に電気的結合されている）。

ＲＦ信号入力端子２０２は、接続部２０３（例えば、複数のワイヤボンディングまたは別の電気的接続部）を用いて、ドライバ段ダイ２１０の入力端子２２０に電気的結合される。第１ＤＣブロック／ＡＣデカップリングコンデンサ２２４は、入力端子２２０に電気的結合された第１端子と、入力インピーダンス整合回路２３０に電気的結合された第２端子とを有する。第１ＤＣブロック／ＡＣデカップリングコンデンサ２２４は、いくつかのインピーダンス変換（トランスフォーメーション）を提供してもよいが、ドライバ段ゲートバイアス電圧Ｖｇ１（例えば、最大約３．２ボルトまたはそれ以上）が入力端子２２０に伝達されるのを遮断（ブロック）するという主要な機能を有する。

入力インピーダンス整合回路２３０は、ＤＣブロック／ＡＣデカップリングコンデンサ２２４の第２端子と、パワートランジスタ２４０の入力／ゲート端子２４４との間に電気的結合されている。入力インピーダンス整合回路２３０は、第１ＤＣブロック／ＡＣデカップリングコンデンサ２２４と、第２コンデンサ２３１と、第１インダクタ２３２と、第１抵抗器２３３と、および第１バイアス電圧制御回路２３４の構成要素を備えているシャント回路とを備えている。より具体的には、第１バイアス電圧制御回路２３４の構成要素は、第２抵抗器２３５と、第２インダクタ２３６と、および第３コンデンサ２３７との直列の組み合わせを備えている。

第２コンデンサ２３１は、ＤＣブロック／ＡＣデカップリングコンデンサ２２４の第２端子に結合された第１端子と、接地ノード２２８に結合された第２端子とを備えている。第１インダクタ２３２は、ＤＣブロック／ＡＣデカップリングコンデンサ２２４の第２端子に（および第２コンデンサ２３１の第１端子に）結合された第１端子と、第１抵抗器２３３を介してパワートランジスタ２４０の入力／ゲート端子２４４に結合された第２端子とを備えている。シャント回路は、パワートランジスタ２４０の入力／ゲート端子２４４と接地ノード２２８との間に直列に電気的結合された、第２抵抗器２３５と、第２インダクタ２３６と、および第３コンデンサ２３７（例えば、ＤＣブロックコンデンサ）とを備えている。代替実施形態では、第２抵抗器２３５と、第２インダクタ２３６と、および第３コンデンサ２３７との順序は、図２に描かれている順序とは異なっていてもよい。

入力インピーダンス整合回路２３０は、増幅器２００のインピーダンスを上昇させるとともに、最終段ダイ２８０のＧａＮトランジスタ２８２によって付与（インパート）される振幅および位相の歪みとは逆の振幅および位相の歪みをＲＦ信号に付与するように機能する。いくつかの実施形態では、入力インピーダンス整合回路２３０（それ自体で、または段間インピーダンス整合回路２５０と組み合わせて）は、トランジスタ２４０、２８２の負の利得勾配を補完してフラットなＲＦ利得応答を作り出す正の損失勾配によって特徴付けられてもよい。入力インピーダンス整合回路２３０は、様々な実施形態において、ローパス回路、ハイパス回路、バンドパス回路、またはそれらの組み合わせを備えてもよい。入力インピーダンス整合回路２３０は、特定の構成を有するように図２に示されているが、他の実施形態では、入力インピーダンス整合回路２３０は、実質的に同じ機能を実行する一方で、異なる構成であってもよい。

パワートランジスタ２４０のための正のゲートバイアス電圧Ｖｇ１は、実施形態では、ドライバ段バイアス回路２３４（例えば、ドライバ段バイアス回路１３４、図１）によって、入力インピーダンス整合回路２３０のシャント回路を介して、パワートランジスタ２４０の入力／ゲート端子２４４に供給される。より詳細には、ゲートバイアス電圧は、シャント回路のノード（例えば、第２インダクタ２３６と第３コンデンサ２３７との間のノード）に電気的結合された入力端子２３９（例えば、端子１３９、図１）を介して提供されてもよい。例えば、ゲートバイアス電圧は、外部電圧源によって提供されてもよく、約３．２ボルト以上までの値を有してもよいが、ゲートバイアス電圧は、より低くても高くてもよい。

一実施形態によれば、ドライバ段ＥＳＤ回路２３８は、バイアス入力端子２３９と、ドライバ段バイアス回路２３４と、およびシリコントランジスタ２４０の入力／ゲート端子２４４とに結合される。ドライバ段ＥＳＤ回路２３８は、シリコンＦＥＴ２４０のゲート酸化物に関して静電放電ＥＳＤイベントに対する保護を提供するように構成される。

一実施形態によれば、ドライバ段ＥＳＤ回路２３８は、バイアス入力端子２３９と接地２２８との間に結合された（すなわち、バイアス入力端子２３９とトランジスタ２４０の入力／ゲート端子２４４との間に結合された）静電放電ＥＳＤクランプを備えている。より具体的には、ドライバ段ＥＳＤ回路２３８は、ＥＳＤ回路入力２４３および静電放電ＥＳＤトランジスタ２４２を備えており、これらはいずれもドライバ段ダイ２１０に集積されている。静電放電ＥＳＤトランジスタ２４２は、静電放電ＥＳＤイベントに関連するエネルギーを接地２２８にシャントするように、したがってシリコントランジスタ２４０の入力／ゲート端子２４４から遠ざける（シャントする）ように構成されている。トランジスタ２４０の入力／ゲート端子２４４において、バイアス入力端子２３９を介して受け取った正のバイアス電圧と、トランジスタ２４０の入力／ゲート端子２４４に印加されたＲＦ信号との組み合わせから生じる電圧は、入力／ゲート端子２４４において正および負の電圧スイングをもたらし、ＲＦ信号の大きさがバイアス電圧を超えたときに負の電圧のエクスカーションが発生する可能性があることに留意すべきである。しかし、ＬＣフィード（インダクタ２３６とコンデンサ２３７で構成される）は、ドライバ段ＥＳＤ回路２３８を、ＲＦ信号に関連する電圧スイングから分離（アイソレイト）するように構成されている。

別の実施形態によれば、ドライバ段ＥＳＤ回路２３８はさらに、静電放電ＥＳＤトランジスタ２４２に直列結合されたダイオード２４１（ダイオード２４１を破線で描いて任意であることを示している）を備えてもよい。より具体的には、ダイオード２４１は、備えられる場合、ＥＳＤ回路入力２４３に結合されたアノードと、静電放電ＥＳＤトランジスタ２４２のドレインに結合されたカソードとを有する。基本的に、ダイオード２４１は、ＥＳＤ回路入力２４３で発生する負の電圧（すなわち、ＬＣフィードがＲＦ信号の電圧変動を分離するのに十分でない場合に、バイアス入力端子２３９を介して受け取られるバイアス電圧と、トランジスタ２４０の入力／ゲート端子２４４に印加されるＲＦ信号との組み合わせから生じる電圧）から静電放電ＥＳＤトランジスタ２４２を分離する一方で、高い正の電圧（例えば、静電放電ＥＳＤイベント）に関連するエネルギーを静電放電ＥＳＤトランジスタ２４２に渡す。

静電放電ＥＳＤトランジスタ２４２は、静電放電ＥＳＤ機能を実行するための任意の適切なデバイスであってよく、一実施形態では、静電放電ＥＳＤトランジスタ２４２は、共通のソース／本体（ボディ）を有する接地ゲート（ｇｇ）ｎチャネルＭＯＳＦＥＴ（「ｇｇＮＭＯＳＦＥＴ」）であってよい。より具体的には、静電放電ＥＳＤトランジスタ２４２のゲート端子、ソース端子、および基板端子は接地され（例えば、接地ノード２２８に結合され）、静電放電ＥＳＤトランジスタ２４２のドレイン端子は、備えられる場合にはダイオード２４１、およびＥＳＤ回路入力２４３を介して、バイアス入力端子２３９と、ドライバ段バイアス回路２３４と、およびシリコントランジスタ２４０の入力／ゲート端子２４４とに結合される。

ドライバ段ＥＳＤ回路２３８の基本的な機能は、最終段ＥＳＤ回路２６２の機能と類似しているが、回路トポロジー、構成要素特性、および／または機能にはいくつかの違いがあるかもしれない。例えば、いくつかの実施形態では、ドライバ段ＥＳＤ回路２３８はダイオード２４１を備えないことがあり、一方、最終段ＥＳＤ回路２６２はダイオード２６６を備えている。最終段ＥＳＤ回路２６２は、本発明の重要な特徴に更に関連しているので、ＥＳＤ回路２３８および２６２の動作は、最終段バイアス回路２６０の説明と併せて、後で詳細に説明する。

トランジスタ２４０の出力側では、段間インピーダンス整合回路２５０の集積部が、パワートランジスタ２４０のドレイン端子２４６と、出力端子２２２との間に電気的結合されている。段間インピーダンス整合回路２５０の集積部は、第１インダクタ２５１と、シャント回路と、第２ＤＣブロック／ＡＣデカップリングコンデンサ２２６とを備えている。第１インダクタ２５１は、パワートランジスタ２４０のドレイン端子２４６に結合された第１端子と、第２ＤＣブロック／ＡＣデカップリングコンデンサ２２６の第１端子に結合された第２端子とを備えている。シャント回路は、第１インダクタ２５１の第２端子（および第２ＤＣブロック／ＡＣデカップリングコンデンサ２２６の第１端子）と接地ノード２２８との間に電気的結合された、第２インダクタ２５２および第１コンデンサ２５３（例えば、ＤＣ遮断コンデンサ）の直列結合を備えている。

段間インピーダンス整合回路２５０は、接続部２７４と結合して、パワートランジスタ２４０のドレイン端子２４６と、トランジスタ２８２の入力／ゲート端子２８４とのインピーダンスを整合させて、周波数帯域にわたって適切な電力伝送を行うように機能する。加えて、段間インピーダンス整合回路２５０は、最終段ダイ２８０への入力ＲＦ波形を整形（ウェイブシェーピング）するように機能する。上に示したように、段間インピーダンス整合回路２５０（それ自体または入力インピーダンス整合回路２３０と組み合わせて）は、トランジスタ１４０，１８２の負の利得勾配を補完して平坦なＲＦ利得応答を作り出す正の損失勾配を特徴とすることができる。例えば、トランジスタ１４０，１８２が１オクターブあたりＸｄＢ（例えば、１オクターブあたり６ｄＢまたは何らかの他の値）のロールオフを特徴とする場合、入力および／または段間インピーダンス整合回路２３０，２５０は、１オクターブあたりＸｄＢ（例えば、１オクターブあたり６ｄＢまたは何らかの他の値）の正の傾斜を有するように設計されてもよい。これは、相補的な利得応答を生成し、全体的に平坦な利得を提示してもよい。

段間インピーダンス整合回路２５０（プラス接続部２７４）は、様々な実施形態において、ローパス回路、ハイパス回路、バンドパス回路、またはそれらの組み合わせを備えてもよい。段間インピーダンス整合回路２５０は、特定の構成を有するように図２に示されているが、他の実施形態では、段間インピーダンス整合回路２５０は、実質的に同じ機能を実行する一方で、異なる構成であってもよい。

第２ＤＣブロック／ＡＣデカップリングコンデンサ２２６は、いくつかのインピーダンス変換を提供してもよいが、最終段ダイ２８０のパワートランジスタ２８２のために、ゲートバイアス電圧Ｖｇ２からドレインバイアス電圧Ｖｄ１をブロックするという主要な機能を有する。パワートランジスタ２４０のためのドレインバイアス電圧Ｖｄ１は、実施形態では、段間インピーダンス整合回路２５０のシャント回路を介して、パワートランジスタ２４０のドレイン端子２４６に供給される。より詳細には、ドレインバイアス電圧は、シャント回路のノード（例えば、第２インダクタ２５２と第１コンデンサ２５３との間のノード）に電気的結合された入力端子２５７を介して、提供されてもよい。例えば、ドレインバイアス電圧は、外部電圧源によって提供されてもよく、約３ボルトから約４８ボルトの範囲内の値を有してもよいが、ドレインバイアス電圧は、より低くても高くてもよい。このように、第１シャント回路の少なくとも一部は、ドライバ段バイアス制御回路として、より具体的には、ドライバ段ドレインバイアス電圧制御回路として機能する。

一実施形態によれば、最終段ダイ２８０のパワートランジスタ２８２のためのゲートバイアス電圧Ｖｇ２は、ドライバ段ダイ２１０に集積されているバイアス回路を介して提供される。より具体的には、ドライバ段ダイ２１０に集積されている最終段バイアス回路２６０の一部は、実施形態では、バイアス入力端子２５８（例えば、端子１５８、図１）、抵抗器２５４、およびバイアス出力端子２２３（例えば、端子１２３、図１）を備えている。最終段バイアス回路２６０の非集積部は、接続部２７５（例えば、接続部１７５、図１）およびバイアス入力端子２９１（例えば、端子１９１、図１）を備えている。バイアス入力端子２９ｌは、順に、最終段ダイ２８０のパワートランジスタ２８２の入力／ゲート端子２８４に電気的結合される。動作中、負のＤＣ電圧が、入力端子２５８を介して（例えば、外部バイアス電圧源１６４、図１などの外部電圧源によって）提供されてもよい。そして、ゲートバイアス電圧回路２６０は、受け取った電圧を、ＧａＮトランジスタ２８２のための負のＤＣゲートバイアス電圧Ｖｇ２に変換する。例えば、ゲートバイアス電圧は、約－５ボルトと約－２ボルトの間の値を有していてもよいが、ゲートバイアス電圧は、より低くても高くてもよい。

注目すべきは、最終段ダイ２８０のパワートランジスタ２８２のためのゲートバイアス電圧Ｖｇ２のためのゲートバイアス電圧制御回路２６０（または「最終段バイアス回路」）が、ドライバ段ダイ２１０に集積されていることである。ゲートバイアス電圧制御回路２６０を、最終段ダイ２８０ではなく、ドライバ段ダイ２１０に備えることは、シリコンダイ領域対ＧａＮダイ領域のコストが著しく低いことに起因して、大幅なコスト削減をもたらす可能性がある。

一実施形態によれば、最終段ＥＳＤ回路２６２は、バイアス入力端子２５８と、最終段バイアス回路２６０と、およびＧａＮトランジスタ２８２の入力／ゲート端子２８４とに結合される。最終段ＥＳＤ回路２６２は、ＧａＮトランジスタ２８２のゲート酸化物の静電放電ＥＳＤイベントに対する保護を行うように構成されている。一実施形態によれば、最終段ＥＳＤ回路２６２は、バイアス入力端子２５８と接地２２８との間の静電放電ＥＳＤクランプに直列結合されたダイオードを備えている。より具体的には、最終段ＥＳＤ回路２６２は、ＥＳＤ回路入力２６３と、ダイオード２６６と、静電放電ＥＳＤトランジスタ２６８とを備えており、これらはすべてドライバ段ダイ２１０に集積されている。

基本的に、ダイオード２６６は、ＥＳＤ回路入力２６３で提供される負の電圧（すなわち、バイアス入力端子２５８を介して受け取られるバイアス電圧と、トランジスタ２８２の入力／ゲート端子２８４に印加されるＲＦ信号との組み合わせから生じる電圧）から静電放電ＥＳＤトランジスタ２６８を分離し、一方で、高い正の電圧（例えば、静電放電ＥＳＤイベント）に関連するエネルギーを静電放電ＥＳＤトランジスタ２６８に渡す。静電放電ＥＳＤトランジスタ２６８は、今度は、静電放電ＥＳＤイベントに関連するエネルギーを接地２２８に分流（シャント）し、従ってＧａＮトランジスタ２８２の入力／ゲート端子２８４から遠ざけるようにシャントする。基本的に、ダイオード２６６は、ＧａＮトランジスタ２８２の入力／ゲート端子２８４上の比較的小さな大きさの－Ｖｇｓ条件がダイオード２６６に電流を伝導させないように選択され、その結果、静電放電ＥＳＤトランジスタ２６８をそのような電圧から分離することができる。しかし、ＥＳＤ回路入力２６３に正の電圧が存在する場合には、ダイオード２６６を介して電流を伝導することができる。ＧａＮトランジスタ２８２の（入力／ゲート端子２８４の）ゲート酸化物を損傷するのに十分な正電圧を有する静電放電ＥＳＤイベントは、ダイオード２６６を介して静電放電ＥＳＤトランジスタ２６８に伝えられ、静電放電ＥＳＤトランジスタ２６８は導通を開始し、このような静電放電ＥＳＤイベントに関連するエネルギーをＧａＮトランジスタ２８２から遠ざける（シャントする）。ダイオード２６６は、実施形態では、ドライバ段ダイ２１０の半導体の本体（ボディ）から絶縁（アイソレイテッド）されており、したがって、「絶縁ダイオード」（アイソレイテッドダイオード）と呼ばれることがある。

ダイオード２６６は、ＥＳＤ回路入力２６３と接地ノード２２８との間で、静電放電ＥＳＤトランジスタ２６８に直列結合される。より詳細には、ダイオード２６６のアノードは、抵抗器２５４、バイアス出力端子２２３（例えば、端子１２３、図１）、接続部２７５（例えば、接続部１７５、図１）、およびバイアス入力端子２９１（例えば、端子１９１、図１）を介して、ＧａＮトランジスタ２８２の入力／ゲート端子２８４に結合される。あるいは、ダイオード２６６のアノードは、抵抗器２５４、接続部２７５′（例えば、接続部１７５′、図１）、出力端子２２２（例えば、端子１２２、図１）、接続部２７４（例えば、接続部１７４、図１）、および入力端子２９０（例えば、端子１９０、図１）を介して、ＧａＮトランジスタ２８２の入力／ゲート端子２８４に結合されてもよい。ダイオード２６６のカソードは、静電放電ＥＳＤトランジスタ２６８のドレイン端子に結合されている。

ダイオード２６６は、最終段ＥＳＤ回路２６２の所望の性能に応じて（例えば、ダイオード２６６の所定の降伏条件（ブレークダウン条件）に応じて）決定される固有の抵抗を有する。一実施形態によれば、ダイオード２６６は、約－５ボルトから約－１０ボルトの範囲のブレークダウン電圧を有するように構成されているが、ブレークダウン電圧は、より低くても高くてもよい。

一実施形態によれば、静電放電ＥＳＤトランジスタ２６８は、ｇｇＮＭＯＳＦＥＴ、または別の適切なトランジスタ構成であってもよい。より具体的には、静電放電ＥＳＤトランジスタ２６８のゲート端子、ソース端子、および基板端子は、接地され（例えば、接地ノード２２８に結合され）、静電放電ＥＳＤトランジスタ２６８のドレイン端子は、ダイオード２６６を介して、バイアス入力端子２５８と、最終段バイアス回路２６０と、およびＧａＮトランジスタ２８２の入力／ゲート端子２８４とに結合される。静電放電ＥＳＤイベントの間、ダイオード２６６が電流を伝導し、静電放電ＥＳＤトランジスタ２６８のドレイン電圧が上昇すると、静電放電ＥＳＤトランジスタ２６８のドレイン－基板接合部は逆バイアスされる。十分に高い電圧下では、アバランシェブレークダウンが発生し、ソース－基板接合部が順方向にバイアスされ、その結果、ドレイン電流は接地ノード２２８に分流（シャント）され、最終段バイアス回路２６０およびＧａＮトランジスタ２８２の入力／ゲート端子２８４から遠ざかるように分流（シャント）される。特定のタイプの静電放電ＥＳＤトランジスタ２６８が図２に描かれ、上述されているが、様々な実施形態では、静電放電ＥＳＤトランジスタ２６８は、静電放電ＥＳＤ機能を実行するための任意の適切なデバイスであり得る。

集積された最終段ＥＳＤ回路２６２のレイアウトの上面図の例示描写が、図２のボックス２６２′に示されている。一実施形態によれば、ダイオード２６６は、ドライバ段ダイ２１０に一体的に形成されるＰ－Ｎ接合ポリシリコンダイオード２６６′として実装されてもよい（例えば、Ｐ－Ｎ接合ポリシリコンダイオードは、シリコン基板のポリシリコン層から少なくとも部分的に形成される）。より具体的には、ダイオード２６６′の一実施形態は、オーバーレイした長尺コンタクトを介してアノードマニホールド／端子２６３′に結合された複数の長尺ｐ型半導体領域と、オーバーレイした長尺コンタクトを介してカソードマニホールド／端子２６７′に結合された複数のｎ型半導体領域とを備えており、ｐ型半導体領域およびｎ型半導体領域（およびそれらの関連するコンタクト）はインターリーブされている。アノードマニホールド／端子２６３′はＥＳＤ回路入力２６３に対応しており、カソードマニホールド／端子２６７′は、静電放電ＥＳＤトランジスタ２６８′のドレインに結合されている。

図２に描かれているように、いくつかの実施形態では、静電放電ＥＳＤトランジスタ２６８′は、例えば、トランジスタゲートによって囲まれた内部拡散（例えば、ドレイン領域）と、外部拡散（例えば、ソース領域）とを有する封入型レイアウトのトランジスタであってもよい。カソードマニホールド／端子２６７′は、内部拡散（例えば、ドレイン領域）に結合され、外部拡散（例えば、ソース領域）は、基板貫通ビア２６９′を用いて、ドライバ段ダイ２１０の底部にある接地面（図示せず）に結合されてもよい。他の実施形態では、静電放電ＥＳＤトランジスタ２６８、２６８′は、他の構成を有してもよい。

トランジスタのみのＥＳＤ回路３００と、ポリダイオード回路３１０と、および最終段ＥＳＤ回路２６２の一例との電流対電圧応答は、図３のチャート３０２、３１２、３１４にそれぞれ描かれている。各チャート３０２，３１２，３１４において、横軸は、回路３００，３１０，２６２の端子間の電圧の大きさを表し、縦軸は、回路３００，３１０，２６２を介して伝導される電流の大きさを表す。

まず、トランジスタのみのＥＳＤ回路３００およびチャート３０２の動作を参照すると、トランジスタのみのＥＳＤ回路３００は、約０ボルトから約１８ボルトの間の範囲の電圧（すなわち、トランジスタの降伏電圧）に対して本質的に非導電性であり、トランジスタのみのＥＳＤ回路３００は、負の電圧と約１８ボルトを超える電圧とに対して急速にオンになる（すなわち、電流を伝導する）。従って、トランジスタのみのＥＳＤ回路３００は、比較的高い正の電圧に対しては良好な保護を提供するが、比較的小さな負の電圧（例えば、トランジスタ２８２についての負のバイアス電圧、図２）がＥＳＤ回路をオンにすべきではない用途にはＥＳＤ回路３００は不向きである。

次にポリダイオード回路３１０およびチャート３１２の動作を参照すると、ポリダイオード回路３１０は、約－５ボルト（すなわち、ポリダイオードの降伏電圧）と約０ボルトとの間の範囲の電圧については本質的に非導電性であり、ポリダイオード回路３１０は、正電圧および約－５ボルト以下の負電圧については、オンになり始める（すなわち、電流を流す）。

ここで、最終段ＥＳＤ回路２６２の動作と、回路３００，３１０の動作を組み合わせたチャート３１４とを参照すると、ポリダイオード２６６は、負の電圧の場合にはチャート３１２に従って最終段ＥＳＤ回路２６２の動作を制御し、静電放電ＥＳＤトランジスタ２６８は、正の電圧の場合にはチャート３１０に従って最終段ＥＳＤ回路２６２の動作を制御している。したがって、最終段ＥＳＤ回路２６２は、約－５ボルトと約１８ボルトとの間の範囲の電圧については本質的に非導電性であり、この範囲以下の電圧およびこの範囲以上の電圧についてはオンになる（すなわち、電流を導通させる）。したがって、最終段ＥＳＤ回路２６２は、負のバイアス電圧（例えば、約－５ボルトと約－２ボルトとの間の範囲のバイアス電圧）がＥＳＤ回路入力２６３に存在する場合には、負のバイアス電圧以下およびそれ以上に振れる（スイングする）ＲＦ信号によって変調されても、非導電性を維持することができる。

再び、最終段ＥＳＤ回路２６２を、最終段ダイ２８０ではなく、ドライバ段ダイ２１０に備えることは、シリコンダイ領域対ＧａＮダイ領域のコストが著しく低いことに起因して、大幅なコスト削減をもたらす可能性がある。

この時点で、実施形態によれば、ＥＳＤ回路２６２および２３８は、少なくとも、シリコントランジスタ２４０の入力／ゲート端子２４４に提供される正のバイアス電圧と、ＧａＮトランジスタ２８２の入力／ゲート２８４に提供される負のバイアス電圧とを考慮して、ダイオード２４１および２６６の降伏電圧が異なっているという点で、互いに異なる構成になっていてもよいことに留意すべきである。したがって、ＥＳＤ回路２３８、２６２の回路トポロジーは、類似または同一に見えるかもしれないが、ダイオードの異なる降伏電圧（ブレークダウン電圧）によって、ドライバ段ＥＳＤ回路２３８が電流を流し始める負電圧（静電放電ＥＳＤ入力２４３において）よりも、最終段ＥＳＤ回路２６２が著しく負の電圧（静電放電ＥＳＤ入力２６３において）で電流を流し始めることがある。例えば、最終段ＥＳＤ回路２６２は、ドライバ段ＥＳＤ回路２３８が電流を伝導し始める電圧よりも少なくとも３ボルト負の電圧で、電流を伝導し始めてもよい（例えば、ドライバ段ＥＳＤ回路２３８では電流伝導（通電）が－５ボルトで始まる可能性があり、一方、最終段ＥＳＤ回路２６２では電流伝導が－２ボルトで始まる可能性がある）。

上で示したように、ドライバ段ダイ２１０はさらに、最終段ダイ２８０のパワートランジスタ２８２の入力／ゲート端子２８４に電気的結合される高調波制御回路２７０（または「最終段高調波制御回路」）の集積部を備えていることができる。より具体的には、高調波制御回路２７０の集積部は、入力端子２７１と、実施形態では、入力端子２７１と接地ノード２２８との間に電気的結合されているコンデンサ２７２とを備えている。入力端子２７１は、接続部２７８を介して、最終段ダイ２８０の端子２９４に電気的結合されている。端子２９４は、順に、最終段ダイ２８０のパワートランジスタ２８２の入力／ゲート端子２８４に電気的結合される。いくつかの実施形態では、接続部２７８は、誘導性接続（例えば、ワイヤボンド、ワイヤボンドアレイ、または他の誘導性接続）であり、接続部２７８とコンデンサ２７２との直列の組み合わせによって、増幅器２００の中心動作周波数ｆ_０の第２高調波２ｆ_０における信号エネルギーのための接地ノード２２８への低インピーダンス経路が提供される。繰り返しになるが、高調波制御回路２７０の一部を最終段ダイ２８０ではなく、ドライバ段ダイ２１０に備えることで、シリコンダイ面積対ＧａＮダイ面積のコストが大幅に低下していることに起因して、大幅なコスト削減が可能となる。

上述したように、ドライバ段ダイ２１０（例えば、シリコンダイ１１０、図１）は、最終段ダイ２８０（例えば、ＧａＮダイ１８０、図１）に電気的結合される。一実施形態では、ドライバ段ダイ２１０は、ドライバ段ダイ２１０の出力端子２２２と最終段ダイ２８０の入力端子２９０との間の接続部２７４を介して、最終段ダイ２８０に電気的結合される。例えば、接続部２７４は、ワイヤボンドアレイなどの誘導接続を備えていてもよく、あるいは、別のタイプのＤＣ－結合接続（例えば、マイクロストリップライン、プリントコイル、並列結合された抵抗器／コンデンサ回路などを備えている）を備えていてもよい。接続部２７４は、段間インピーダンス整合回路２５０の非集積部を提供する。

最終段ダイ２８０は、ＧａＮ基板と、ＧａＮ基板の上面を覆う複数のビルドアップ層とを備えている。複数のビルドアップ層は、例えば、インターリーブされた複数の誘電体層およびパターン化された導電層を備えていることができる。異なるパターン化された導電層の一部は、導電性ビアで電気的結合される。さらに、導電性基板貫通ビアＴＳＶは、ＧａＮ基板の上面と下面の間に導電性経路を提供してもよい。一実施形態によれば、ＧａＮ基板の底面上の導電層は、ダイ２８０の接地ノードとして機能する（例えば、接地ノード２９６、図２に対応する）。図２には示されていないが、導電層は、後述するように、最終段ダイ２８０が取り付けられている別の基板の接地ノードに物理的および電気的結合されてもよい。

最終段ダイ２８０は、最終段ダイ２８０内に集積された様々な回路を備えている。一実施形態では、最終段ダイ２８０の集積回路は、入力端子２９０（例えば、入力端子１９０、図１）と、出力端子２９２（例えば、出力端子１９２、図１）と、およびパワートランジスタ２８２（例えば、トランジスタ１８２、図１）とを備えている。

パワートランジスタ２８２は、最終段ダイ２８０の主要な増幅構成要素である。実施形態において、パワートランジスタ２８２は、入力／ゲート端子２８４（制御端子）、ドレイン端子２８６（第１電流伝導端子）、およびソース端子２８８（第２電流伝導端子）を有するＦＥＴを備えている。入力端子２９０は、ＧａＮトランジスタ２８２の入力／ゲート端子２８４に結合されている。ＧａＮトランジスタ２８２のドレイン端子２８６は、出力端子２９２に結合されており、ＧａＮトランジスタ２８２のソース端子２８８は、接地ノード２９６に電気的結合されている（例えば、ソース端子２８８は、１つまたは複数の基板貫通ビアＴＳＶを介して、最終段ダイ２８０の底面の導電層に電気的結合されている）。出力端子２９２は、接続部２７９（例えば、ワイヤボンドアレイまたは他の電気的接続部）を介して、増幅器２００のＲＦ信号出力端子２０４に電気的結合される。

多段式増幅器の代替実施形態が図４に描かれており、この図は、例示的な実施形態による、カスコードスタックドライバ段およびＧａＮ最終段を有する２段式のカスコード増幅器４００の回路図である。より具体的には、増幅器４００は、カスケード配列で一緒に電気的結合されたシリコンドライバ段ダイ４１０（例えば、ドライバ段ダイ１１０、図１）とＧａＮ最終段ダイ２８０（例えば、最終段ダイ１８０、図１）とを備えている。ドライバ段ダイ４１０および最終段ダイ２８０内には、それぞれが受動的および／または能動的な電気構成要素の配置を備えている複数の回路が集積されている。

図４の実施形態では、集積回路構成要素の多くは、図２の実施形態の対応する構成要素と類似または同一であってもよい。例えば、図４では、図４のＧａＮ最終段ダイ２８０は、図２のＧａＮ最終段ダイ２８０に実質的に類似していてもよい。さらに、シリコンドライバ段ダイ４１０において、入力および段間インピーダンス整合回路４３０、４５０は、図２の増幅器２００の入力および段間インピーダンス整合回路２３０、２５０に実質的に類似していてもよい。簡潔にするために、図２の実施形態において同様の対応物を有する図４の構成要素および回路の多くは、以下で詳細に説明しない。図２に関連して上述した対応する構成要素の詳細は、図４に関連して以下に説明する対応する構成要素にも適用することを意図している。

ここで図４を参照すると、ドライバ段ダイ４１０は、シリコンダイ内に集積された複数の回路を備えている。一実施形態では、ドライバ段ダイ４１０の集積回路は、入力端子４２０（例えば、入力端子１２０、図１）、出力端子４２２（例えば、出力端子１２２、図１）、第１ＤＣブロック／ＡＣデカップリングコンデンサ４２４、第２ＤＣブロック／ＡＣデカップリングコンデンサ４２６、入力インピーダンス整合回路４３０（例えば、回路１３０、図１）、カスコードスタック配置で一緒に結合された複数のパワートランジスタ４４０、４４１、４４２、４４３、４４４、段間インピーダンス整合回路４５０（例えば、回路１５０、図１）の集積部、最終段バイアス電圧制御回路４６０（例えば、回路１６０、図１）、最終段ＥＳＤ回路４６２（例えば、回路１６２、図１）、および高調波制御回路４７０（例えば、回路１７０、図１）の集積部を、一実施形態では備えている。図４には示されていないが、ドライバ段ダイ４１０はさらに、ドライバ段ＥＳＤ回路（例えば、回路１３８、図１）を備えてもよい。

ＲＦ信号入力端子４０２は、接続部４０３（例えば、複数のワイヤボンディングまたは他の電気的接続部）を用いて、ドライバ段ダイ４１０の入力端子４２０に電気的結合される。第１ＤＣブロック／ＡＣデカップリングコンデンサ４２４は、入力端子４２０に電気的結合された第１端子と、入力インピーダンス整合回路４３０に電気的結合された第２端子とを有する。第１ＤＣブロック／ＡＣデカップリングコンデンサ４２４は、いくつかのインピーダンス変換を提供してもよいが、ゲートバイアス電圧Ｖｇ１を入力端子４２０からブロック（遮断）するという主要な機能を有する。

入力インピーダンス整合回路４３０は、第１ＤＣブロック／ＡＣデカップリングコンデンサ４２４の第２端子とパワートランジスタ４４０のゲート端子４４５との間で、電気的結合されている。図４では、入力インピーダンス整合回路４３０は、ブロックとして描かれている。様々な実施形態において、入力インピーダンス整合回路４３０は、上で詳細に説明した入力インピーダンス整合回路２３０（図２）の実施形態の構造と類似または同一の構造を有していてもよい。簡潔にするために、入力インピーダンス整合回路４３０の詳細は、図４に描かれておらず、詳細に説明されていない。図２に関連して上述した入力インピーダンス整合回路２３０の詳細は、図４の入力インピーダンス整合回路４３０にも適用されることが意図されている。

パワートランジスタ４４０～４４４のカスコードスタックは、ドライバ段ダイ４１０の主要な増幅構成要素である。図４には、５つのトランジスタからなるカスコードスタックが図示されているが、他の実施形態は、カスコードスタック配置で接続されたより少ないまたはより多くのトランジスタ（例えば、２～１０個以上のトランジスタ）を備えてもよい。さらに、他の実施形態は、図４に描かれたトポロジーとは異なるカスコードトポロジーを備えてもよい。

一実施形態では、パワートランジスタ４４０～４４４のそれぞれは、ゲート端子（例えば、ゲート端子４４５）、ドレイン端子（例えば、ドレイン端子４４６）、およびソース端子（例えば、ソース端子４４８）を有するＣＭＯＳ ＦＥＴを備えている。スタック内の最下位のトランジスタ４４０のゲート端子４４５は、入力インピーダンス整合回路４３０に電気的結合されている。スタック内で最も低いトランジスタ４４０のソース端子４４８は、接地ノード４２８に電気的結合される（例えば、ソース端子４４８は、１つまたは複数の基板貫通ビアＴＳＶを介して、ドライバ段ダイ４１０の底面上の導電層に電気的結合される）。スタック内の最下位のトランジスタ４４０からスタック内の最上位のトランジスタ４４４に進むと、図４に示されるように、各低いトランジスタ４４０～４４３のドレイン端子は、隣接する各高いトランジスタ４４１～４４４のソース端子に電気的結合される。スタック内の最上位のトランジスタ４４４のドレイン端子４４６は、以下でより詳細に説明するように、出力端子４２２に電気的結合される。本質的に、ドライバ段ダイ４１０のトランジスタ４４０～４４４は、実施形態では、ＣＭＯＳカスコードスタックとして一緒に接続される。いくつかの実施形態では、ドライバ段ダイ４１０は、シリコン基板、ＳＯＩ基板、ＳｉＧｅ基板、またはＳＧＯＩ基板を用いて実装されるが、ドライバ段ダイ４１０は、他の実施形態では、他のタイプの基板を用いて実装されてもよい。

パワートランジスタ４４０～４４４のためのゲートバイアス電圧Ｖｇ１は、実施形態では、電圧ラダー（梯子）ネットワーク４３２を介して、パワートランジスタ４４０～４４４のゲート端子に提供される。より詳細には、ゲートバイアス電圧は、電圧ラダーネットワーク４３２に電気的結合されている入力端子４３７を介して提供されてもよい。電圧ラダーネットワーク４３２を介して、最下位のトランジスタ４４０から最上位のトランジスタ４４４を介して、連続して高いゲートバイアス電圧が提供されてもよい。例えば、ゲートバイアス電圧は、外部電圧源によって入力端子４３７に提供されてもよく、約３ボルトから約１０ボルトの範囲内の値を有してもよいが、ゲートバイアス電圧は、より低くても高くてもよい。一実施形態によれば、ゲートバイアス電圧のＡＣ成分は、コンデンサネットワーク４３４を介して接地ノード４２８にバイパスされてもよい。代替実施形態では、コンデンサネットワーク４３４は、回路から除外されてもよい。

段間インピーダンス整合回路４５０の集積部は、最上位の電力トランジスタ４４４のドレイン端子４４６と、出力端子４２２との間に電気的結合されている。段間インピーダンス整合回路４５０の集積部は、第１インダクタ４５１と、シャント回路と、第２ＤＣブロック／ＡＣデカップリングコンデンサ４２６とを備えている。第１インダクタ４５１は、パワートランジスタ４４４のドレイン端子４４６に結合された第１端子と、第２ＤＣブロック／ＡＣデカップリングコンデンサ４２６の第１端子に結合された第２端子とを備えている。シャント回路は、第１インダクタ４５１の第２端子（および第２ＤＣブロック／ＡＣデカップリングコンデンサ４２６の第１端子）と接地ノード４２８との間に電気的結合された、第２インダクタ４５２と第１コンデンサ４５３（例えば、ＤＣブロックコンデンサ）との直列結合を備えている。

第２ＤＣブロック／ＡＣデカップリングコンデンサ４２６は、いくらかのインピーダンス変換を提供してもよいが、ＧａＮ最終段ダイ２８０のパワートランジスタ２８２のためのゲートバイアス電圧Ｖｇ２からドレインバイアス電圧Ｖｄ１を遮断するという主要な機能を有する。パワートランジスタ４４４のためのドレインバイアス電圧Ｖｄ１は、実施形態では、段間インピーダンス整合回路４５０のシャント回路を介して、パワートランジスタ４４４のドレイン端子４４６に供給される。より詳細には、ドレインバイアス電圧は、シャント回路のノード（例えば、第２インダクタ４５２と第１コンデンサ４５３との間のノード）に電気的結合された入力端子４５７を介して提供されてもよい。例えば、ドレインバイアス電圧は、外部電圧源によって提供されてもよく、約３ボルトの値を有してもよいが、ドレインバイアス電圧は、より低くても高くてもよい。

一実施形態によれば、最終段ダイ２８０のパワートランジスタ２８２のためのゲートバイアス電圧Ｖｇ２は、ドライバ段ダイ４１０に集積されたバイアス回路を介して提供される。より具体的には、ドライバ段ダイ４１０に集積されている最終段バイアス回路４６０の一部は、実施形態では、バイアス入力端子４５８（例えば、端子１５８、図１）、抵抗器４５４、およびバイアス出力端子４２３（例えば、端子１２３、図１）を備えている。最終段バイアス回路４６０の非集積部は、接続部４７５（例えば、接続部１７５、図１）およびバイアス入力端子２９１（例えば、端子１９１、図１）を備えている。バイアス入力端子２９ｌは、順に、最終段ダイ２８０のパワートランジスタ２８２の入力／ゲート端子２８４に電気的結合される。あるいは、バイアス入力端子４５８は、抵抗器４５４、接続部４７５′（例えば、接続部１７５′、図１）、出力端子４２２（例えば、端子１２２、図１）、接続部４７４（例えば、接続部１７４、図１）、および入力端子２９０（例えば、端子１９０、図１）を介して、パワートランジスタ２８２の入力／ゲート端子２８４に結合されてもよい。いずれにしても、動作中、入力端子４５８を介して（例えば、外部バイアス電圧源１６４、図１のような外部電圧源によって）負のＤＣ電圧が供給されてもよい。そして、ゲートバイアス電圧回路４６０は、受け取った電圧を、ＧａＮトランジスタ２８２のための負のＤＣゲートバイアス電圧Ｖｇ２に変換する。例えば、ゲートバイアス電圧は、約－５ボルトと約－２ボルトとの間の値を有してもよいが、ゲートバイアス電圧は、より低くても高くてもよい。

注目すべきは、最終段ダイ２８０のパワートランジスタ２８２のためのゲートバイアス電圧Ｖｇ２のためのゲートバイアス電圧制御回路４６０（または「最終段バイアス回路」）が、ドライバ段ダイ４１０に集積されていることである。ゲートバイアス電圧制御回路４６０を、最終段ダイ２８０ではなく、ドライバ段ダイ４１０に備えることで、シリコンダイ領域対ＧａＮダイ領域のコストが大幅に低下していることに起因して、大幅なコスト削減を実現することができる。

一実施形態によれば、最終段ＥＳＤ回路４６２は、バイアス入力端子４５８と、最終段バイアス回路４６０と、およびＧａＮトランジスタ２８２の入力／ゲート端子２８４とに結合される。最終段ＥＳＤ回路４６２は、ＧａＮトランジスタ２８２のゲート酸化物の静電放電ＥＳＤイベントに対する保護を行うように構成されている。一実施形態によれば、最終段ＥＳＤ回路４６２は、バイアス入力端子４５８と接地４２８との間の静電放電ＥＳＤクランプに直列結合された順方向バイアスダイオードを備えている。より具体的には、最終段ＥＳＤ回路４６２は、ＥＳＤ回路入力４６３、ダイオード４６６、および静電放電ＥＳＤトランジスタ４６８を備えており、これらはすべてドライバ段ダイ４１０に集積されている。最終段ＥＳＤ回路４６２の機能および構成要素は、最終段ＥＳＤ回路２６２（図２）の機能および構成要素に実質的に類似または同一である。繰り返しを避けるために、最終段ＥＳＤ回路２６２の機能および構成要素の詳細は、最終段ＥＳＤ回路４６２のこの説明に組み込まれる。

上に示したように、ドライバ段ダイ４１０はさらに、ＧａＮ最終段ダイ２８０のパワートランジスタ２８２のゲート端子２８４に電気的結合される高調波制御回路４７０（または「最終段高調波制御回路」）の集積部を備えてもよい。より具体的には、高調波制御回路４７０の集積部は、実施形態では、入力端子４７１と、入力端子４７１と接地ノード４２８との間に電気的結合されているコンデンサ４７２とを備えている。入力端子４７１は、接続部４７８を介して、ＧａＮ最終段ダイ２８０の端子２９４に電気的結合されている。端子２９４は、順に、ＧａＮ最終段ダイ２８０のパワートランジスタ２８２のゲート端子２８４に電気的結合される。いくつかの実施形態では、接続部４７８は、誘導性接続（例えば、ワイヤボンド、ワイヤボンドアレイ、または他の誘導性接続）であり、一緒に、接続部４７８とコンデンサ４７２の直列の組み合わせは、増幅器４００の中心動作周波数ｆ_０の第２高調波２ｆ_０での信号エネルギーのために、接地ノード４２８への低インピーダンス経路を提供する。ここでも、高調波制御回路４７０の一部を、ＧａＮ最終段ダイ２８０ではなく、ドライバ段ダイ４１０に備えることで、大幅なコスト削減を実現することができる。

図２の増幅器の実施形態と同様に、ドライバ段ダイ４１０（例えば、シリコンダイ１１０、図１）は、最終段ダイ２８０（例えば、ＧａＮダイ１８０、図１）に電気的結合される。一実施形態では、ドライバ段ダイ４１０は、ドライバ段ダイ４１０の出力端子４２２と最終段ダイ２８０の入力端子２９０との間の接続部４７４を介して、最終段ダイ２８０に電気的結合される。例えば、接続部４７４は、ワイヤボンドアレイなどの誘導接続を備えていてもよいし、別のタイプのＤＣ－結合接続を備えていてもよい。先に説明した実施形態と同様に、接続部４７４は、段間インピーダンス整合回路４５０の非集積部を提供するように機能してもよい。

図４のＧａＮ最終段ダイ２８０は、図２のＧａＮ最終段ダイ２８０と同一または実質的に類似していてもよい。簡潔にするために、図２のＧａＮ最終段ダイ２８０の詳細はここでは繰り返さない。図２に関連して上述したＧａＮ最終段ダイ２８０の詳細は、図４のＧａＮ最終段ダイ２８０にも適用することを意図している。

上述した実施形態はそれぞれ、第１ダイ上に実装された第１増幅段と、第２ダイ上に実装された第２増幅段とを有する２段式増幅器を備えている。本発明の主題はまた、シングル段（単段）の増幅器、または２つよりも多くの段を有する増幅器に実装されてもよい。

例えば、図５は、例示的な実施形態による、集積受動デバイス（ＩＰＤ）５１０上に実装された入力回路と、ＧａＮトランジスタ２８２を有する増幅器ダイ２８０と、集積受動デバイスＩＰＤ５１０上のＧａＮトランジスタ入力用のＥＳＤ回路５６２とを有する単段増幅器５００の回路図である。より具体的には、増幅器５００は、直列配置で一緒に電気的結合された集積受動デバイスＩＰＤ５１０およびＧａＮ増幅器ダイ２８０を備えている。受動的および／または能動的な電気構成要素の配置をそれぞれ備えている複数の回路が、集積受動デバイスＩＰＤ５１０および増幅器ダイ２８０内に集積されている。

図５の実施形態では、集積回路構成要素の多くは、図２の実施形態の対応する構成要素と類似または同一であってもよい。例えば、図５では、ＧａＮ増幅器ダイ２８０は、図２のＧａＮ増幅器ダイ２８０に実質的に類似していてもよい。簡潔にするために、図２の実施形態において同様の対応物を有する図５の構成要素および回路の多くは、以下で詳細に説明しない。図２に関連して上述した対応する構成要素の詳細は、図５に関連して下述した対応する構成要素にも適用されることを意図している。

ここで図５を参照すると、集積受動デバイスＩＰＤ５１０は、半導体基板（例えば、シリコン、ＳＯＩ、ＳｉＧｅ、ＳＧＯＩ、ガリウムヒ素（ＧａＡｓ）、または別の適切な半導体基板）内に集積されたおよび／または半導体基板に結合された複数の回路を備えている。実施形態では、集積受動デバイスＩＰＤ５１０の集積回路は、入力端子５２０と、出力端子５２２と、入力インピーダンス整合回路５３０と、ＤＣブロック／ＡＣデカップリングコンデンサ５２６と、増幅器バイアス電圧制御回路５６０と、静電放電ＥＳＤ回路５６２と、および高調波制御回路５７０の集積部とを備えている。

ＲＦ信号入力端子５０２は、集積受動デバイスＩＰＤ５１０の入力端子５２０に接続部５０３（例えば、複数のワイヤボンディングまたは他の電気的接続部）で電気的結合されている。入力インピーダンス整合回路５３０は、入力端子５２０と、ＤＣブロック／ＡＣデカップリングコンデンサ５２６との間で電気的結合されている。図５では、入力インピーダンス整合回路５３０は、ブロックとして描かれている。様々な実施形態において、入力インピーダンス整合回路５３０は、上で詳細に説明した入力インピーダンス整合回路２３０（図２）の実施形態の構造と類似または同一の構造を有してもよい。簡潔にするために、入力インピーダンス整合回路５３０の詳細は、図５に描かれておらず、詳細に説明されていない。図２に関連して上述した入力インピーダンス整合回路２３０の詳細は、図５の入力インピーダンス整合回路５３０にも適用されることが意図されている。

ＤＣブロック／ＡＣデカップリングコンデンサ５２６は、入力インピーダンス整合回路５３０に電気的結合された第１端子と、出力端子５２２に電気的結合された第２端子とを有する。ＤＣブロック／ＡＣデカップリングコンデンサ５２６は、いくつかのインピーダンス変換を提供してもよいが、ＧａＮトランジスタ２８２のゲートバイアス電圧Ｖｇを入力端子５２０から遮断（ブロック）するという主要な機能を有する。

一実施形態によれば、増幅器ダイ２８０のパワートランジスタ２８２のためのゲートバイアス電圧Ｖｇは、集積受動デバイスＩＰＤ５１０に集積されたバイアス回路を介して提供される。より具体的には、集積受動デバイスＩＰＤ５１０に集積されている増幅器バイアス回路５６０の一部は、実施形態では、バイアス入力端子５５８、抵抗器５５４、およびバイアス出力端子５２３を備えている。増幅器バイアス回路５６０の非集積部は、接続部５７５およびバイアス入力端子２９１（例えば、端子１９１、図１）を備えている。バイアス入力端子２９ｌは、順に、増幅器ダイ２８０のパワートランジスタ２８２の入力／ゲート端子２８４に電気的結合される。あるいは、バイアス入力端子５５８は、抵抗器５５４、接続部５７５′、出力端子５２２、接続部５７４、および入力端子２９０を介して、パワートランジスタ２８２の入力／ゲート端子２８４に結合されてもよい。いずれにしても、動作中、入力端子５５８を介して（例えば、外部バイアス電圧源１６４、図１のような外部電圧源によって）負のＤＣ電圧が提供されてもよい。そして、ゲートバイアス電圧回路５６０は、受け取った電圧を、ＧａＮトランジスタ２８２のための負のＤＣゲートバイアス電圧Ｖｇに変換する。例えば、ゲートバイアス電圧は、約－５ボルトと約－２ボルトの間の値を有していてもよいが、ゲートバイアス電圧は、より低くても高くてもよい。

注目すべきは、増幅器ダイ２８０のパワートランジスタ２８２のためのゲートバイアス電圧Ｖｇのためのゲートバイアス電圧制御回路５６０（または「増幅器バイアス回路」）が、集積受動デバイスＩＰＤ５１０に集積されていることである。ゲートバイアス電圧制御回路５６０を、増幅器ダイ２８０ではなく、集積受動デバイスＩＰＤ５１０に備えることは、ＧａＮダイエリアに対して集積受動デバイスＩＰＤダイエリアのコストが著しく低いことに起因して、大幅なコスト削減をもたらす可能性がある。

一実施形態によれば、増幅器ＥＳＤ回路５６２は、バイアス入力端子５５８、増幅器バイアス回路５６０、およびＧａＮトランジスタ２８２の入力／ゲート端子２８４に結合される。増幅器ＥＳＤ回路５６２は、ＧａＮトランジスタ２８２のゲート酸化物の静電放電ＥＳＤイベントの保護を行うように構成されている。一実施形態によれば、増幅器ＥＳＤ回路５６２は、バイアス入力端子５５８と接地４２８（５２８）との間の静電放電ＥＳＤクランプに直列結合された順方向バイアスダイオードを備えている。より具体的には、増幅器ＥＳＤ回路５６２は、ＥＳＤ回路入力５６３、ダイオード５６６、および静電放電ＥＳＤトランジスタ５６８を備えており、これらはすべて、集積受動デバイスＩＰＤ５１０にまたは集積受動デバイスＩＰＤ５１０上に集積される。増幅器ＥＳＤ回路５６２の機能および構成要素は、増幅器ＥＳＤ回路２６２（図２）の機能および構成要素に実質的に類似または同一である。繰り返しを避けるために、増幅器ＥＳＤ回路２６２の機能性および構成要素の詳細は、増幅器ＥＳＤ回路５６２のこの説明に組み込まれる。

集積受動デバイスＩＰＤ５１０はさらに、ＧａＮ増幅器ダイ２８０のパワートランジスタ２８２のゲート端子２８４に電気的結合されている高調波制御回路５７０（または「増幅器高調波制御回路」）の集積部を備えてもよい。より具体的には、高調波制御回路５７０の集積部は、実施形態では、入力端子５７１と、入力端子５７１と接地ノード５２８との間に電気的結合されているコンデンサ５７２とを備えている。入力端子５７１は、接続部５７８を介して、ＧａＮ増幅器ダイ２８０の端子２９４に電気的結合されている。端子２９４は、順に、ＧａＮ増幅器ダイ２８０のパワートランジスタ２８２のゲート端子２８４に電気的結合される。いくつかの実施形態では、接続部５７８は、誘導性接続（例えば、ワイヤボンド、ワイヤボンドアレイ、または他の誘導性接続）であり、接続部５７８とコンデンサ５７２との直列の組み合わせは、増幅器５００の中心動作周波数ｆ_０の第２高調波２ｆ_０における信号エネルギーのために、接地ノード５２８への低インピーダンス経路を提供する。ここでも、高調波制御回路５７０の一部を、ＧａＮ増幅器ダイ２８０ではなく、集積受動デバイスＩＰＤ５１０に備えることで、大幅なコスト削減を実現することができる。

図２の増幅器の実施形態と同様に、集積受動デバイスＩＰＤ５１０は、増幅器ダイ２８０（例えば、ＧａＮダイ１８０、図１）に電気的結合される。一実施形態では、集積受動デバイスＩＰＤ５１０は、集積受動デバイスＩＰＤ５１０の出力端子５２２と増幅器ダイ２８０の入力端子２９０との間の接続部５７４を介して、増幅器ダイ２８０に電気的結合される。例えば、接続部５７４は、ワイヤボンドアレイのような誘導接続を備えてもよく、あるいは、別のタイプのＤＣ－結合接続を備えてもよい。接続部５７４は、入力インピーダンス整合回路５３０の非集積部を提供するように機能してもよい。

図５のＧａＮ増幅器ダイ２８０は、図２のＧａＮ増幅器ダイ２８０と同一または実質的に類似していてもよい。簡潔にするために、図２のＧａＮ増幅器ダイ２８０の詳細はここでは繰り返さない。図２に関連して上述したＧａＮ増幅器ダイ２８０の詳細は、図５のＧａＮ増幅器ダイ２８０にも適用されることを意図している。

次に、本発明の主題が備えられ得る装置および回路の様々な物理的実施例を、図６～図８と併せて説明する。最初に図６に目を向けると、例示的な実施形態に従って、大電力（ハイパワー）半導体デバイスパッケージにパッケージ化された２段の増幅器を備えている、パッケージ化されたＲＦ増幅器デバイス６００の一例の上面図が図示されている。より具体的には、デバイス６００は、大電力半導体デバイスパッケージに収容された２つの並列増幅経路を備えている。簡潔にするために、図１、図２、図４、および図５の実施形態において同様の対応物を有する図６の構成要素および回路の多くは、以下で詳細に説明しない。図１、図２、図４、および図５に関連して上述した対応する構成要素の詳細は、図６に関連して下述した対応する構成要素にも適用されることを意図している。

各増幅経路は、例示的な実施形態に従って、基板６０６の上面に物理的接続されたドライバ段ダイまたは集積受動デバイスＩＰＤ６１０と、ＧａＮ増幅器ダイ６８０とを備えている。さらに、増幅経路の各々は、入力リード６０２と出力リード６０４との間（例えば、入力１０２，２０２，４０２，５０２と、出力１０４，２０４，４０４，５０４とにそれぞれ対応する）で電気的結合される。バイアスリード６３７、６５７、６５８は、ゲートおよびドレインバイアス電圧を受け取るために外部バイアス回路（例えば、外部バイアス電圧源１３７、１６４）に結合されてもよく、以下でより詳細に議論されるように、バイアス電圧をデバイス６００の内部の回路に伝えるためにデバイス６００に結合されてもよい。

一実施形態によれば、デバイス６００は、密閉された空気キャビティ内にダイ／集積受動デバイスＩＰＤ６１０，６８０が配置されている空気キャビティパッケージに組み込まれてもよい。基本的に、空気キャビティは、基板６０６と、基板６０６の上面に取り付けられた隔離構造６０８と、隔離構造６０８およびリード６０２、６０４、６３７、６５７、６５８を覆って接触しているキャップ（図示せず）とによって境界が定められている。入力、出力、およびバイアスリード６０２、６０４、６３７、６５７、６５８は、中央開口部の対向する側同士で、隔離構造６０６の上面に取り付けられる。他の実施形態では、デバイスは、オーバーモールドパッケージ（すなわち、アクティブデバイス領域内の電気構成要素が非導電性成形化合物によって封入され、リード６０２、６０４、６３７、６５７、６５８の一部も成形化合物によって包含されてもよいパッケージ）に組み込まれてもよい。

いずれにしても、基板６０６は、上面および底面（図６では上面のみが見える）と、デバイス６００の周囲に対応する実質的に矩形の周囲とを有する。一実施形態では、基板６０６はフランジを備えており、このフランジは、固体導電性材料から形成された剛性の高い導電性基板であり、デバイス６００の電気構成要素および要素のための構造的支持を提供するのに十分な厚さを有している。さらに、フランジは、フランジ上に実装（マウント）された増幅器ダイ／集積受動デバイスＩＰＤ６１０、６８０および他のデバイスのためのヒートシンクとして機能してもよい。あるいは、基板６０６は、上面の下に１つまたは複数の非導電性材料の層を有していてもよい。いずれにしても、基板６０６は、導電性の上面を有する。

以下の説明では、第１増幅経路の１つをより詳細に説明する。第２増幅経路は、第１増幅経路と同一または実質的に類似していてもよいことを理解されたい。しかしながら、他の実施形態では、第２増幅経路は、第１増幅経路とは異なる構成であってもよい。さらに、他の実施形態では、２つよりも多くの増幅経路が、大電力（高出力）半導体装置のパッケージに一緒に収容されていてもよい。

第１増幅経路は、ドライバ段ダイまたは入力集積受動デバイスＩＰＤ６１０（例えば、ドライバ段ダイ１１０、２１０、４１０または集積受動デバイスＩＰＤ５１０、図１、図２、図４、および図５）と、ＧａＮ増幅器ダイ６８０（例えば、ダイ１８０、２８０、図１、図２、図４、および図５）とを備えており、これらは、ＲＦ信号入力リード６０２（例えば、入力１０２、２０２、４０２、５０２、図１、図２、図４、および図５）とＲＦ信号出力リード６０４（例えば、出力１０４、２０４、４０４、５０４、図１、図２、図４、および図５）との間で、カスケード配列で一緒に電気的結合されている。

ドライバ段ダイまたは集積受動デバイスＩＰＤ６１０は、複数の集積回路を備えている。いくつかの実施形態によれば、素子６１０がドライバ段ダイ（例えば、ドライバ段ダイ１１０、２１０、４１０、図１、図２、および図４）である場合、ドライバ段ダイ６１０の集積回路は、入力端子６２０（例えば、入力端子１２０、２２０、４２０）と、出力端子６２２（例えば、出力端子１２２、２２２、４２２）と、入力インピーダンス整合回路６３０（例えば、回路１３０、２３０、４３０）と、１つまたは複数のドライバ段トランジスタ６４０（例えば、トランジスタ（複数）１４０、２４０、４４０～４４４）と、段間インピーダンス整合回路６５０（例えば、回路１５０、２５０、４５０）の集積部と、バイアス電圧制御回路６６０（例えば、回路１６０、２６０、４６０）と、ＥＳＤ保護回路６６２（例えば、回路１６２、２６２、４６２）と、および、いくつかの実施形態では、高調波制御回路６７０（例えば、回路１７０、２７０、４７０）の集積部とを備えている。図６に示された実施形態では、ドライバ段トランジスタ６４０は、２つの並列セクションで実装される。他の実施形態では、ドライバ段トランジスタ６４０は、単一のセクションで実装されてもよいし、２つよりも多くのセクションで実装されてもよい。他の実施形態によると、素子６１０が集積受動デバイスＩＰＤ（例えば、集積受動デバイスＩＰＤ５１０、図５）である場合、集積受動デバイスＩＰＤ６１０の集積回路は、入力端子６２０（例えば、入力端子５２０）と、出力端子６２２（例えば、出力端子５２２）と、入力インピーダンス整合回路６３０（例えば、回路５３０）と、バイアス電圧制御回路６６０（例えば、回路５６０）と、ＥＳＤ保護回路６６２（例えば、回路５６２）と、および、いくつかの実施形態では、高調波制御回路６７０（例えば、回路５７０）の集積部とを備えている。ドライバ段ダイまたは集積受動デバイスＩＰＤ６１０内の様々な回路および構成要素は、図１、図２、図４、および図５に関連して先に説明したように構成され一緒に電気的結合されてもよい。

ＲＦ信号入力リード６０２は、１つまたは複数のワイヤボンドまたは他の電気的接続（例えば、接続部１０３、２０３、４０３、５０３に対応する）を介して、ドライバ段ダイまたは集積受動デバイスＩＰＤ６１０の入力端子６２０に電気的結合される。バイアスリード６３７、６５７、６５８は、それぞれ、シリコントランジスタのゲートに接続された対応するバイアス電圧制御回路に、シリコントランジスタのドレインに接続されたバイアス電圧制御回路に、およびＧａＮトランジスタ用のバイアス電圧制御回路６６０に、（例えば、端子１３９、１５８、２３９、２５７、２５８、４３７、４５７、４５８、５５８を介して）電気的結合される。少なくとも１つの実施形態によれば、バイアスリード６５８は、ドライバ段ダイまたは集積受動デバイスＩＰＤ６１０と一体的に形成されているおよび／またはドライバ段ダイまたは集積受動デバイスＩＰＤ６１０に結合されているゲートバイアス電圧回路６６０（例えば、回路１６０、２６０、４６０、５６０）に、１つまたは複数のワイヤボンディングを介して電気的結合される。上で詳細に説明したように、ゲートバイアス電圧回路６６０は、順に（例えば、ワイヤボンド接続部６７５（例えば、接続部１７５、２７５、４７５、５７５、図１、図２、図４、図５）を介して）、ＧａＮ増幅器ダイ６８０に一体的に形成されたＧａＮ増幅器６８２（例えば、増幅器１８２、２８２、図１、図２、図４、図５）の入力／ゲート端子（例えば、端子１８４、２８４、図１、図２、図４、図５）に接続されている。さらに、ゲートバイアス電圧回路６６０は、ＥＳＤ保護回路６６２（例えば、ＥＳＤ保護回路１６２、２６２、４６２、５６２）に電気的結合されており、このＥＳＤ保護回路６６２は、ＧａＮ増幅器ダイ６８０上のＧａＮトランジスタ６８２のゲート酸化物を、静電放電ＥＳＤイベントに関連するエネルギーから保護するように構成されている。

最終段ダイ６８０は、複数の集積回路を備えている。一実施形態では、最終段ダイ６８０の集積回路は、入力端子６９０（例えば、入力端子１９０、２９０）、出力端子６９２（例えば、出力端子１９２、２９２）、およびＧａＮパワートランジスタ６８２（例えば、トランジスタ１８２、２８２）を備えている。最終段ダイ６８０内の様々な回路および構成要素は、図１、図２、図４、および図５に関連して前述したように構成され一緒に電気的結合されてもよい。

ドライバ段ダイまたは集積受動デバイスＩＰＤ６１０の出力端子６２２は、ワイヤボンドアレイ６７４（例えば、接続部１７４、２７４、４７４、５７４に対応する）を介して、最終段ダイ６８０の入力端子６９０に電気的結合される。入力端子６９０は、ＧａＮパワートランジスタ６８２のゲートに電気的結合されている。ＧａＮパワートランジスタ６８２のゲートはさらに、１つまたは複数のワイヤボンド６７８（例えば、接続部１７８、２７８、４７８、５７８に対応する）を介して、ドライバ段ダイまたは集積受動デバイスＩＰＤ６１０内の高調波制御回路６７０（例えば、回路１７０、２７０、４７０、５７０）の集積部に電気的結合されてもよい。最終段ダイ６８０の出力端子６９２は、ワイヤボンドアレイ６７９（例えば、接続部１７９、２７９に対応する）を介して、出力リード６０４に電気的結合される。

次に図７に目を向けると、パッケージ化されたＲＦ増幅器デバイス７００の一例の上面図が図示されており、このＲＦ増幅器デバイス７００は、例示的な実施形態に従って、ＱＦＮ（クワッドフラットノーリード）半導体デバイスパッケージにパッケージ化された２段の増幅器を備えている。より具体的には、デバイス７００は、クワッドフラットノーリードＱＦＮ半導体デバイスパッケージに収容された２つの並列増幅経路を備えている。簡潔にするために、図１～図５の実施形態において同様の対応物を有する図７の構成要素および回路の多くは、以下では詳細に説明しない。図１、図２、図４、および図５に関連して上述した対応する構成要素の詳細は、図７に関連して下述した対応する構成要素にも適用されることを意図している。

クワッドフラットノーリードＱＦＮパッケージは、導電性基板７０６と、非導電性封止材７０８で一緒に物理的結合された複数の周囲ランド（例えば、ランド（ｌａｎｄ）７０２、７０４、７３７、７５７、７５８）とを備えている。各増幅経路は、例示的な実施形態に従って、基板７０６の上面に物理的接続されたドライバ段ダイまたは集積受動デバイスＩＰＤ７１０とＧａＮ増幅器ダイ７８０とを備えている。さらに、増幅経路の各々は、入力ランド７０２と出力ランド７０４との間（例えば、入力１０２，２０２，４０２，５０２と、出力１０４，２０４，４０４，５０４とにそれぞれ対応する）で電気的結合される。バイアスランド７３７、７５７、７５８は、ゲートおよびドレインバイアス電圧を受け取るために外部バイアス回路（例えば、外部バイアス電圧源１３７、１６４）に結合されてもよく、以下でより詳細に議論されるように、バイアス電圧をデバイス７００の内部の回路に伝えるためにデバイス７００に結合されてもよい。

一実施形態では、基板７０６はフランジを備えており、このフランジは、固体導電性材料から形成された剛性の高い導電性基板であり、デバイス７００の電気構成要素および要素のための構造的支持を提供するのに十分な厚さを有している。加えて、フランジは、フランジ上に装着（マウント）された増幅器ダイまたは集積受動デバイスＩＰＤ７１０、７８０および他のデバイスのためのヒートシンクとして機能してもよい。

以下の説明では、第１増幅経路の１つをより詳細に説明する。なお、第２増幅経路は、第１増幅経路と同一または実質的に類似していてもよいことを理解されたい。しかしながら、他の実施形態では、第２増幅経路は、第１増幅経路とは異なる構成であってもよい。さらに、他の実施形態では、２つよりも多くの増幅経路が、クワッドフラットノーリードＱＦＮ半導体デバイスパッケージに一緒に収容されてもよい。

第１増幅経路は、ドライバ段ダイまたは入力集積受動デバイスＩＰＤ７１０（例えば、ドライバ段ダイ１１０、２１０、４１０または集積受動デバイスＩＰＤ５１０、図１、図２、図４、および図５）と、ＧａＮ増幅器ダイ７８０（例えば、ダイ１８０、２８０、図１、図２、図４、および図５）とを備えており、これらは、ＲＦ信号入力ランド７０２（例えば、入力１０２、２０２、４０２、５０２、図１、図２、図４、および図５）とＲＦ信号出力ランド７０４（例えば、出力１０４、２０４、４０４、５０４、図１、図２、図４、および図５）との間で、カスケード配置で電気的結合されている。

ドライバ段ダイまたは集積受動デバイスＩＰＤ７１０は、複数の集積回路を備えている。いくつかの実施形態によれば、素子７１０がドライバ段ダイ（例えば、ダイ１１０、２１０、４１０、図１、図２、および図４）である場合、ドライバ段ダイ７１０の集積回路は、入力端子７２０（例えば、入力端子１２０、２２０、４２０）と、出力端子７２２（例えば、出力端子１２２、２２２、４２２）と、入力インピーダンス整合回路７３０（例えば、回路１３０、２３０、４３０）と、１つまたは複数のドライバ段トランジスタ７４０（例えば、トランジスタ（複数）１４０、２４０、４４０～４４４）と、段間インピーダンス整合回路７５０（例えば、回路１５０、２５０、４５０）の集積部と、バイアス電圧制御回路７６０（例えば、回路１６０、２６０、４６０）と、ＥＳＤ保護回路７６２（例えば、回路１６２、２６２、４６２）と、および、いくつかの実施形態では、高調波制御回路７７０（例えば、回路１７０、２７０、４７０）の集積部とを備えている。他の実施形態によると、素子７１０が集積受動デバイスＩＰＤ（例えば、集積受動デバイスＩＰＤ５１０、図５）である場合、集積受動デバイスＩＰＤ７１０の集積回路は、入力端子７２０（例えば、入力端子５２０）と、出力端子７２２（例えば、出力端子５２２）と、入力インピーダンス整合回路７３０（例えば、回路５３０）と、バイアス電圧制御回路７６０（例えば、回路５６０）と、ＥＳＤ保護回路７６２（例えば、回路５６２）と、および、いくつかの実施形態では、高調波制御回路７７０（例えば、回路５７０）の集積部とを備えている。ドライバ段ダイまたは集積受動デバイスＩＰＤ７１０内の様々な回路および構成要素は、図１、図２、図４、および図５に関連して先に説明したように構成され一緒に電気的結合されてもよい。

ＲＦ信号入力ランド７０２は、１つまたは複数のワイヤボンドまたは他の電気的接続（例えば、接続部１０３、２０３、４０３、５０３に対応する）を介して、ドライバ段ダイまたは集積受動デバイスＩＰＤ７１０の入力端子７２０に電気的結合される。バイアスランド７３７、７５７、７５８は、それぞれ、シリコントランジスタのゲートに接続された対応するバイアス電圧制御回路に、シリコントランジスタのドレインに接続されたバイアス電圧制御回路に、およびＧａＮトランジスタ用のバイアス電圧制御回路７６０に、（例えば、端子１３９、１５８、２３９、２５７、２５８、４３７、４５７、４５８、５５８を介して）電気的結合されている。少なくとも１つの実施形態によれば、バイアスランド７５８は、ドライバ段ダイまたは集積受動デバイスＩＰＤ７１０に一体的に形成されている、および／またはドライバ段ダイまたは集積受動デバイスＩＰＤ７１０に結合されているゲートバイアス電圧回路７６０（例えば、回路１６０、２６０、４６０、５６０）に、１つまたは複数のワイヤボンディングを介して電気的結合されている。上で詳細に説明したように、ゲートバイアス電圧回路７６０は、今度は（例えば、ワイヤボンド接続部７７５（例えば、接続部１７５、２７５、４７５、５７５、図１、図２、図４、および図５）を介して）、ＧａＮ増幅器ダイ７８０に一体的に形成されたＧａＮ増幅器７８２（例えば、増幅器１８２、２８２、図１、図２、図４、および図５）の入力／ゲート端子（例えば、端子１８４、２８４、図１、図２、図４、および図５）に電気的結合されている。さらに、ゲートバイアス電圧回路７６０は、ＥＳＤ保護回路７６２（例えば、ＥＳＤ保護回路１６２、２６２、４６２、５６２）に電気的結合されており、このＥＳＤ保護回路７６２は、ＧａＮ増幅器ダイ７８０上のＧａＮトランジスタ７８２のゲート酸化物を、静電放電ＥＳＤイベントに関連するエネルギーから保護するように構成されている。

最終段ダイ７８０は、複数の集積回路を備えている。一実施形態では、最終段ダイ７８０の集積回路は、入力端子７９０（例えば、入力端子１９０、２９０）、出力端子７９２（例えば、出力端子１９２、２９２）、およびＧａＮパワートランジスタ７８２（例えば、トランジスタ１８２、２８２）を備えている。最終段ダイ７８０内の様々な回路および構成要素は、図１、図２、図４、および図５に関連して先に説明したように構成され、一緒に電気的結合されてもよい。

ドライバ段ダイまたは集積受動デバイスＩＰＤ７１０の出力端子７２２は、ワイヤボンドアレイ７７４（例えば、接続部１７４、２７４、４７４、５７４に対応する）を介して、最終段ダイ７８０の入力端子７９０に電気的結合される。入力端子７９０は、ＧａＮパワートランジスタ７８２のゲートに電気的結合されている。また、ＧａＮパワートランジスタ７８２のゲートは、１つまたは複数のワイヤボンド７７８（例えば、接続部１７８、２７８、４７８、５７８に対応する）を介して、ドライバ段ダイまたは集積受動デバイスＩＰＤ７１０内の高調波制御回路７７０（例えば、回路１７０、２７０、４７０、５７０）の集積部に電気的結合されてもよい。最終段ダイ７８０の出力端子７９２は、ワイヤボンドアレイ７７９（例えば、接続部１７９、２７９に対応する）を介して、出力ランド７０４に電気的結合される。

図６および図７に描写されているデバイス６００、７００はそれぞれ、ＲＦ入力信号を独立して増幅して別々の増幅されたＲＦ出力信号を生成する２つの並列増幅経路を備えている。他の実施形態では、２つよりも多くの増幅経路（例えば、３つ、４つ、または他の数の経路）を備えてもよい。いくつかの実施形態では、複数の増幅経路は、マルチ経路増幅器システムの一部として一緒に電気的結合されてもよい。例えば、図１、図２、図４、および図５に関連して説明したデバイスの実施形態は、ドハーティ電力増幅器に実装されてもよい。２方向（２ウェイ）ドハーティ電力増幅器は、ＲＦ信号を受け取るように構成されたＲＦ入力と、入力ＲＦ信号を第１および第２入力ＲＦ信号に分割するように構成された信号分配器（シグナルスプリッタ）と、第１ＲＦ信号を増幅するように構成された主増幅経路と、第２入力ＲＦ信号を増幅するように構成されたピーキング増幅経路と、主増幅経路およびピーキング増幅経路からの増幅された出力信号同士を結合するように構成された信号結合器と、結合されて増幅されたＲＦ出力信号を出力するように構成されたＲＦ出力とを備えている。さらに、２ウェイのドハーティ電力増幅器は、様々な位相遅延およびインピーダンス変換要素を備えており、ドハーティ電力増幅器の正しい動作を可能にする。いくつかのドハーティ電力増幅器の構成は、複数のピーキング増幅器経路を備えていることがあり、そのようなドハーティ電力増幅器は、ピーキング増幅器経路の数が「Ｎ－１」に等しい場合、Ｎウェイドハーティ電力増幅器と呼ばれる。

様々な実施形態において、シリコンドライバ段ダイ（または入力集積受動デバイスＩＰＤ）およびＧａＮ最終段ダイを有する２段増幅器が、ドハーティ電力増幅器モジュールの１つまたは複数の増幅経路に組み込まれる。例えば、そのような２段増幅器は、主増幅路に、ピーキング増幅路に、複数のピーキング増幅路に、または主増幅路とピーキング増幅路の任意の組み合わせに組み込まれてもよい。それぞれがドライバ段ダイとＧａＮ最終段ダイを備えた２段増幅器を、主増幅経路とピーキング増幅経路に組み込む実施形態の例を、図８に示す。当業者であれば、本明細書の説明に基づいて、他の実施形態が２段増幅器を備えてもよく、２段増幅器では主増幅経路および複数のピーキング増幅経路に、ドライバ段ダイおよびＧａＮ最終段ダイを有してもよいことを理解するであろう。さらに他の実施形態は１段増幅器を備えてもよく、１段増幅器では主増幅器経路およびピーキング増幅器経路のそれぞれが、入力集積受動デバイスＩＰＤおよびＧａＮ増幅器ダイを備えている。

より具体的には、図８は、主増幅経路およびピーキング増幅経路を有するドハーティ電力増幅器を備えているＲＦ増幅装置８００の一例の上面図であり、主増幅経路は、例示的な実施形態に従って、ドライバ段ダイ８１０およびＧａＮ最終段ダイ８８０を備えており、ピーキング増幅経路も、ドライバ段ダイ８１１およびＧａＮ最終段ダイ８８１を備えている。ＲＦ増幅器デバイス８００は、以下では代替的に、「ドハーティ電力増幅器モジュール」と呼ばれる。簡潔にするために、図１、図２、図４、および図５の実施形態において同様の対応物を有する図８の構成要素および回路の多くは、以下では詳細に説明しない。図１、図２、図４、および図５に関連して上述した対応する構成要素の詳細は、図８に関連して以下に説明する対応する構成要素にも適用することを意図している。

ドハーティ電力増幅器モジュール８００は、多層のプリント基板ＰＣＢ８０６の形態の基板を備えており、この基板は、少なくとも１つの誘電体層（例えば、ＦＲ－４、セラミック、または他のプリント基板ＰＣＢ誘電体材料から形成される）と、および２つ以上の導電層とを備えている。一実施形態では、プリント基板ＰＣＢ８０６の上面の導電層は、パターン化された導電層である。上面のパターン化された導電層の一部から形成された様々な導電性特徴（例えば、導電性パッドおよびトレース）は、ダイ８１０、８１１、８８０、８８１および他の単体構成要素のためのアタッチメントポイントとして機能してもよく、また、ダイ８１０、８１１、８８０、８８１および他の単体構成要素の間の電気的接続性を提供してもよい。別の導電層は、接地基準面として機能してもよい。いくつかの実施形態では、１つまたは複数の追加のパターン化された導電層が、ダイ８１０、８１１、８８０、８８１、単体構成要素、および接地基準面の間の導電接続を提供してもよい。一実施形態によれば、底部導電層は、外部からアクセス可能な導電性ランディングパッドを提供するために利用され、いくつかの例示的なランディングパッド８０１、８０９、８５８、８５９の位置が、図８において破線のボックスで示されている。これらのランディングパッド（特に、図示せず）は、ＲＦシステムの他の部分への電気的接続を提供する別の基板（図示せず）へのドハーティ電力増幅器モジュール８００の表面実装を可能にする。モジュール８００は、ランドグリッドアレイ（ＬＧＡ）モジュールとして描かれているが、代わりに、モジュール８００は、ピングリッドアレイモジュール、クワッドフラットノーリードＱＦＮモジュール、または他のタイプのパッケージとしてパッケージ化されてもよい。

ドハーティ電力増幅器モジュール８００はさらに、ＲＦ信号入力端子と、電力分配器８０２と、カスケード結合されたドライバ段ダイ８１０およびＧａＮ最終段ダイ８８０を備えている２段の主増幅器と、カスケード結合されたドライバ段ダイ８１１およびＧａＮ最終段ダイ８８１を備えている２段のピーキング増幅器と、様々な位相シフトおよびインピーダンス整合素子と、ならびに結合器（コンバイナ）とを備えている。プリント基板ＰＣＢ８０６の下面に露出した導電性ランディングパッド８０１は、モジュール８００のＲＦ信号入力端子として機能する。１つまたは複数の導電性構造（例えば、ビア、トレース、および／またはワイヤボンド）を介して、ランディングパッド８０１は、電力分配器８０２への入力に電気的結合される。

プリント基板ＰＣＢ８０６の実装面に結合されている電力分配器（パワースプリッタ）８０２は、図８では単一の要素として表されているが、１つまたは複数の個別（離散的、ディスクリート）なダイおよび／または構成要素を備えていることができる。電力分配器８０２は、入力端子と２つの出力端子とを備えている。入力端子は、１つまたは複数の導電性構造（例えば、ビア、トレース、および／またはワイヤボンディング）を介してランディングパッド８０１に電気的結合され、入力ＲＦ信号を受け取る。電力分配器８０２の出力端子は、１つまたは複数の導電性構造（例えば、ビア、トレース、および／またはワイヤボンズ）を介して、主増幅器およびピーキング増幅器のための入力８２０，８２１にそれぞれ電気的結合される。

電力分配器８０２は、ランディングパッド８０１を介して受け取られた入力ＲＦ信号の電力を、電力分配器８０２の出力端子同士で生成される第１および第２ＲＦ信号に分割するように構成される。さらに、電力分配器８０２は、出力端子同士で提供されるＲＦ信号同士の間に約９０度の位相差を付与するように構成された１つまたは複数の位相シフト要素を備えてもよい。電力分配器８０２の出力同士で生成される第１および第２ＲＦ信号は、等しいかまたは不均等な電力を有してもよい。

電力分配器の第１出力は、主増幅器経路（すなわち、主増幅器へ）に電気的結合され、電力分配器の第２出力は、ピーキング増幅器経路（すなわち、ピーキング増幅器へ）に電気的結合される。図示の実施形態では、第２電力分配器出力で生成されるＲＦ信号は、第１電力分配器出力で生成されるＲＦ信号から約９０度遅れて（ディレイして）いる。言い換えれば、ピーキング増幅器経路に提供されるＲＦ信号は、主増幅器経路に提供されるＲＦ信号から約９０度遅延している。

電力分配器８０２によって生成された第１ＲＦ信号は、ドライバ段ダイ８１０、ＧａＮ最終段ダイ８８０、および位相シフトおよびインピーダンス反転要素８０３（本明細書では単に「位相シフト要素」と称する）を備えている主増幅器経路を介して増幅される。電力分配器８０２によって生成された第２ＲＦ信号は、ドライバ段ダイ８１１とＧａＮ最終段ダイ８８１とを備えているピーキング増幅器経路を通じて増幅される。

主増幅器経路のドライバ段ダイ８１０およびＧａＮ最終段ダイ８８０は、ドライバ段ダイ８１０の入力端子８２０（主増幅器入力に対応）とＧａＮ最終段ダイ８８０の出力端子８９２（主増幅器出力に対応）との間で、カスケード配置で一緒に電気的結合されている。ドライバ段ダイ８１０は、複数の集積回路を備えている。一実施形態では、ドライバ段ダイ８１０の集積回路は、入力端子８２０（例えば、入力端子１２０、２２０、４２０、５２０）と、出力端子８２２（例えば、出力端子１２２、２２２、４２２、５２２）と、入力インピーダンス整合回路８３０（例えば、回路１３０、２３０、４３０、５３０）と、シリコンパワートランジスタ８４０（例えば、トランジスタ１４０、２４０、４４０～４４４）と、段間インピーダンス整合回路８５０（例えば、回路１５０、２５０、４５０）の集積部と、バイアス電圧制御回路８６０（例えば、回路１６０、２６０、４６０、５６０）と、ＥＳＤ保護回路８６２（例えば、回路１６２、２６２、４６２、５６２）と、および高調波制御回路８７０（例えば、回路１７０、２７０、４７０、５７０）の集積部とを、実施形態では備えている。ドライバ段ダイ８１０内の様々な回路および構成要素は、図１、図２、図４、および図５と関連して前述したように構成され、一緒に電気的結合されてもよい。

電力分配器８０２の第１出力は、様々な導電性トレースと、回路と、およびワイヤボンドまたは他の種類の電気的接続（例えば、接続部２０３、３０３、４０３、５０３に対応する）とを介して、ドライバ段ダイ８１０の入力端子８２０に電気的結合される。バイアスランド８５８は、追加の導電性構造と、ワイヤボンド（または他のタイプの電気的接続）と、および端子（例えば、端子１５８、２５８、４５８または５５８）とを介して、ＧａＮトランジスタ８８２のための対応するバイアス電圧制御回路８６０に電気的結合される。さらに、バイアスランド８５８は、ＥＳＤ保護回路８６２（例えば、回路１６２、２６２、４６２、５６２）に電気的結合されており、このＥＳＤ保護回路８６２は、静電放電ＥＳＤイベントに関連するエネルギーからＧａＮトランジスタ８８２のゲート酸化物を保護するように構成されている。図８には示されていないが、追加のバイアスランドは、シリコントランジスタのゲートおよびドレインのための、バイアス電圧制御回路に電気的結合されてもよい。

ＧａＮ最終段ダイ８８０は、複数の集積回路を備えている。一実施形態では、ＧａＮ最終段ダイ８８０の集積回路は、入力端子８９０（例えば、入力端子１９０、２９０、４９０、５９０）と、出力端子８９２（例えば、出力端子１９２、２９２、４９２、５９２）と、およびＧａＮパワートランジスタ８８２（例えば、トランジスタ１８２、２８２、４８２、５８２）とを備えている。ＧａＮ最終段ダイ８８０内の様々な回路および構成要素は、図１、図２、図４、および図５に関連して先に説明したように構成され、一緒に電気的結合されてもよい。

ドライバ段ダイ８１０の出力端子８２２は、ワイヤボンドアレイ８７４または他の種類の電気的接続（例えば、接続部１７４、２７４、４７４、５７４に対応する）を介して、ＧａＮ最終段ダイ８８０の入力端子８９０に電気的結合される。入力端子８９０は、ＧａＮパワートランジスタ８８２のゲートに電気的結合されている。ＧａＮパワートランジスタ８８２のゲートは、ドライバ段ダイ８１０上のバイアス電圧制御回路８６０およびＥＳＤ保護回路８６２に、１つまたは複数のワイヤボンド（番号なし）を介して電気的結合されている。また、ＧａＮパワートランジスタ８８２のゲートは、１つまたは複数のワイヤボンド８７８または別のタイプの電気的接続（例えば、接続部１７８、２７８、４７８、５７８に対応する）を介して、ドライバ段ダイ８１０の高調波制御回路８７０の集積部に電気的結合される。

増幅された第１ＲＦ信号は、ＧａＮ最終段ダイ８８０の出力端子８９２で生成される。一実施形態によれば、出力端子８９２は、位相シフト要素８０３に（例えば、ワイヤボンド８７９または別のタイプの電気的接続を介して）電気的結合される。一実施形態によれば、位相シフト要素８０３は、ＧａＮ最終段ダイ８８０の出力端子８９２に近接する第１端部と、ＧａＮ最終段ダイ８８１の出力端子８９３に近接する第２端部とを有する。例えば、位相シフト要素８０３は、位相シフト要素８０３の第１端部と第２端部との間に延びるλ／４（λ／４）伝送線（例えば、９０度の電気長を有するマイクロストリップ伝送線）で実装されてもよい。位相シフト素子８０３は、増幅された第１ＲＦ信号が位相シフト素子の第１端部から第２端部へと移動する際に、増幅された第１ＲＦ信号に約９０度の相対的な位相シフトを付与してもよい。

上述したように、電力分配器８０２によって生成された第２ＲＦ信号は、ドライバ段ダイ８１１およびＧａＮ最終段ダイ８８１を備えているピーキング増幅器経路を介して、増幅される。ピーキング増幅器経路のドライバ段ダイ８１１およびＧａＮ最終段ダイ８８１は、ドライバ段ダイ８１１の入力端子８２１（ピーキング増幅器入力に対応）とＧａＮ最終段ダイ８８１の出力端子８９３（ピーキング増幅器出力に対応）との間で、カスケード配列で一緒に電気的結合されている。ドライバ段ダイ８１１は、複数の集積回路を備えている。一実施形態では、ドライバ段ダイ８１１の集積回路は、入力端子８２１（例えば、入力端子１２０、２２０、４２０、５２０）と、出力端子８２３（例えば、出力端子１２２、２２２、４２２、５２２）と、入力インピーダンス整合回路８３１（例えば、回路１３０、２３０、４３０、５３０）と、シリコンパワートランジスタ８４１（例えば、トランジスタ１４０、２４０、４４０～４４４）と、段間インピーダンス整合回路８５１（例えば、回路１５０、２５０、４５０）の集積部と、バイアス電圧制御回路８６１（例えば、回路１６０、２６０、４６０、５６０）と、ＥＳＤ保護回路８６３（例えば、回路１６２、２６２、４６２）と、および高調波制御回路８７１（例えば、回路１７０、２７０、４７０、５７０）の集積部とを、実施形態では備えている。ドライバ段ダイ８１１内の様々な回路および構成要素は、図１、図２、図４、および図５に関連して先に説明したように構成され、一緒に電気的結合されてもよい。

電力分配器８０２の第２出力は、様々な導電性トレース、回路、およびワイヤボンドまたは別のタイプの電気的接続（例えば、接続部２０３、４０３、５０３に対応する）を介して、ドライバ段ダイ８１１の入力端子８２１に電気的結合される。バイアスランド８５９は、追加の導電性構造、ワイヤボンド（または別のタイプの電気的接続）、および端子（例えば、端子１５８、２５８、４５８または５５８）を介して、ＧａＮトランジスタ８８３のための対応するバイアス電圧制御回路８６１に電気的結合される。さらに、バイアスランド８５９は、ＥＳＤ保護回路８６３（例えば、回路１６２、２６２、４６２、５６２）に電気的結合されており、このＥＳＤ保護回路８６３は、静電放電ＥＳＤイベントに関連するエネルギーからＧａＮトランジスタ８８３のゲート酸化物を保護するように構成されている。図８には示されていないが、追加のバイアスランドは、シリコントランジスタのゲートおよびドレインのためのバイアス電圧制御回路に電気的結合されてもよい。

ＧａＮ最終段ダイ８８１は、複数の集積回路を備えている。一実施形態では、ＧａＮ最終段ダイ８８１の集積回路は、入力端子８９１（例えば、入力端子１９０、２９０）と、出力端子８９３（例えば、出力端子１９２、２９２）と、およびＧａＮパワートランジスタ８８３（例えば、トランジスタ１８２、２８２）とを備えている。ＧａＮ最終段ダイ８８１内の様々な回路および構成要素は、図１、図２、図４、および図５に関連して先に説明したように構成され、一緒に電気的結合されてもよい。

ドライバ段ダイ８１１の出力端子８２３は、ワイヤボンドアレイ８７５または他のタイプの電気的接続（例えば、接続部１７４、２７４に対応する）を介して、ＧａＮ最終段ダイ８８１の入力端子８９１に電気的結合される。入力端子８９１は、ＧａＮパワートランジスタ８８３のゲートに電気的結合されている。ＧａＮパワートランジスタ８８３のゲートは、ドライバ段ダイ８１１上のバイアス電圧制御回路８６１およびＥＳＤ保護回路８６３に、１つまたは複数のワイヤボンド（番号なし）を介して電気的結合されている。また、ＧａＮパワートランジスタ８８３のゲートは、ドライバ段ダイ８１１の高調波制御回路８７１の集積部に、１つまたは複数のワイヤボンド８７７または別のタイプの電気的接続（例えば、接続部１７８、２７８、４７８、５７８に対応する）を介して電気的結合される。

カスケード結合されたピーキング増幅器ダイ８１１，８８１を通る信号経路は、ＲＦ入力端子８２１からＲＦ出力端子８９３に延びる方向にあり、この方向は矢印８１３で示されている。逆に、カスケード結合された主増幅器ダイ８１０、８８０を通る信号経路は、ドライバ段ダイ入力端子８２０からＧａＮ最終段ダイ出力端子８９２まで延びる方向であり、この方向は矢印８１５で示される。図８に見られるように、カスケード結合されたピーキング増幅器ダイ８１１、８８１を通る信号経路と、カスケード結合された主増幅器ダイ８１０、８８０を通る信号経路とは、著しく異なる方向に延びており、より詳細には、図８の実施形態では信号経路同士は直交している。別の言い方をすれば、ダイ８１１，８８１を通るＲＦ信号経路は、ダイ８１０，８８０を通るＲＦ信号経路に対して直交している。ダイ８１０、８１１、８８０、８８１が比較的近接して配置されていても、それらの直交する向きは、主増幅器経路およびピーキング増幅器経路によって運ばれて増幅される信号同士間の結合を大幅に低減することができる。

いずれにしても、増幅された第２ＲＦ信号は、ＲＦ出力端子８９３においてＧａＮ最終段ダイ８８１によって生成される。一実施形態によれば、ＲＦ出力端子８９３は、位相シフト素子８０３の第２端部に（例えば、ワイヤボンド８０４または別のタイプの電気的接続を介して）電気的結合される。したがって、ＧａＮ最終段ダイ８８０によって生成された増幅された第１ＲＦ信号は、ＲＦ出力端子８９３に伝達され、出力端子８９３は、増幅された第１および第２ＲＦ信号のための和算ノード（サミングノード）８０５として機能する。第１及び第２ＲＦ信号に別々に付与された様々な位相シフトが実質的に等しい場合、増幅された第１及び第２ＲＦ信号は、和算ノード８０５において実質的に同位相で結合する。

ＲＦ出力端子８９３（及び従って和算ノード８０５）は、出力ネットワーク８０８に（例えば、ワイヤボンド８０７又は別のタイプの電気的接続を介して）電気的結合され、この出力ネットワーク８０８は、主増幅器及びピーキング増幅器ダイ８８０、８８１のそれぞれに適切な負荷インピーダンスを提示するように機能する。さらに、出力ネットワーク８０８は、図示のように、デカップリングコンデンサを備えてもよい。詳細は図８に示されていないが、出力ネットワーク８０８は、所望のインピーダンス整合（マッチング）を提供するために、様々な導電性トレース、追加の単体構成要素、および／または集積構成要素（例えば、コンデンサ、インダクタ、および／または抵抗器）を備えてもよい。出力ネットワーク８０８は、プリント基板ＰＣＢ８０６を介して、プリント基板ＰＣＢ８０６の底面に露出した導電性ランディングパッド８０９に電気的結合されている。ランディングパッド８０９は、ドハーティ電力増幅器モジュール８００のＲＦ出力ノードとして機能する。

増幅器の一実施形態は、第１半導体ダイと、第１半導体ダイとは異なる基板とを備えている。第１半導体ダイは、ＩＩＩ－Ｖ族半導体基板と、第１ＲＦ信号入力端子と、第１ＲＦ信号出力端子と、第１トランジスタとを備えている。第１トランジスタは、第１ＲＦ信号入力端子に電気的結合された制御端子と、第１ＲＦ信号出力端子に電気的結合された電流伝導端子（通電端子）とを有している。また、基板は、第２ＲＦ信号入力端子と、第２ＲＦ信号出力端子と、第２ＲＦ信号入力端子と第２ＲＦ信号出力端子との間に結合された回路と、静電放電（ＥＳＤ）保護回路とを備えている。また、増幅器は、ＥＳＤ保護回路と第１トランジスタの制御端子との間に電気的結合された接続部を備えている。

さらなる実施形態によれば、第１トランジスタは、ディプレッションモードのＧａＮＦＥＴであり、制御端子はゲート端子であり、電流伝導端子はドレイン端子である。別のさらなる実施形態によれば、静電放電ＥＳＤ保護は、アノードとカソードとを有するダイオードと、カソードに結合された静電放電ＥＳＤ電圧クランプ回路とを備えている。アノードは、基板上のバイアス電圧制御回路の入力端子に電気的結合されている。別のさらなる実施形態によれば、基板は、第１半導体ダイとは異なる半導体材料から形成された第２半導体ダイであり、第２ＲＦ信号入力端子と第２ＲＦ信号出力端子との間に結合された回路は、第２制御端子と第２電流伝導端子とを有する１つまたは複数の第２トランジスタを備えている。第２制御端子は第２ＲＦ信号入力端子に電気的結合され、第２電流伝導端子は第２ＲＦ信号出力端子に電気的結合される。別のさらなる実施形態によれば、基板は集積受動デバイス（ＩＰＤ）であり、第２ＲＦ信号入力端子と第２ＲＦ信号出力端子との間に結合された回路は、インピーダンス整合回路を備えている。

増幅器の別の実施形態は、第１および第２半導体ダイを備えている。第１半導体ダイは、第１ＲＦ信号入力端子と、第１ＲＦ信号出力端子と、第１トランジスタと、静電放電（ＥＳＤ）保護回路とを備えている。第１トランジスタは、第１ＲＦ信号入力端子に電気的結合された制御端子と、第１ＲＦ信号出力端子に電気的結合された電流伝導端子とを有している。第２半導体ダイは、第２ＲＦ信号入力端子と、第２ＲＦ信号出力端子と、窒化ガリウム（ＧａＮ）トランジスタとを備えている。ＧａＮトランジスタは、第２ＲＦ信号入力端子に電気的結合された制御端子と、第２ＲＦ信号出力端子に電気的結合された電流伝導端子とを有している。前記増幅器はさらに、前記ＥＳＤ保護回路と前記ＧａＮトランジスタの制御端子との間に電気的結合された接続部を備えている。

さらなる実施形態によれば、第１半導体ダイは、シリコン基板、シリコンゲルマニウム（ＳｉＧｅ）基板、シリコンオンインシュレータ（ＳＯＩ）基板、およびＳｉＧｅオンインシュレータ（ＳＧＯＩ）基板から選択される。別のさらなる実施形態によれば、第２半導体ダイは、ＧａＮ基板、ＧａＮオンシリコン基板、およびＧａＮオンシリコンカーバイド基板から選択される。

さらに別のさらなる実施形態によれば、増幅器はドハーティ電力増幅器であり、ドハーティ電力増幅器は主増幅器と、ピーキング増幅器と、主増幅器の出力およびピーキング増幅器の出力に結合された和算ノードとを備えている。主増幅器は、第１半導体ダイおよび第２半導体ダイを備えており、第１半導体ダイの第１ＲＦ信号入力端子は、主増幅器入力に対応し、第２半導体ダイの第２ＲＦ信号出力端子は、主増幅器出力に対応している。さらに別のさらなる実施形態によれば、増幅器は、主増幅器およびピーキング増幅器が結合された基板と、第２ＲＦ信号出力端子と和算ノードとの間に電気的結合された位相シフトおよびインピーダンス反転素子とをも備えている。

先の詳細な説明は、本質的に単なる例示であり、主題の実施形態またはそのような実施形態の適用および使用を制限することを意図していない。例えば、上記の説明では、様々な実施形態におけるＧａＮダイに集積されたＧａＮＦＥＴの使用について説明したが、他の実施形態では、他のタイプのＩＩＩ－Ｖ族半導体ダイ（例えば、ＧａＡｓダイ、ＩｎＰ（リン化インジウム）ダイなど）に集積された他のタイプのＩＩＩ－Ｖ族トランジスタ（例えば、ＧａＡｓトランジスタ、リン化インジウム（ＩｎＰ）トランジスタなど）を電力増幅器ダイとして使用することができる。

本明細書で使用される「例示的」という言葉は、「一例、例、またはイラストとしての役割」（ｓｅｒｖｉｎｇ ａｓ ａｎ ｅｘａｍｐｌｅ, ｉｎｓｔａｎｃｅ, ｏｒ ｉｌｌｕｓｔｒａｔｉｏｎ）という意味である。本明細書で例示的に記載されている実装は、必ずしも他の実装よりも好ましいまたは有利であると解釈されるべきではない。さらに、先行する技術分野、背景、または詳細な説明で提示された明示的または暗示的な理論に拘束される意図はない。

本明細書に備えられる様々な図に示されている接続線は、様々な要素の間の例示的な機能的関係および／または物理的結合を表すことを意図している。多くの代替的または追加的な機能関係または物理的接続が、主題の実施形態に存在し得ることに留意すべきである。さらに、本明細書では、特定の用語も参照のみを目的として使用されることがあり、したがって、限定を意図するものではなく、構造体を指す「第１」、「第２」およびその他のそのような数値用語は、文脈によって明確に示されない限り、順序または順番を意味するものではない。

本明細書で使用される「ノード」とは、所与の信号、論理レベル、電圧、データパターン、電流、または量が存在する、任意の内部または外部の参照点、接続点、接合部、信号線、導電性要素などを意味する。さらに、２つ以上のノードが１つの物理的要素によって実現されることもある（また、２つ以上の信号は、共通のノードで受け取られまたは出力されても、多重化、変調、またはその他の方法で区別することができる）。

前述の説明では、要素またはノードまたは機能が「接続」（コネクテッド）または「結合」（カップルド）されていることに言及している。本明細書で使用される場合、他に明示的に述べられていない限り、「接続されている」とは、ある要素が他の要素に直接接合（ジョインド）されている（または直接通信している）ことを意味し、必ずしも機械的に接合されている必要はない。同様に、明示的に別段の記載がない限り、「結合」（カップルド）とは、ある要素が別の要素に直接または間接的に接合（ジョインド）されている（または、電気的またはその他の方法で直接または間接的に通信している）ことを意味し、必ずしも機械的に接合されている必要はない。したがって、図に示された概略図は、要素の１つの例示的な配置を描いているが、描かれた主題の実施形態において、追加の介在する要素、装置、特徴、または構成要素が存在してもよい。

前述の詳細な説明で少なくとも１つの例示的な実施形態を示したが、膨大な数のバリエーションが存在することを理解すべきである。また、本明細書に記載された例示的な実施形態または実施形態は、請求された主題の範囲、適用性、または構成をいかなる方法でも限定することを意図していないことを理解すべきである。むしろ、前述の詳細な説明は、記載された実施形態または実施形態を実施するための便利なロードマップを当業者に提供するものである。本特許出願時の既知の均等物および予見可能な均等物を備えている特許請求の範囲によって定義される範囲から逸脱することなく、要素の機能および配置に様々な変更を加えることができることを理解すべきである。

Claims (20)

1. ＩＩＩ－Ｖ族半導体基板と、第１無線周波数（ＲＦ）信号入力端子と、第１ＲＦ信号出力端子と、第１トランジスタとを備えている第１半導体ダイであって、前記第１トランジスタは、前記第１ＲＦ信号入力端子に電気的結合された制御端子と、前記第１ＲＦ信号出力端子に電気的結合された電流伝導端子とを備えている、前記第１半導体ダイと、
   前記第１半導体ダイとは異なる基板であって、前記基板は第２ＲＦ信号入力端子と、第２ＲＦ信号出力端子と、前記第２ＲＦ信号入力端子と前記第２ＲＦ信号出力端子との間に結合された回路と、および第１静電放電（ＥＳＤ）保護回路とを備えている、前記基板と、および
   前記第１ＥＳＤ保護回路と前記第１トランジスタの前記制御端子との間に電気的結合された第１接続部と、
   を備えている、増幅器。
2. 前記第１トランジスタは、ディプレッションモードの窒化ガリウム電界効果トランジスタであり、
   前記制御端子はゲート端子であり、
   前記電流伝導端子はドレイン端子である、
   請求項１に記載の増幅器。
3. 前記基板はさらに、前記第１ＥＳＤ保護回路に結合された第１バイアス電圧制御回路を備えており、
   前記第１バイアス電圧制御回路は、外部バイアス電圧源に結合されるように構成されたバイアス入力端子と、前記第１トランジスタの前記制御端子に結合されるように構成されたバイアス出力端子とを備えており、動作中、前記バイアス出力端子は、前記第１接続部を介して前記第１トランジスタの前記制御端子にＤＣバイアス電圧を伝達する、
   請求項１に記載の増幅器。
4. 前記第１バイアス電圧制御回路は、前記バイアス入力端子と前記バイアス出力端子との間に電気的結合された直流－直流（ＤＣ－ＤＣ）電圧変換器を備えており、
   前記ＤＣ－ＤＣ電圧変換器は、前記バイアス入力端子に供給される直流電圧を、前記バイアス出力端子において負の直流電圧に変換するように構成されている、
   請求項３に記載の増幅器。
5. 前記第１ＥＳＤ保護回路は、
   アノードとカソードを有するダイオードであって、前記アノードは前記第１バイアス電圧制御回路の前記入力端子に電気的結合されている、前記ダイオードと、
   前記カソードに結合された静電放電ＥＳＤ電圧クランプ回路と、
   を備えている、請求項３に記載の増幅器。
6. 前記基板はシリコン基板であり
   前記ダイオードは、前記シリコン基板のポリシリコン層から少なくとも部分的に形成されたＰ－Ｎ接合ポリシリコンダイオードからなる、
   請求項５に記載の増幅器。
7. 前記静電放電ＥＳＤ電圧クランプ回路は、ゲート端子とソース端子が接地ノードに結合され、ドレイン端子が前記ダイオードに結合された、第２トランジスタを備えている、
   請求項５に記載の増幅器。
8. 前記第２トランジスタは、接地ゲート（ｇｇ）型のｎチャネルＭＯＳＦＥＴである、
   請求項７に記載の増幅器。
9. 前記基板は、前記第１半導体ダイとは異なる半導体材料から形成された第２半導体ダイであり、
   前記第２ＲＦ信号入力端子と前記第２ＲＦ信号出力端子との間に結合された前記回路は、第２制御端子および第２電流伝導端子を有する１つまたは複数の第２トランジスタを備えており、
   前記第２制御端子は前記第２ＲＦ信号入力端子に電気的結合されており、
   前記第２電流伝導端子は前記第２ＲＦ信号出力端子に電気的結合されている、
   請求項１に記載の増幅器。
10. 前記第２半導体ダイはさらに、前記第２トランジスタの前記第２制御端子に結合された第２ＥＳＤ回路を備えている、
    請求項９に記載の増幅器。
11. 前記増幅器はさらにデカップリングコンデンサを備えており、前記デカップリングコンデンサは、前記第２電流伝導端子に電気的結合された第１端子と、前記第２ＲＦ信号出力端子に電気的結合された第２端子とを備えている、
    請求項９に記載の増幅器。
12. 前記基板は集積受動デバイスであり、
    前記第２ＲＦ信号入力端子と前記第２ＲＦ信号出力端子との間に結合された前記回路は、インピーダンス整合回路を備えている、
    請求項１に記載の増幅器。
13. 前記基板の前記第２ＲＦ信号出力端子と、前記第１半導体ダイの前記第１ＲＦ信号入力端子とは、前記第１接続部を介して一緒に電気的結合されている、
    請求項１に記載の増幅器。
14. 前記第１接続部は、１つまたは複数のワイヤボンディングからなる、
    請求項１に記載の増幅器。
15. 前記増幅器はさらに、前記基板の前記第２ＲＦ信号出力端子と、前記第１半導体ダイの前記第１ＲＦ信号入力端子との間に電気的結合された第２接続部を備えている、
    請求項１に記載の増幅器。
16. 第１無線周波数（ＲＦ）信号入力端子と、第１ＲＦ信号出力端子と、第１トランジスタと、静電放電（ＥＳＤ）保護回路とを備えている第１半導体ダイであって、前記第１トランジスタは、前記第１ＲＦ信号入力端子に電気的結合された制御端子と、前記第１ＲＦ信号出力端子に電気的結合された電流伝導端子とを有する、前記第１半導体ダイと、
    第２ＲＦ信号入力端子、第２ＲＦ信号出力端子、および窒化ガリウム（ＧａＮ）トランジスタを備えている第２半導体ダイであって、前記ＧａＮトランジスタは、前記第２ＲＦ信号入力端子に電気的結合された制御端子と、前記第２ＲＦ信号出力端子に電気的結合された電流伝導端子とを有する、前記第２半導体ダイと、および
    前記ＥＳＤ保護回路と、前記ＧａＮトランジスタの前記制御端子との間に電気的結合された第１接続部と、
    を備えている増幅器。
17. 前記第１半導体ダイは、シリコン基板、シリコンゲルマニウム（ＳｉＧｅ）基板、シリコンオンインシュレータ（ＳＯＩ）基板、およびＳｉＧｅオンインシュレータ（ＳＧＯＩ）基板から選択される、
    請求項１６に記載の増幅器。
18. 前記第２半導体ダイは、ＧａＮ基板、ＧａＮオンシリコン基板、およびＧａＮオンシリコンカーバイド基板から選択される、
    請求項１６に記載の増幅器。
19. 前記増幅器はドハーティ電力増幅器であり、前記ドハーティ電力増幅器は主増幅器と、ピーキング増幅器と、前記主増幅器の出力および前記ピーキング増幅器の出力に結合された和算ノードとを備えており、
    前記主増幅器は前記第１半導体ダイおよび前記第２半導体ダイを備えており、
    前記第１半導体ダイの前記第１ＲＦ信号入力端子は、主増幅器入力に対応しており、
    前記第２半導体ダイの前記第２ＲＦ信号出力端子は、主増幅器出力に対応する、
    請求項１６に記載の増幅器。
20. 前記増幅器はさらに、
    前記主増幅器および前記ピーキング増幅器が結合された基板と、および
    前記第２ＲＦ信号出力端子と前記和算ノードとの間に電気的結合された、位相シフトおよびインピーダンス反転素子と
    を備えている、請求項１９に記載の増幅器。

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