JP2020184749A

JP2020184749A - 集積ドハティ増幅器

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Publication number: JP2020184749A
Application number: JP2020060030A
Authority: JP
Inventors: アンドレイグレベニコフ; Grebennikov Andrey
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2019-04-05
Filing date: 2020-03-30
Publication date: 2020-11-12
Also published as: CN111800093A; US20200321918A1

Abstract

【課題】マルチチップモジュール構造に基づく集積ドハティ増幅器を提供する。【解決手段】集積ドハティ増幅器は、集中構成要素に基づく主増幅器及びピーキング増幅器のための集中ウィルキンソン電力分配器Ｃ１Ｌ１Ｃ１−Ｃ２Ｌ２Ｃ２−Ｒ０、位相補償回路Ｃ３Ｌ３Ｃ３及び入力整合回路を含む入力集積受動ダイＩＰＤと、主デバイス、ピーキングデバイス及び主デバイス及びピーキングデバイスのドレイン端子間に接続されたボンドワイヤインダクタＬ０を含む能動ＧａＮダイと、インピーダンス変換帯域通過フィルタとして動作するローパス及びハイパス整合部Ｃ７Ｌ７を有する２セクション整合回路並びに直流供給電源回路を含む、集中構成要素及びマイクロストリップ線路に基づく出力整合回路網ＯＭＮと、を備える。【選択図】図４

Description

[0002]本出願は集積ドハティ増幅器に関する。
［関連出願の相互参照］
[0001]本出願は、その内容が依拠されるものであり、参照によりその／それらの全体が本明細書に組み込まれている、２０１９年４月５日に出願された米国特許仮出願第６２／８３０，０１４号の優先権を米国特許法第１１９条の下で主張する。

[0003]伝統的ドハティ増幅器アーキテクチャは、主増幅経路に配置された４分の１波長伝送線路によって分離された主増幅器とピーキング増幅器とを内蔵する。主増幅経路及びピーキング増幅経路の両方は、通常、それぞれ５０Ω環境で動作する入力整合回路と負荷回路網とを含む。入力源からの入力電力は、対称ドハティ構造用に入力分配器によって２つの等しい部分に分割される。４分の１波長伝送線路は、ピーキング増幅器をオフにしたとき、低電力レベル（飽和電力から−６ｄＢｃ未満）の主増幅器から見て２５Ωから１００Ωへのインピーダンス変換をもたらす。ピーキング増幅器の入力における４分の１波長伝送線路は、４分の１波長伝送線路によって主増幅経路の出力において引き起こされた９０度の位相シフトを補償することが必要とされる。特性インピーダンスＺ_０＝（２５×５０）^１／２＝３５．３Ωを有する出力４分の１波長線路が、主増幅経路及びピーキング増幅経路の両方が、最大電力を供給するときに、そのそれぞれが５０Ω環境で設計されているとき、５０Ωの標準負荷インピーダンスに整合することが必要とされる。

[0004]一方が位相補償用の入力に、他方がインピーダンス変成器として動作する出力にある、２つの追加の４分の１波長伝送線路の存在にかかわらず、ドハティ増幅器は、ハイブリッド及びモノリシック実装形態の両方を使用した回路集積化の非常に魅力的な有力な選択肢と考慮することができる。この場合、サイズ及び費用を最小限に抑えるために、及び標準個別パッケージで実装された高電力集積ドハティ増幅器の設計の複雑さを簡単にするために、対応する４分の１波長線路を等価的に置き換えるΠ型ローパス及びハイパス集中ＬＣ回路を使用することができる。例えば、４分の１波長インピーダンス変成器は、デバイスドレインソース間容量によって形成されたΠ型ローパス回路及びデバイスドレイン間に配置されたボンディングワイヤで等価的に置き換えることができる［Ｄｏｈｅｒｔｙａｍｐｌｉｆｉｅｒ、米国特許第７，８００，４４８号、２０１０年９月２１日］。図１は、入力移相器が、デバイスゲートソース間容量によって形成されたΠ型ローパス回路及びデバイスゲート間に配置されたボンディングワイヤで等価的に置き換えられる集積ドハティ増幅器の先行技術の回路図を示す［ＩｎｔｅｇｒａｔｅｄＤｏｈｅｒｔｙａｍｐｌｉｆｉｅｒ、米国特許第８，２２８，１２３号、２０１２年７月２４日］。ここで、追加のＬ型ＬＣ整合部が、入力に使用され、追加のローパスＬ型ＬＣ整合部が、インダクタがボンディングワイヤで表される出力に使用される。しかし、一般に、これらの単一セクション整合回路網は、特に極めて小さい入力インピーダンスを有し、及び十分に低い出力負荷インピーダンスを必要とする高電力デバイスに対して、５０オーム入力源及び負荷を有するのではなく、いくつかの中間入力及び出力インピーダンスを有する複素共役整合を提供することだけができる。さらに、主増幅経路及びピーキング増幅経路の入力間に絶縁が何もなく、その場合、主デバイス及びピーキングデバイスは、主デバイスにはＡＢ級バイアス、ピーキングデバイスにはＣ級バイアスという、異なるバイアス電圧で動作される。また、最新の４／５Ｇセルラー方式に使用される広帯域変調信号では、集積ドハティ増幅器の出力における単一のローパス整合部は、動作帯域幅超の高調波及び相互変調成分の十分な抑制をもたらすことができず、動作帯域幅未満の変調及び相互変調成分に対して効果が何もない。

[0005]図１は、従来のドハティ増幅器アーキテクチャの概略ブロックを示し、従来のドハティ増幅器アーキテクチャは、搬送波増幅器（ＣＡ）経路に配置された４分の１波長伝送線路によって分離された搬送波増幅器（ＣＡ）とピーキング増幅器（ＰＡ）とを内蔵する［１］。ＰＡ及びＣＡの両方は、それぞれ５０Ω環境で動作する入力整合回路と負荷回路網とを含むことができる。入力源からの無線周波数（ＲＦ）信号の入力電力は、対称ドハティ構造の入力分配器によって２つの等しい部分に均等に分割される。４分の１波長伝送線路は、ＰＡをオフにしたとき、低電力レベル（飽和電力から−６ｄＢｃ未満）のＣＡから見て２５Ωから１００Ωへのインピーダンス変換をもたらす。ＰＡの入力における４分の１波長伝送線路は、ＣＡの出力における４分の１波長伝送線路によって引き起こされた９０度位相シフトを補償することが必要とされる。特性インピーダンスＺ_０＝（２５×５０）^１／２＝３５．３Ωを有する出力４分の１波長線路は、ＣＡ及びＰＡの両方が最大電力を供給するときに、そのそれぞれが５０Ω環境で設計されているとき、５０Ωの標準負荷インピーダンスに整合することが必要とされる。しかし、従来のドハティ増幅器は、ＰＡをオフにしたときに、より低い出力電力レベルにおいてその電力利得が３ｄＢだけ降下するとき、顕著な不利益を有する。これは、入力電力の半分が３ｄＢの入力分配器によりＰＡ入力に供給され続けるからである。

[0006]ドハティ増幅器の入力における信号を主増幅経路とピーキング増幅経路との間で分割し、これらの増幅経路間に十分な絶縁及び最小挿入損失を有するために、ハイブリッド結合器を使用することが必要である。対称及び非対称ドハティ構造の両方に使用することができ、集積ドハティ増幅器に容易に実装することができる、最も簡単な双方向結合器は、ウィルキンソン電力分配器である。図２Ａは、入力ボンディングパッド（ＩＢＰ）において並列に接続された２つの４分の１波長マイクロストリップ線路と、出力ボンディングパッド（ＯＢＰ１及びＯＢＰ２）間に接続された平面安定抵抗器とからなるウィルキンソン電力分配器の平面構造を示し、その場合、特性インピーダンスＺ_１及びＺ_２は、対称ドハティ増幅器構成に対しては等しく、非対称ドハティ増幅器構造に対しては不等である。その小さい寸法及び簡単な構造にもかかわらず、そのような電力分配器は、Ｒ_０＝２Ｚ_０及びＺ_１＝Ｚ_２＝Ｚ_０（２）^１／２を有する対称構成により等しい電力分配が得られるとき、十分に広い周波数帯域幅にわたって出力ポート間に十分な絶縁を提供し、ここで、Ｚ_０は、特性入力源及び負荷インピーダンスである。不等電力分割を伴う非対称ドハティ増幅器では、特性インピーダンスＺ_１及びＺ_２並びに安定抵抗器Ｒ_０は、次式から計算される。

ここで、Ｋは電圧分割比である。そのようなウィルキンソン電力分配器は、次式によりインピーダンスを反転させるために既知の入力インピーダンスＺ_ｉｎ又は出力インピーダンスＺ_ｏｕｔに対して伝送線路特性インピーダンスＺ_０の適切な選択によって、追加の整合部を除去して、さらにインピーダンス整合をもたらすことができる。

ここで、Ｚ_０は、伝送線路の特性インピーダンスである。

[0007]本質的に高い基板損失を最小限に抑え、ウィルキンソン電力分配器の集積のレベルを増加させるために、４分の１波長伝送線路は、それらの集中等価回路で完全に置き換えることができる。４分の１波長伝送線路及び直列インダクタンスと２つのシャントコンデンサとからなるΠ型ローパス集中回路に伝送ＡＢＣＤマトリックスを考慮することによって、並びに両方のマトリックスの対応する要素を等価的に扱うことによって、回路パラメータ間の比率は次式のように書くことができる。

ここで、Ｚ_０は、４分の１波長伝送線路の特性インピーダンスである。不等ウィルキンソン電力分配器では、Ｚ_０の代わりにＺ_１及びＺ_２を式（５）に代入することによって各伝送線路に対して、対応するインダクタンス及び容量を別々に計算することが必要である（Ｃ_１Ｌ_１及びＣ_２Ｌ_２）。

[0008]主増幅経路とピーキング増幅経路との間で入力信号を分割するためにウィルキンソン電力分配器を有する伝統的ドハティ増幅器において、ピーキング増幅器の入力における追加の４分の１波長伝送線路は、主増幅器の出力において４分の１波長伝送線路によって引き起こされた９０°位相シフトを補償することが必要とされる。しかし、一般にその電気的長さは、主デバイス及びピーキングデバイスの入力リアクタンスがゲートバイアス電圧に応じて変動するので、９０°と異なる場合がある。この場合、伝送線路に対応する回路パラメータと、図２Ｂに示し、式（５）によって与えられるΠ型ローパス集中等価回路に対応する回路パラメータとの比率は、電気的長さθの関数として次式のように書き換えることができる。

[0009]本発明は、集中構成要素に基づく主増幅器及びピーキング増幅器のためのウィルキンソン電力分配器、位相補償回路及び入力整合回路を含む入力集積受動ダイと、主デバイス、ピーキングデバイス及び、主デバイス及びピーキングデバイスのドレイン端子間に接続されたボンドワイヤインダクタを含む能動ＧａＮＨＥＭＴダイと、インピーダンス変換帯域通過フィルタとして動作するローパス及びハイパス整合部を有する２セクション整合回路並びに直流供給電源回路を含む、集中構成要素及びマイクロストリップ線路に基づく出力整合回路網とを備えるマルチチップモジュール構造に基づく集積ドハティ増幅器を提供する。

[0010]前述の及び他の目的、態様及び利点は、図面を参照して、本発明の好ましい実施形態の以下の詳細な説明からよりよく理解されるであろう。
集積ドハティ増幅器の先行技術の回路図である。ウィルキンソン電力分配器及びその等価回路の平面構造を示す図である。伝送線路及びその等価回路の平面構造を示す図である。集積ドハティ増幅器案の回路図である。図３の集積ドハティ増幅器案の実装形態を示す図である。集積ドハティ増幅器案の別の実施形態の実装形態を示す図である。集積ドハティ増幅器案の別の実施形態の実装形態を示す図である。集積ドハティ増幅器案の別の回路図である。図７の集積ドハティ増幅器案の実装形態を示す図である。

[0019]図３は、挿入損失、主増幅器とピーキング増幅器との間の絶縁、及びスプリアス抑制の改善を有する集積ドハティ増幅器案の回路図を示す。ここで、インピーダンスインバータは、２つのドレインソース間容量Ｃ_ｄｓ（主デバイス及びピーキングデバイスが、異なる数のセルを有する場合、容量Ｃ_ｄｓは異なる）と、ボンディングワイヤとして実装されるインダクタＬ_４とからなり、出力インピーダンス変換は、動作帯域幅超の高調波及び相互変調成分を抑制する一番目のローパス整合部（Ｌ_６Ｃ_６）と、動作帯域幅未満の変調、相互変調、及び低調波成分を抑制する二番目のハイパス整合部（Ｃ_７Ｌ_７）とを有する帯域通過フィルタ構造を表す２セクション整合回路（出力合成器）によって行われる。２セクション整合回路は、それぞれオフセット伝送線路（Ｌ_０又はＬ_６）を通じて与えられる主デバイス及びピーキングデバイスの出力を合成する。

[0020]チョークインダクタＬ_ｃｈ及びバイパスコンデンサＣ_ｂｐは、ＲＦ増幅経路を直流供給電源に接続するのに使用され、インダクタＬ_ｃｈの値は、シャントコンデンサＣ_６の値を変動させることによって調整することができる。

[0021]集中ウィルキンソン電力分配器（Ｃ_１Ｌ_１Ｃ_１−Ｃ_２Ｌ_２Ｃ_２−Ｒ_０）及び位相補償線路（Ｃ_３Ｌ_３Ｃ_３）に加えて、Ｌ_４及びＬ_５がデバイスゲートを外部入力回路に接続するボンディングワイヤによって実装される、２つの入力ローパス整合部（主デバイスにＣ_４Ｌ_４及びピーキングデバイスにＣ_５Ｌ_５）が使用される。

[0022]コンデンサＣ_ｂは、ピーキングデバイス用の直流バイアス回路をＲＦ入力経路から絶縁する直流阻止コンデンサである。

[0023]図４は、集積ドハティ増幅器案の実装形態を示し、その場合、主デバイス及びピーキングデバイスが、ＧａＮＨＥＭＴ技術を使用する別個の能動ダイ（半導体チップ）に配置されており、集積受動ダイ（ＩＰＤ）が、ウィルキンソン電力分配器を含む入力回路に使用され、出力整合回路網（ＯＭＮ）が、直流供給電源回路を含む出力整合回路を実装するのに使用される。

[0024]単一の基板にインダクタ、コンデンサ、及び抵抗器などの複数の受動構成要素を実装するためにガリウムヒ素又はシリコン高抵抗基板を使用するＩＰＤ技術の主要な利点は、競争力のある費用構造、小さいフォームファクタ、及び電力損失の低減である。高い直流供給電圧（最大５０Ｖまでの）及び高いピーク出力電力（数十ワット）に鑑み、最小挿入損失によるＯＭＮ実装形態の最良の選択は、セラミック又は積層基板を使用することである。ボンドワイヤインダクタンスＬ_０とＬ_６との間の電磁結合は、それらの互いの直交配向により最小限に抑えられる。

[0025]入力ＩＰＤは、複合金属−絶縁体−金属（ＭＩＭ）直列コンデンサＣ_１＋Ｃ_２と、直列スパイラルインダクタＬ_１及びＬ_２と、基板ビアを通じて接地された複合シャントＭＩＭコンデンサＣ_１＋Ｃ_４及びＣ_２＋Ｃ_３と、安定抵抗器Ｒ_０と、ブロッキング直列ＭＩＭコンデンサＣ_ｂと、直列スパイラルインダクタＬ_３と、基板ビアを通じて接地された複合シャントＭＩＭコンデンサＣ_３＋Ｃ_５とを備える。

[0026]直列ボンドワイヤインダクタＬ_４及びＬ_５は、それぞれ、主デバイス及びピーキングデバイスのゲートに直接接続された入力ローパス整合部の対応する部分を表す。ボンドワイヤインダクタＬ_０は、主デバイス及びピーキングデバイスのドレインをインピーダンスインバータの一部として直接接続するが、ピーキングデバイスのドレインに接続されたボンドワイヤインダクタＬ_６は、２セクションＯＭＮの出力ローパス整合部の直列インダクタとして動作する。ボンドワイヤインダクタＬ_０の一端は、主デバイスのドレインに直接接続されており、ボンドワイヤインダクタＬ_０の他端は、ピーキングデバイスのドレインに直接接続されている。ボンドワイヤインダクタＬ_０の一端は、ボンドワイヤインダクタＬ_６の一端にさらに直接接続されている。

[0027]ＯＭＮは、ローパス整合部の分路要素としてチップコンデンサＣ_６（基板ビアを通じて接地された）と、ハイパス整合部の要素として直列チップコンデンサＣ_７及びシャントインダクタＬ_７（基板ビアを通じて接地された）とをさらに含む。

[0028]単一の整合回路網におけるローパス整合部とハイパス整合部との組合せは、低周波数及び高周波数の相互変調及び高調波成分を同時に抑制するためにインピーダンス変換帯域通過フィルタとして動作する。ＯＭＮにおけるインダクタンスの品質係数を改善し、挿入損失を低減するために、シャントインダクタＬ_７及びチョークインダクタＬ_ｃｈが、短寸のマイクロストリップ線路として実装される。

[0029]例として、３．５の誘電体誘電率及び０．５ｍｍの厚さを有する積層基板を使用して、マイクロストリップ線路Ｌ_ｃｈ及びＬ_７の長さは、対称ドハティ構造に２つの２０ＷＧａＮＨＥＭＴデバイス（又は１：３非対称ドハティ構成に１０Ｗ及び３０Ｗデバイス）を使用するとき、それぞれ３ｍｍ及び２ｍｍに等しいが、これらのマイクロストリップ線路の幅は０．２ｍｍである。

[0030]図５は、ボンドワイヤＬ_０が長すぎて、単一のボンドワイヤとして２つのデバイスドレイン間に物理的に実装できないとき使用される、集積ドハティ増幅器案の別の実施形態を示す。この場合、ＯＭＮに実装された狭いマイクロストリップ線路を使用することができ、その長さ及び幅は、Ｌ_０の必要とされる全体のインダクタンス値に応じて調整することができる。能動ＧａＮダイからの各デバイスドレインは、短いボンドワイヤによってこのマイクロストリップ線路の対応する端部に接続されている。

[0031]図６は、集積ドハティ増幅器案の実装形態を示し、その場合、主デバイス及びピーキングデバイスは、ＧａＮＨＥＭＴ技術を使用する別個の能動ダイに配置されており、図４の集積ドハティ増幅器案の実装形態におけるボンドワイヤインダクタＬ_０の代わりに狭いマイクロストリップ線路ＴＬ及びボンドワイヤインダクタＬ_０１、ボンドワイヤインダクタＬ_０２が設けられている。

[0032]図７は、挿入損失の改善、搬送波増幅器とピーキング増幅器との間の高い絶縁性、及びスプリアス抑制を有する、集積ドハティ増幅器案の回路図を示す。ここで、ピーキング増幅経路におけるインピーダンスインバータは、２つの等しい接地されたコンデンサＣ_６と、伝送線路ＴＬ_１とからなり、その一方で、搬送波デバイスの出力におけるインピーダンス変換が、ドレインソース間容量Ｃ_ｄｓ及びボンドワイヤインダクタＬ_７によって、及びピーキングデバイスの出力において（トランジスタがオンにされたとき高電力領域において）、ドレインソース間容量Ｃ_ｄｓ及びボンドワイヤインダクタＬ_６（搬送波デバイス及びピーキングデバイスが、異なる数のセルを有する場合、容量Ｃ_ｄｓは異なる）によって提供される。

[0033]出力インピーダンス変換は、動作帯域幅超の高調波及び相互変調成分を抑制する一番目のローパス整合部（Ｌ_８Ｃ_７）と、動作帯域幅未満の変調、相互変調、及び低調波成分を抑制する二番目のハイパス整合部（Ｃ_８Ｌ_９）とを有する、帯域通過フィルタを表す２セクション整合回路によって提供される。

[0034]チョークインダクタＬ_ｃｈ及びバイパスコンデンサＣ_ｂｐは、ＲＦ増幅経路を直流供給電源に接続するのに使用され、インダクタＬ_ｃｈの値は、出力整合回路網（ＯＭＮ）のサイズを最適化するようにシャントコンデンサＣ_７の値を変動させることによって調整することができる。

[0035]集中ウィルキンソン分配器（Ｃ_１Ｌ_１Ｃ_１−Ｃ_２Ｌ_２Ｃ_２−Ｒ_０）及び位相補償線路（Ｃ_３Ｌ_３Ｃ_３）に加えて、２つの入力ローパス整合部（搬送波デバイスにＣ_４Ｌ_４及びピーキングデバイスにＣ_５Ｌ_５）が使用され、その場合、Ｌ_４及びＬ_５が、対応するデバイスゲートを外部入力回路に接続するボンディングワイヤによって実装される。コンデンサＣ_ｂは、ピーキングデバイス用の直流バイアス回路をＲＦ入力経路から絶縁する直流阻止コンデンサである。

[0036]図８は、集積ドハティ増幅器案の実装形態を示し、その場合、搬送波デバイス及びピーキングデバイスが、ＧａＮＨＥＭＴ技術を使用する別個の能動ダイに配置されており、集積受動ダイ（ＩＰＤ）が、ウィルキンソン電力分配器を含む入力回路に使用され、積層又はセラミックＯＭＮが、出力整合回路を実装するのに使用される。

[0037]複数の受動デバイスを単一の基板に実装するためにガリウムヒ素又はシリコン高抵抗基板を使用するＩＰＤ技術の主要な利点は、競争力のある費用構造、小さいフォームファクタ、及び電力損失の低減である。高い直流供給電圧（最大５０Ｖまでの）及び高いピーク出力電力（数十ワット）に鑑み、最小挿入損失を有するＯＭＮ実装形態の最良の選択は、セラミック又は積層基板（誘電体基板）を使用することである。

[0038]入力ＩＰＤは、複合金属−絶縁体−金属（ＭＩＭ）直列コンデンサＣ_１＋Ｃ_２と、直列スパイラルインダクタＬ_１及びＬ_２と、基板ビアを通じて接地された複合シャントＭＩＭコンデンサＣ_１＋Ｃ_４及びＣ_２＋Ｃ_３と、安定抵抗器Ｒ_０と、ブロッキング直列ＭＩＭコンデンサＣ_ｂと、直列スパイラルインダクタＬ_３と、基板ビアを通じて接地された複合シャントＭＩＭコンデンサＣ_３＋Ｃ_５とを備える。

[0039]直列ボンドワイヤインダクタＬ_４及びＬ_５は、それぞれ搬送波デバイス及びピーキングデバイスのゲートに直接接続された入力ローパス整合部の対応する部分を表す。ＯＭＮは、インピーダンスインバータを表す２つの等しいシャントコンデンサＣ_６を有する伝送線路ＴＬ_１と、ドレインソース間容量Ｃ_ｄｓととともにインピーダンス変換ローパス整合部の直列インダクタとして動作する、それぞれピーキングデバイス及び搬送波デバイスのドレインに接続されたボンドワイヤインダクタＬ_６及びＬ_７と、ローパス整合部の要素として直列インダクタＬ_８及びシャントチップコンデンサＣ_７（基板ビアを通じて接地された）と、２セクション出力整合回路網のハイパス整合部の要素として直列チップコンデンサＣ_８及びシャントインダクタＬ_９（基板ビアを通じて接地された）とを備える。

[0040]単一の整合回路網におけるローパス整合部とハイパス整合部との組合せは、低周波数及び高周波数の相互変調及び高調波成分を同時に抑制するためにインピーダンス変換帯域通過フィルタとして動作する。出力整合回路網におけるインダクタンスの品質係数を改善し、挿入損失を低減するために、直列インダクタＬ_８、シャントインダクタＬ_９、及びチョークインダクタＬ_ｃｈが、短寸の高インピーダンスマイクロストリップ線路として実装される。

[0041]例として、３．５の誘電体誘電率及び０．５ｍｍの厚さを有する積層基板を使用して、対称ドハティ構造に２つの２０ＷＧａＮＨＥＭＴデバイス（又は１：２非対称ドハティ構成に１５Ｗ及び３０Ｗデバイス）を使用するマイクロストリップ線路Ｌ_ｃｈ及びＬ_９の長さは、それぞれ３．５ｍｍに等しいが、これらのマイクロストリップ線路の幅は、３．５ＧＨｚにおいて０．２ｍｍである。

Claims

搬送波増幅器とピーク増幅器とに対する入力無線周波数（ＲＦ）信号を均等に分割する入力分配器と、
半導体チップに設けられた前記搬送波増幅器と前記ピーク増幅器とを含む増幅ユニットと、
前記搬送波増幅器と前記ピーク増幅器とにそれぞれ接続されたオフセット伝送線路を含むオフセットユニットと、
前記オフセット伝送線路を通じてそれぞれ設けられた前記搬送波増幅器と前記ピーク増幅器との出力を合成する出力合成器とを備え、
前記出力合成器及び前記オフセットユニットが、誘電体基板に設けられる、搬送波増幅器とピーク増幅器とを含むドハティ増幅器。
前記入力分配器が、別の半導体チップに設けられる、請求項１に記載の搬送波増幅器とピーク増幅器とを含むドハティ増幅器。
前記オフセットユニットの前記オフセット伝送線路の一端が、前記搬送波増幅器に接続されており、前記オフセットユニットの前記オフセット伝送線路の他端が、各ワイヤボンディングによって前記ピーク増幅器に接続されている、請求項１又は２に記載の搬送波増幅器とピーク増幅器とを含むドハティ増幅器。
前記オフセットユニットの前記オフセット伝送線路の一端が、前記出力合成器の一端に接続されている、請求項３に記載の搬送波増幅器とピーク増幅器とを含むドハティ増幅器。
２つの等しい接地されたコンデンサを含む前記オフセットユニットが、前記オフセット伝送線路の両端に接続されている、請求項１〜４のいずれか一項に記載の搬送波増幅器とピーク増幅器とを含むドハティ増幅器。
前記伝送線路が、マイクロストリップ線路を備える、請求項１〜５のいずれか一項に記載の搬送波増幅器とピーク増幅器とを含むドハティ増幅器。
前記入力分配器が、集積受動デバイス（ＩＰＤ）の導電性構造を備える、請求項１〜６のいずれか一項に記載の搬送波増幅器とピーク増幅器とを含むドハティ増幅器。