JP4255801B2 - 電力合成形高出力ｆｅｔ - Google Patents

Description

この発明は、主としてＶＨＦ帯、ＵＨＦ帯、マイクロ波帯およびミリ波帯で用いられる電力合成形高出力ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）に関するものである。

従来の送信用高出力増幅器に用いられている電力合成形高出力ＦＥＴにおいて、電力分配回路導体パターンの入力端子に信号が入力されると、入力された信号は分岐部によって分配され、２つの出力端子に出力される。２つの出力端子に出力された信号はそれぞれ、並列に配置された複数の単位ＦＥＴセルからなる２個のＦＥＴで増幅された後、電力合成回路によって合成されて出力される。入力された信号を、電力分配回路および電力合成回路を介して、複数の単位ＦＥＴセルで信号を増幅することにより、高出力が実現されている。従来の電力合成形高出力ＦＥＴは、上記のように構成されているため、分配合成回路における分配振幅位相偏差を低減し、各単位ＦＥＴセルで増幅された信号の合成効率を向上することが課題の一つとなる（例えば、非特許文献１参照）。

Mansoor K. Siddiqui, Arvind K. Sharma, Leonardo G. Callejo, and Richard Lai, "A HIGH POWER AND HIGH EFFICIENCY MONOLITHIC POWER AMPLIFIER FOR LOCAL MULTIPOINT DISTRIBUTION SERVICE", 1998 IEEE MTT-S Digest, pp.569-572

従来の電力分配回路導体パターンでは、入力端子の中心点から片方の出力端子の外側の最遠点までの信号経路の経路長は、入力端子の中心点から片方の出力端子の内側の最近点までの信号経路の経路長に比べて長くなるため、入力端子に伝送モードで入力された信号は出力端子の外側ほど位相が遅れ、振幅が小さくなる。このように、出力端子における信号の振幅位相分布が外側と内側で差が生じると、各単位ＦＥＴセルで増幅された信号の合成効率が低下し、各単位ＦＥＴセルで増幅された信号を理想的に合成する場合にくらべて出力が低下するという問題が生じる。

一方、入力端子と出力端子の間隔を大きくすると、入力端子の中心点から片方の出力端子の外側の最遠点までの信号経路の経路長と、入力端子の中心点から片方の出力端子の内側の最近点までの信号経路の経路長との差は小さくなるが、分配合成回路が大形になるという問題が生じる。

なお、上記では複数の単位ＦＥＴセルからなる２個のＦＥＴの場合について説明したが、複数の単位ＦＥＴセルからなる１個のＦＥＴをテーパ状分配合成回路で分配合成する場合も、分配合成回路では中央部と外側で振幅位相分布に差が生じ同様の問題を生じる。

この発明は、上述のような課題を解決するためになされたもので、その目的は、分配合成回路における振幅偏差を低減して複数の単位ＦＥＴセルで増幅される信号の合成効率を改善し、出力を向上することができる電力合成形高出力ＦＥＴを得るものである。

この発明に係る電力合成形高出力ＦＥＴは、第１の入力端子から入力された信号を分配して第１の出力端子から出力する電力分配回路と、前記電力分配回路の第１の出力端子から出力された信号を増幅するＦＥＴと、前記ＦＥＴから出力され第２の入力端子から入力された信号を合成して第２の出力端子から出力する電力合成回路とを備え、前記電力分配回路は、第１の誘電体基板と、前記第１の誘電体基板の表面に形成された、前記第１の入力端子側に幅狭の上底があり、かつ前記第１の出力端子側に幅広の下底がある、平面形状が略台形の第１のテーパ状導体パターンと、前記第１の誘電体基板の裏面に形成され、かつ前記第１のテーパ状導体パターンの上底の両端及び下底の両端をそれぞれ結ぶ辺である、２つのテーパ部分に前記第１の誘電体基板の厚さ方向で重なる位置にそれぞれ形成され、前記裏面の前記第１の入力端子から前記第１の出力端子への方向において一方の端から他方の端まで断面が四角形の２つの第１の掘り込みと、前記第１の掘り込みが形成された前記第１の誘電体基板の裏面全体に形成された第１のグランドパターンとから構成され、前記第１の誘電体基板の厚さは、前記第１の入力端子から前記第１の出力端子への方向に対して垂直方向であり前記テーパ部分の幅方向において、中央部に比べて前記第１の掘り込みが形成された部分が薄く、前記ＦＥＴは、第２の誘電体基板と、前記第２の誘電体基板の表面に形成された複数の単位ＦＥＴセルと、前記第２の誘電体基板の裏面全体に形成された第２のグランドパターンとから構成され、前記電力合成回路は、第３の誘電体基板と、前記第３の誘電体基板の表面に形成された、前記第２の入力端子側に幅広の下底があり、かつ前記第２の出力端子側に幅狭の上底がある、平面形状が略台形の第２のテーパ状導体パターンと、前記第１の誘電体基板の裏面に形成され、かつ前記第２のテーパ状導体パターンの上底の両端及び下底の両端をそれぞれ結ぶ辺である、２つのテーパ部分に前記第２の誘電体基板の厚さ方向で重なる位置にそれぞれ形成され、前記裏面の前記第２の入力端子から前記第２の出力端子への方向において一方の端から他方の端まで断面が四角形の２つの第２の掘り込みと、前記第２の掘り込みが形成された前記第３の誘電体基板の裏面全体に形成された第３のグランドパターンとから構成され、前記第３の誘電体基板の厚さは、前記第２の入力端子から前記第２の出力端子への方向に対して垂直方向であり前記テーパ部分の幅方向において、中央部に比べて前記第２の掘り込みが形成された部分が薄いものである。

この発明に係る電力合成形高出力ＦＥＴは、テーパ状分配合成導体パターンの外側における基板の厚さを薄くしているため、分配合成回路における振幅偏差が改善され、合成効率が改善されて出力が向上するという効果を奏する。

実施の形態１．
この発明の実施の形態１に係る電力合成形ＦＥＴについて図面を参照しながら説明する。図１は、この発明の実施の形態１に係る電力合成形ＦＥＴの構成を示す斜視図である。なお、各図中、同一符号は同一又は相当部分を示す。

図１において、電力分配回路は、アルミナ基板、テフロン（登録商標）基板などの誘電体基板３と、誘電体基板３の表面に形成され厚さが数ミクロン〜数十ミクロンの銅（Ｃｕ）などのテーパ状導体パターン４と、誘電体基板３の裏面に形成され厚さが数ミクロン〜数十ミクロンの銅（Ｃｕ）などのグランドパターン５と、入力端子１と、出力端子２とから構成されている。この誘電体基板３には、裏面の端から端まで断面が長方形の掘り込み１２が２箇所設けられている。

また、図１において、ＦＥＴ６は、誘電体基板の表面に形成され、複数の単位ＦＥＴセルから構成され、信号を増幅する。図上の上端と下端の楕円は、スルーホールを表し、ＦＥＴのソースはスルーホールを介して誘電体基板の裏面のグランドパターンと電気的に接続されている。

さらに、図１において、電力合成回路は、アルミナ基板、テフロン（登録商標）基板などの誘電体基板９と、誘電体基板９の表面に形成され厚さが数ミクロン〜数十ミクロンの銅（Ｃｕ）などのテーパ状導体パターン１０と、誘電体基板９の裏面に形成され厚さが数ミクロン〜数十ミクロンの銅（Ｃｕ）などのグランドパターン１１と、入力端子７と、出力端子８とから構成されている。この誘電体基板９には、裏面の端から端まで断面が長方形の掘り込み１２が２箇所設けられている。なお、入力端子１、７と、出力端子２、８は、回路全体の端部であり、例えば入力端子１はテーパ状導体パターン４と誘電体基板３とグランドパターン５が積層された積層体の端部である。

図２は、図１の電力合成形ＦＥＴの電力分配回路のＡ−Ａ’線における断面図を示す。図２に示すように、誘電体基板３の厚さは、テーパ状導体パターン４のテーパ部分の外側（端）に設けられた掘り込み１２によって中央部に比べて薄くなっている。掘り込み１２の位置は、テーパ状導体パターン４のテーパ部分に重なっていればよく、掘り込み１２は、誘電体基板９の端から端まで設けられている必要はない。なお、誘電体基板９も同様である。

つぎに、この実施の形態１に係る電力合成形高出力ＦＥＴの動作について図面を参照しながら説明する。

今、電力分配回路の入力端子１に伝送モードで信号が入力されると、入力された信号は電力分配回路により分配され、出力端子２から出力され、複数の単位ＦＥＴセルに入力される。このとき、誘電体基板３の厚さは中央部にくらべ外側（端）の方が薄いため、分配された信号は外側では中央部に比べ誘電体基板３の薄い部分を通ることになる。ＦＥＴは、電力分配回路の出力端子２からの信号を増幅し、電力合成回路の入力端子７に出力する。電力合成回路は、入力された信号を合成して出力端子８から出力する。

ここで、誘電体基板３の厚さで電流の大きさを比較すると、誘電体基板３の薄い部分に流れる電流が大きくなる。従って、誘電体基板３の厚さを薄くすることにより外側における信号の振幅が改善され、電力分配回路における振幅偏差が低減されることになる。

以上のように、図１に示す電力合成形高出力ＦＥＴでは、テーパ状分配合成導体パターンの外側における基板の厚さを薄くしているため、分配合成回路における振幅偏差が改善され、合成効率が改善されて出力が向上するという効果がある。

実施の形態２．
この発明の実施の形態２に係る電力合成形高出力ＦＥＴについて図面を参照しながら説明する。図３は、この発明の実施の形態２に係る電力合成形高出力ＦＥＴの構成を示す斜視図である。

図３において、電力分配回路は、ＧａＡｓ基板１３と、ＧａＡｓ基板１３の表面に形成され厚さが数ミクロンの金（Ａｕ）などのテーパ状導体パターン４と、ＧａＡｓ基板１３の裏面に形成され厚さが数ミクロンの金（Ａｕ）などのグランドパターン１４と、入力端子１と、出力端子２とから構成されている。このＧａＡｓ基板１３には、裏面の端からＦＥＴ６まで断面が台形の放熱用ヒートシンク１５が形成されている。この放熱用ヒートシンク１５は、高出力ＦＥＴの放熱を向上するための構造としてよく知られたものであり、ＦＥＴ６のソースは図面では省略されているスルーホールを介してＦＥＴ６の直下に設けた放熱用ヒートシンク１５に接続されている。

また、ＦＥＴ６は、複数の単位ＦＥＴセルから構成され、信号を増幅する。

さらに、電力合成回路は、ＧａＡｓ基板１３と、ＧａＡｓ基板１３の表面に形成され厚さが数ミクロン〜数十ミクロンの銅（Ｃｕ）などのテーパ状導体パターン１０と、ＧａＡｓ基板１３の裏面に形成され厚さが数ミクロン〜数十ミクロンの銅（Ｃｕ）などのグランドパターン１４と、入力端子７と、出力端子８とから構成されている。このＧａＡｓ基板１３には、裏面の端からＦＥＴ６まで断面が台形の放熱用ヒートシンク１５が形成されている。

図４は、図３の電力合成形ＦＥＴの電力分配回路のＢ−Ｂ’線における断面図を示す。図４に示すように、本実施の形態２では、電力分配回路と、電力合成回路と、ＦＥＴ６を同一のＧａＡｓ基板１３に一体化して形成するとともに、掘り込みは放熱用ヒートシンク１５の構造を利用し、グランドパターン１４も同一となっている。テーパ状導体パターン４のテーパ部分の外側（端）におけるＧａＡｓ基板１３の厚さは、放熱用ヒートシンク１５を設けて中央部に比べ薄くしている。

以上のような構成においても、上記の実施の形態１と同じ動作原理および効果を有する。さらに、掘り込みは放熱用ヒートシンク１５を利用するため、加工が容易であるという利点も有する。

この発明の実施の形態１に係る電力合成形高出力ＦＥＴの構成を示す斜視図である。 図１の電力合成形高出力ＦＥＴの電力分配回路のＡ−Ａ’線における断面図を示す。 この発明の実施の形態２に係る電力合成形高出力ＦＥＴの構成を示す斜視図である。 図３の電力合成形高出力ＦＥＴの電力分配回路のＢ−Ｂ’線における断面図を示す。

符号の説明

１ 電力分配回路の入力端子、２ 電力分配回路の出力端子、３ 電力分配回路の誘電体基板、４ 電力分配回路のテーパ状導体パターン、５ 電力分配回路のグランドパターン、６ ＦＥＴ、７ 電力合成回路の入力端子、８ 電力合成回路の出力端子、９ 電力合成回路の誘電体基板、１０ 電力合成回路のテーパ状導体パターン、１１ 電力合成回路のグランドパターン、１２ 掘り込み、１３ ＧａＡｓ基板、１４ グランドパターン、１５ 放熱用ヒートシンク。

Claims (2)

1. 第１の入力端子から入力された信号を分配して第１の出力端子から出力する電力分配回路と、
   前記電力分配回路の第１の出力端子から出力された信号を増幅するＦＥＴと、
   前記ＦＥＴから出力され第２の入力端子から入力された信号を合成して第２の出力端子から出力する電力合成回路とを備え、
   前記電力分配回路は、
   第１の誘電体基板と、
   前記第１の誘電体基板の表面に形成された、前記第１の入力端子側に幅狭の上底があり、かつ前記第１の出力端子側に幅広の下底がある、平面形状が略台形の第１のテーパ状導体パターンと、
   前記第１の誘電体基板の裏面に形成され、かつ前記第１のテーパ状導体パターンの上底の両端及び下底の両端をそれぞれ結ぶ辺である、２つのテーパ部分に前記第１の誘電体基板の厚さ方向で重なる位置にそれぞれ形成され、前記裏面の前記第１の入力端子から前記第１の出力端子への方向において一方の端から他方の端まで断面が四角形の２つの第１の掘り込みと、
   前記第１の掘り込みが形成された前記第１の誘電体基板の裏面全体に形成された第１のグランドパターンとから構成され、
   前記第１の誘電体基板の厚さは、前記第１の入力端子から前記第１の出力端子への方向に対して垂直方向であり前記テーパ部分の幅方向において、中央部に比べて前記第１の掘り込みが形成された部分が薄く、
   前記ＦＥＴは、
   第２の誘電体基板と、
   前記第２の誘電体基板の表面に形成された複数の単位ＦＥＴセルと、
   前記第２の誘電体基板の裏面全体に形成された第２のグランドパターンとから構成され、
   前記電力合成回路は、
   第３の誘電体基板と、
   前記第３の誘電体基板の表面に形成された、前記第２の入力端子側に幅広の下底があり、かつ前記第２の出力端子側に幅狭の上底がある、平面形状が略台形の第２のテーパ状導体パターンと、
   前記第１の誘電体基板の裏面に形成され、かつ前記第２のテーパ状導体パターンの上底の両端及び下底の両端をそれぞれ結ぶ辺である、２つのテーパ部分に前記第２の誘電体基板の厚さ方向で重なる位置にそれぞれ形成され、前記裏面の前記第２の入力端子から前記第２の出力端子への方向において一方の端から他方の端まで断面が四角形の２つの第２の掘り込みと、
   前記第２の掘り込みが形成された前記第３の誘電体基板の裏面全体に形成された第３のグランドパターンとから構成され、
   前記第３の誘電体基板の厚さは、前記第２の入力端子から前記第２の出力端子への方向に対して垂直方向であり前記テーパ部分の幅方向において、中央部に比べて前記第２の掘り込みが形成された部分が薄い
   ことを特徴とする電力合成形高出力ＦＥＴ。
2. 前記第１、第２及び第３の誘電体基板は、単一のＧａＡｓ基板であり、
   前記第１、第２及び第３のグランドパターンは、単一のグランドパターンであり、
   前記第１及び第２の掘り込みは、放熱用ヒートシンク構造であり、かつ
   前記電力分配回路、前記ＦＥＴ及び前記電力合成回路が一体化して形成されている
   ことを特徴とする請求項１記載の電力合成形高出力ＦＥＴ。

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