JP7100126B2 - 半導体デバイス、半導体チップ、及び半導体デバイスの製造方法 - Google Patents

半導体デバイス、半導体チップ、及び半導体デバイスの製造方法 Download PDF

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Description

本発明はマイクロエレクトロニクス技術分野に関し、具体的には、半導体デバイス、半導体チップ、及び半導体デバイスの製造方法に関する。
窒化ガリウム高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴ）は、バンドギャップが大きく、移動度が高いなどの優れた特徴を有し、高温、高周波、高圧、そしてハイパワーデバイスの製造に適しており、ＲＦ・マイクロウェーブ分野と電力電子分野で幅広く応用されることができ、現時点では、半導体デバイス分野における研究ホットスポットの一つである。しかしながら、半導体デバイスの使用にあたり、デバイスにおける温度分布の不均一によりデバイスの発熱が高く、信頼性も低くて、デバイスの出力パワーなどにも影響を与える。
上記に鑑みて、本発明は、上記課題を効果的に解決できる半導体デバイス、半導体チップ、及び半導体デバイスの製造方法を提供する。
本発明の好ましい一実施例は半導体デバイスを提供する。当該半導体デバイスは、
基板と、
前記基板に設けられる半導体層と、
前記半導体層の前記基板と反対側に設けられる複数のゲート電極、複数のドレーン電極、及び複数のソース電極と、を備え、
前記ゲート電極が前記ソース電極と前記ドレーン電極との間に位置付けられ、前記ゲート電極、ソース電極、ドレーン電極が前記半導体デバイスの活性領域に位置付けられており、
任意の２つの隣接するゲート電極の間には一つのゲート間距離が形成され、形成された各ゲート間距離には、少なくとも２つの等しくないゲート間距離が含まれ、各ゲート間距離のうち、最大のゲート間距離が、当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体デバイスのゲート電極の総数とに基づいて決められた第１のプリセット範囲内にある。
更には、前記第１のプリセット範囲は、（Ｌ/(ｎ-１)、Ｌ）であり、ここで、Ｌが当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離であり、ｎが当該半導体デバイスのゲート電極の総数である。
更には、前記各ゲート間距離のうち、最小のゲート間距離は、当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体デバイスのゲート電極の総数とに基づいて決められた第２のプリセット範囲内にある。当該第２のプリセット範囲は、（Ｌ/(ｎ-１)２、Ｌ/(ｎ-１)）である。ここで、Ｌが当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離であり、ｎが当該半導体デバイスのゲート電極の総数である。
更には、前記最大のゲート間距離は、前記ソース電極の両側の隣接するゲート電極の間に位置付けられ、前記最小のゲート間距離は、前記ドレーン電極の両側の隣接するゲート電極の間に位置付けられる。
更には、前記最大のゲート間距離は、前記活性領域の中心位置に位置付けられており、その他のゲート間距離は、前記活性領域の中心位置から当該中心位置を離れる方向に順次並んでおり、いずれも前記最小のゲート間距離である。
更には、前記活性領域の中心位置から当該中心位置を離れる方向では、前記ソース電極の両側の隣接するゲート電極の間の各距離は第１の固定値または第１の変数で順次小さくなり、前記ドレーン電極の両側の隣接するゲート電極の間の各距離は第２の固定値または第２の変数で順次小さくなる。
更には、複数の前記ゲート電極は、当該半導体デバイスの不活性領域にあるゲート電極パッドにより相互接続され、複数の前記ドレーン電極は、当該不活性領域にあるドレーン電極パッドにより相互接続され、複数の前記ソース電極はそれぞれ、前記基板と前記半導体層を貫通する複数のビアを通じて前記基板の前記半導体層と反対側にあるグランド電極と接続される。
更には、前記各ゲート間距離に含まれる少なくとも２つのゲート間距離は前記最大のゲート間距離である。
更には、前記最大のゲート間距離は、前記活性領域の中心位置に位置づけられており、且つ、前記活性領域の中心位置から当該中心位置を離れる方向で、最大のゲート間距離と最小のゲート間距離との２つのゲート間距離が一つ置きに並んでいる。
本発明の別の好ましい実施例は半導体チップを提供する。前記半導体チップは、複数の上記半導体デバイスを備え、複数の半導体デバイスが並列に接続している。
更には、任意の２つの隣接する半導体デバイスの縁部ゲート電極の間には一つのデバイス間ゲート間距離が形成され、前記半導体チップの活性領域の中心位置から当該中心位置を離れる方向では、各デバイス間ゲート間距離は第３の固定値または第３の変数で順次小さくなる。
更には、前記第３の固定値または第３の変数は、前記半導体チップの前記半導体デバイスの内部における最大のゲート間距離の２倍以下である。
更には、複数の前記半導体デバイスは、前記活性領域中心に位置する中心デバイス、及び前記活性領域中心から離れる縁部デバイスを備え、前記縁部デバイスの中心ゲート間距離は、前記中心デバイスの縁部ゲート間距離と異なっており、
ここで、前記縁部デバイスの中心ゲート間距離が当該縁部デバイス中心にある２つの隣接するゲート電極により形成されたゲート間距離であり、前記中心デバイスの縁部ゲート間距離が当該中心デバイス中心から離れる任意の２つの隣接するゲート電極により形成されたゲート間距離である。
更には、前記中心デバイスの中心ゲート間距離は、前記縁部デバイスの中心ゲート間距離と異なっている。
更には、前記中心デバイスから当該中心デバイスを離れる方向では、各前記縁部デバイスの中心ゲート間距離は、変数または固定値で順次小さくなる。
本発明の別の好ましい実施例は半導体チップを提供する。当該半導体チップは、複数の半導体デバイスを備え、複数の半導体デバイスが並列に接続しており、各半導体デバイスがそれぞれ、複数のゲート電極、複数のドレーン電極、及び複数のソース電極を備え、前記ゲート電極が前記ソース電極と前記ドレーン電極との間に位置づけられており、
ここで、前記半導体チップにおいて、任意の２つの隣接するゲート電極の間には、一つのゲート間距離が形成され、形成された各ゲート間距離には少なくとも２つの等しくないゲート間距離が含まれ、各ゲート間距離のうち、最大のゲート間距離が、当該半導体チップの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体チップのゲート電極の総数とに基づいて決められた第１のプリセット範囲内にある。
更には、複数の前記半導体デバイスには、少なくとも一つの半導体デバイスにおける全てのゲート間距離が等しい。
更には、複数の隣接する半導体デバイスの間の縁部ゲート間距離が等しいか、活性領域中心から両端部へ小さくなる。
本発明の別の好ましい実施例は半導体デバイスの製造方法を提供する。当該半導体デバイスの製造方法は、
基板を用意し、
前記基板の一側に半導体層を形成させ、
前記半導体層の前記基板と反対側に複数のゲート電極、複数のドレーン電極、及び複数のソース電極を設け、
各ゲート電極がそれぞれ一つの前記ソース電極と一つの前記ドレーン電極との間に位置付けられ、前記ゲート電極、ソース電極、ドレーン電極が前記半導体デバイスの活性領域に位置づけられており、
任意の２つの隣接するゲート電極の間には、一つのゲート間距離が形成され、形成された各ゲート間距離には、少なくとも２つの等しくないゲート間距離が含まれ、そのうち、各ゲート間距離中の最大のゲート間距離が、当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体デバイスのゲート電極の総数とに基づいて決められた第１のプリセット範囲内にある。
従来技術と比べると、本発明は、半導体デバイスの体積が増えることなく、半導体デバイスにおける隣接するゲート電極間のゲート間距離を調節して、半導体デバイスの使用中の温度分布をより均一にし、デバイスの熱による損耗を低下させ、その出力パワーを向上させる半導体デバイス、半導体チップ、及び半導体デバイスの製造方法を提供する。それとともに、本発明は、実施例の構成が簡単で、生産しやすいものであるので、幅広く普及できる。
本発明の上記目的、特徴、及びメリットをより明確にし、そしてよりわかりやすくするために、以下は、図面に基づいて好ましい実施例を挙げて詳しく説明する。
本発明の実施例に係る構成をより明確に説明するために、以下、実施例において使用される図面を簡単に紹介する。無論、後述の図面は本発明の一部の実施例を示したものに過ぎず、限定的なものではないことは理解できるであろう。当業者であれば、創造的な活動をせずに、これらの図面に基づいて他の関連図面を得ることができる。
本発明の実施例１による半導体デバイスの平面図である。 本発明の実施例１による半導体デバイスにおけるゲート間距離の変化を示す模式図である。 本発明の実施例１による半導体デバイスにおけるゲート間距離の変化を示す模式図である。 本発明の実施例２による半導体デバイスの平面図である。 本発明の実施例３による半導体チップの平面図である。 本発明の実施例４による半導体チップの平面図である。 本発明の実施例５による半導体チップの平面図である。 本発明の実施例５による半導体チップにおけるゲート間距離の変化を示す模式図である。 本発明の実施例５による半導体チップにおけるゲート間距離の変化を示す模式図である。 従来技術による半導体チップに対して温度シミュレーションが行われた後のシミュレーション結果を示す模式図である。 本発明の実施例による半導体チップに対して温度シミュレーションが行われた後のシミュレーション結果を示す模式図である。
以下、本発明実施例の目的、構成、及びメリットをより明確にするために、本発明の実施例における添付図面を参照して、本発明の実施例の構成を明確且つ完全に説明する。勿論、説明される実施例は、本発明の一部の実施例であり、全部の実施例ではない。一般的には、この図面において説明され、図示された本発明の実施例の構成要素は、様々な異なる構成で配置及び設計されても構わない。
従って、図面により与えられた本発明の実施例に対する以下の詳しい説明は、保護を請求する本発明の範囲を限定するためのものではなく、あくまでも本発明の選択された実施例を示すものに過ぎない。本発明の実施例に基づいて、創造的労働を払わずに当業者によって得られた他の実施例は、全て本発明の保護範囲内とされる。
なお、以下の図面において、類似の符号とアルファベットは、類似のアイテムを示すもので、ある図面で定義されると、それ以降の図面で当該アイテムをさらに定義して説明する必要がない。本発明の説明において、「第１」、「第２」、「第３」、「第４」等の用語は、単に区別して説明するためのものであり、相対的な重要性を意味又は示唆するものではない。
本発明の説明において、明確な説明か限定がない限り、用語の「設置」、「つながる」、「接続」は、広義的に理解されるべきである。例えば、固定的な接続であっても良いが、着脱可能な接続であってもよく、または一体的に接続されても良い。また、機械的な接続であっても良く、電気的に接続されても良い。そして、直接につながっていても良いが、中間媒体によって間接的につながっていても良く、２つの素子内部の繋がりであっても良い。当業者であれば、具体的な状況に基づいて上記のような用語の本発明における具体的な意味を理解できるであろう。
従来では、通常の半導体デバイスにおいては、主に下記３つの方法によって半導体デバイス使用中の放熱の問題を解決する。
（１）熱伝導率のより高い基板材料で半導体デバイスを製造、例えば、炭化ケイ素基板を研磨により除去して、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）、スパッタリングやボンディングなどでエピタキシャル層の背面に金剛石膜かダイヤモンドライクカーボン膜を形成させる。しかしながら、当該方法は、作製工程が複雑になり、コストも高くなるというデメリットがある。
（２）パッケージ技術を改善、例えば、放熱効果のより優れたパッケージ構成を使えることなど。しかしながら、当該方法は、半導体デバイス内部の温度を効果的、均一的、及びタイムリーにパッケージを通じて放出することができなくて、デバイス中心部の温度が相変わらず最高で、デバイス内部における温度分布も相変わらず不均一であるというデメリットがある。
（３）ゲート電極間距離を調整、例えば、隣接するゲート電極間の距離を増やし、またはゲート電極の長さを減少させるとともに、ゲート電極を増加させることにより、同じ純活性領域面積を実現する。ただし、当該方法により、チップ中心から生じた熱がもっと広い範囲内で拡散してしまう。特に、複数の半導体デバイスからなる半導体チップにおいては、半導体チップの面積が大きくなり、ウェハー毎のチップ数が減ってしまう。
以上より、従来の３つの放熱方法は、半導体デバイスの放熱という問題を解決する時に、いずれもある程度制約がある。これに対して、発明者は研究により、従来の半導体デバイスの熱は、主にデバイスの活性領域、特にゲート電極の部位から生じることが分かり、そして、半導体デバイスの活性領域における中心部位において、ゲート長方向でのソース電極オーミックとドレーン電極オーミックの長さを高めることにより、隣接するゲートフィンガー間の距離を増やして、隣接する温度のピーク値の間の距離を減ることにより、温度勾配を改善して、半導体デバイスの中心位置における放熱の問題を解決することができると、発明者が発見した。具体的には、以下、いくつかの実施例をもって詳細に説明する。
実施例１
図１は本発明の実施例１による半導体デバイス１０の平面図である。前記半導体デバイス１０は、基板、半導体層１１、複数のゲート電極１２、複数のドレーン電極１４、複数のソース電極１３を備える。前記半導体層１１は、前記基板の一側に位置し、前記複数のゲート電極１２、複数のドレーン電極１４、及び複数のソース電極１３は、前記半導体層１１の前記基板と反対側に位置し、前記ゲート電極１２は、前記ドレーン電極１４と前記ソース電極１３との間に位置し、前記複数のゲート電極１２、複数のドレーン電極１４、及び複数のソース電極１３は前記半導体デバイス１０の活性領域３０に位置する。選択的に、前記ゲート電極１２がストライプ状のゲートであっても良いが、これに限らない。
更には、前記半導体デバイス１０の使用にあたり、ゲート電極１２が位置する部位は、ソース・ドレーン電極間電流と電場が集中される領域であるとともに、当該半導体デバイス１０における熱が生じる中心領域であるので、ゲート電極１２の部位の温度がその付近部位より高くなる。それとともに、前記半導体デバイス１０の活性領域３０の中心位置に位置するゲート電極１２領域においては、生じた熱をタイムリーにデバイスの外部に放熱することが更に困難になるので、半導体デバイス１０においては、中心位置の温度が最高になる。なお、中心の温度が高すぎると、デバイスの熱による損耗が大幅に上げられ、デバイスの出力パワーも低下してしまう。これに対して、本実施例１による半導体デバイス１０においては、任意の２つの隣接するゲート電極１２間に一つのゲート間距離が形成され、形成された各ゲート間距離には、少なくとも２つの等しくないゲート間距離が含まれ、各ゲート間距離のうち、最大のゲート間距離が、当該半導体デバイス１０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離と、当該半導体デバイス１０のゲート電極１２の総数とに基づいて決められた第１のプリセット範囲内にある。本実施例１は、半導体デバイス１０を上記のように設計することにより、当該半導体デバイス１０における温度分布をより均一にし、デバイスの中心温度が高すぎることによる半導体デバイス１０の不良を避けることができる。そして、本発明の実施例は、半導体デバイス１０における各ゲート間距離に対する調整により、半導体デバイス１０の熱による損耗を効果的に低下させ、その信頼性と出力パワーを向上させる。
選択的に、一実施例においては、前記第１のプリセット範囲は、（Ｌ/(ｎ-１)、Ｌ）であり、すなわち、前記各ゲート間距離のうちの最大のゲート間距離Ｌｍａｘは、
Figure 0007100126000001
 の条件を満たす。ここで、Ｌが当該半導体デバイス１０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離であり、ｎが当該半導体デバイス１０のゲート電極１２の総数であり、また、ｎが２より大きい整数である。
詳しくは、図２に示すように、仮に半導体デバイス１０がｎ個のゲート電極１２を含み、それぞれＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、……、Ｔｎ－２、Ｔｎ－１、Ｔｎとすると、各隣接するゲート電極１２間に形成されるゲート間距離をＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、……、Ｄｎ－２、Ｄｎ－１、Ｄｎとし、半導体デバイス１０における一番外側の両端部にある２つのゲート電極Ｔ１とＴｎのゲート長方向における距離をＬとし、各ゲート間距離のうちの最大のゲート間距離をＤ４とすると、最大のゲート間距離Ｄ４は
Figure 0007100126000002
 を満たす。好ましくは、デバイスの活性領域３０の実際の面積利用率を考えて、前記最大のゲート間距離は
Figure 0007100126000003
 を満たす。
更には、再び図２を参照して、前記各ゲート間距離のうちの最小のゲート間距離が、当該半導体デバイス１０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離と、当該半導体デバイス１０のゲート電極１２の総数とに基づいて決められた第２のプリセット範囲内にある。当該第２のプリセット範囲が（Ｌ/(ｎ-１)２、Ｌ/(ｎ-１)）であり、即ち、最小のゲート間距離Ｌｍｉｎは、
Figure 0007100126000004
 を満たす。ここで、Ｌが当該半導体デバイス１０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離であり、ｎが当該半導体デバイス１０におけるゲート電極１２の総数である。好ましくは、最高の温度と最低の温度との差を減少させ、デバイス全体の熱分布をより均一にするためには、最小のゲート間距離ＬｍｉｎはＬ/２(ｎ-１)以上である。詳しくは、仮に図２に示すような各ゲート間距離のうちの最小のゲート間距離がＤ１とすると、最小のゲート間距離Ｄ１は、
Figure 0007100126000005
 を満たす。
もう一つの実施例において、デバイスの内部構成に関するニーズと平面的なレイアウトをさらに両立させるためには、前記最大のゲート間距離Ｌｍａｘは、前記ソース電極１３両側の隣接するゲート電極１２の間にあり、前記最小のゲート間距離Ｌｍｉｎは前記ドレーン電極１４両側の隣接するゲート電極１２の間にある。半導体デバイス１０の熱による損耗の低下と、その信頼性及び出力パワーの向上を確保できる前提では、上記半導体デバイス１０におけるゲート間距離に対する設定に基づいて、各前記ゲート間距離の設定方法は複数ある。
例えば、図２に示すように、各ゲート間距離のうち、ゲート間距離Ｄ４が最大になり、即ち、最大のゲート間距離Ｌｍａｘは前記ソース電極１３両側の隣接するゲート電極１２の間にあり、ソース電極１３がＤ４内に位置しており、そして、ゲート間距離Ｄ１が最小で、ドレーン電極１４がＤ１内に位置して、即ち、最小のゲート間距離Ｌｍｉｎが前記ドレーン電極１４両側の隣接するゲート電極１２の間にある。そして、その他のゲート間距離は、Ｄ４以下、またはＤ１以上であってよく、例えば、前記各ゲート間距離には、前記最大のゲート間距離が少なくとも２つ含まれてもよく、又は前記最小のゲート間距離が少なくとも２つ含まれても良い。好ましくは、前記最大のゲート間距離が前記活性領域３０の中心位置にあり、且つ、前記活性領域３０の中心位置から当該中心位置を離れる方向では、最大のゲート間距離と最小のゲート間距離との２つのゲート間距離が一つ置きに並んでいる。
また、例えば、複数の前記ゲート電極１２により形成された複数のゲート間距離は、前記活性領域３０の中心位置から当該中心位置を離れる方向では、変数か固定値で順次小さくなることができ、例えば、任意の隣接する２つのゲート間距離の差が同じ、又は大体同じであってもよいが、任意の値で順次小さくなっても良く、本実施例１は、これについて特に制限しない。また、本実施例１において、前記半導体デバイス１０の活性領域３０におけるゲート間距離の数が偶数である場合、当該活性領域３０の中心位置にある２つのゲート間距離の大きさを同じにし、当該中心位置から離間したその他のゲート間距離が対応して小さくなれば良い。詳しくは、図３に示すように、仮に前記半導体デバイス１０に含まれるゲート電極１２の総数ｎが８である場合、活性領域３０の中心位置にある２つのゲート電極１２がＴ４和Ｔ５であり、Ｔ４とＴ５との間のゲート間距離Ｄ４が当該中心位置から離間した隣接するゲート電極１２により形成されたゲート間距離よりも大きい。それに応じて、Ｄ４の位置から活性領域３０両側の周縁位置へ、ゲート間距離が変数か固定値で順次小さくなることができ、例えば、Ｄ４とＤ３の差がＤ２とＤ１の差と等しく、Ｄ２とＤ１の差がＤ２とＤ３の差と等しく、Ｄ４とＤ３の差がＤ５とＤ６の差と等しいなど。
また、例えば、実際に各ゲート間距離を設ける時には、熱分布を効果的に均一にするためには、複数の前記ゲート電極１２により形成された複数のゲート間距離が前記活性領域３０の中心位置から当該中心位置を離れる方向では、その他のゲート間距離は、前記活性領域３０の中心位置から当該中心位置を離れる方向で等間隔で配置されることができる。ここで、当該等間隔は、最小のゲート間距離であっても良いが、最小のゲート間距離より大きく最大のゲート間距離より小さい任意の距離であっても良い。
更には、前記基板は、サファイア（ｓａｐｐｈｉｒｅ）、炭化ケイ素（ＳｉＣ）、ケイ素（Ｓｉ）、ニオブ酸リチウム、シリコンオンインシュレーター（ＳＯＩ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム(ＡｌＮ)の１種を採用してもよく、又は、その他のＩＩＩ族窒化物の成長に適するいかなる材料で形成されても良いが、本発明はこれについて特に制限しない。前記半導体層１１の材料は、ＡｌＧａＮ、ＡｌＮ、又はＩｎＡｌＮなどのＩＩＩ族窒化物半導体材料などであっても良いが、上記には限らない。
その他、前記半導体デバイス１０の不活性領域では、ゲート電極パッド１５とドレーン電極パッド１６が設置され、前記ゲート電極パッド１５と前記ドレーン電極パッド１６は、それぞれ前記活性領域３０の両側に位置づけられる。複数の前記ゲート電極１２は、当該半導体デバイス１０の不活性領域におけるゲート電極パッド１５により相互接続され、複数の前記ドレーン電極１４は、当該不活性領域のドレーン電極パッド１６により相互接続される。ここで、前記ゲート電極パッド１５と前記ドレーン電極パッド１６は、金属パッドであっても良いが、これに限らなく、本実施例において制限はしない。
選択的に、前記半導体チップ２０においては、不活性領域のゲート電極パッド１５とドレーン電極パッド１６は、いずれも同一の半導体デバイス１０に属するものであっても良いが、異なる半導体デバイス１０により提供され、共同して本実施例１による半導体デバイス１０を構成しても良い。即ち、異なる半導体デバイス１０は、共通のゲート電極パッド１５又はドレーン電極パッド１６を使ってもよく、本実施例１はこれについて特に制限しない。
更には、前記半導体デバイス１０は、前記基板の前記半導体層１１と反対側にあるグランド電極をさらに備える。複数の前記ソース電極１３はそれぞれ、前記基板と前記半導体層１１を貫通する複数のビアを通じて、前記基板の前記半導体層１１と反対側にあるグランド電極と接続される。
実施例２
デバイスにおけるインダクタンスと寄生容量を低下させるために、ソース電極１３にビアを設置する必要があるので、隣接するソース電極１３とドレーン電極１４の両側のゲート間距離が同じではない。図４に示すように、ソース電極１３両側のゲートフィンガー間距離がｄ１で、ドレーン電極１４両側のゲートフィンガー間距離がｄ２であり、通常、隣接するソース電極１３とドレーン電極１４両側のゲート間距離ｄ１、ｄ２は、ｄ２≦ｄ１≦３ｄ２を満たす。デバイスの損耗を低下させ、熱分布を効果的に均一させるために、最大のゲート間距離は前記活性領域３０の中心位置にあり、前記活性領域３０の中心位置から当該中心位置を離れる方向では、前記ソース電極１３両側の隣接するゲート電極１２間の各ゲート間距離が第１の固定値か第１の変数で順次小さくなり、前記ドレーン電極１４両側の隣接するゲート電極１２間の各ゲート間距離が第２の固定値か第２の変数で順次小さくなる。好ましくは、前記第１の固定値又は第１の変数は、第２の固定値又は第２の変数と等しくない。
実施例３
実施例１による半導体デバイス１０に対する設計と説明に基づいて、図５に示すように、本発明の実施例３は、半導体チップ２０を提供する。当該半導体チップ２０は、複数の半導体デバイス１０を備え、複数の半導体デバイス１０が並列に接続している。当該半導体チップ２０における任意２つの隣接する半導体デバイス１０の縁部ゲート電極１２の間には一つのデバイス間ゲート間距離が形成され、前記デバイス間ゲート間距離は、前記半導体チップ２０の活性領域３０の中心位置から当該中心位置を離れる方向で、第３の固定値か第３の変数で順次小さくなる。このように、半導体チップ２０における半導体デバイス１０間のゲート間距離を設定することにより、デバイスの縁部同士間の発熱を効果的に緩和でき、チップ全体における熱分布を均一することができる。本実施例による半導体デバイス１０は、実施例１による半導体デバイス１０と同じ構成特徴を有するので、ここで再び説明はしない。
選択的に、良好なチップレイアウトが得られるとともに、熱分布を改善するために、一実施例において、前記第３の固定値又は第３の変数は前記半導体チップ２０における半導体デバイス１０内部の最大のゲート間距離の２倍以下である。選択的に、複数の前記半導体デバイス１０が前記活性領域３０中心にある中心デバイス４０及び前記活性領域３０中心から離間した縁部デバイス５０を含む場合、前記縁部デバイス５０の中心ゲート間距離を当該縁部デバイス５０中心の２つの隣接するゲート電極１２により形成されたゲート間距離と定義し、前記中心デバイス４０の縁部ゲート間距離を当該中心デバイス４０中心を離間した任意の２つの隣接するゲート電極１２により形成されたゲート間距離と定義する。そして、前記縁部デバイス５０の中心ゲート間距離は、前記中心デバイス４０の縁部ゲート間距離と異なっており、例えば、前記縁部デバイス５０の中心ゲート間距離は、前記中心デバイス４０の縁部ゲート間距離より大きくなっても、又は小さくなっても良い。又は、前記中心デバイス４０の中心ゲート間距離は、前記縁部デバイス５０の中心ゲート間距離と異なっており、例えば、前記中心デバイス４０の中心ゲート間距離は、前記縁部デバイス５０の中心ゲート間距離よりも大きくなる。又は、各縁部デバイス５０の中心ゲート間距離は変数か固定値で順次小さくなるなど。
実施例４
図６に示すように、本発明の実施例４は、半導体チップ２０を提供する。当該半導体チップ２０は、複数の半導体デバイス１０を備え、複数の半導体デバイス１０が並列に接続している。当該半導体チップ２０の任意の２つの隣接する半導体デバイス１０における縁部ゲート電極１２間に形成された一つのデバイス間ゲート間距離がＬである。前記複数の半導体デバイス１０内部におけるゲート間距離が同じく、選択的に、前記半導体デバイス１０内部のソース電極１３両側のゲート電極１２間の距離が同じくｄ１であり、前記半導体デバイス１０内部のドレーン電極１４両側のゲート電極１２間の距離が同じくｄ２であるとともに、各半導体デバイス１０ｄ内部においては、２≦ｄ１≦２ｄ２。当該半導体チップ２０の活性領域３０中心の２つの隣接する半導体デバイス１０の縁部ゲート電極１２間の距離Ｌが最大で、前記デバイス間ゲート間距離は前記半導体チップ２０の活性領域３０の中心位置から当該中心位置を離れる方向で次第に小さくなるとともに、ΔＬ≦２ｄ１。実際に使用する時には、チップのサイズにより活性領域３０の中心損耗を調節し、そして選択的に、半導体チップ２０における活性領域３０の中心位置付近で少なくとも２つの同じデバイス間ゲート間距離を設置することができる。
実施例５
図７は本発明の実施例５による半導体チップ２０の平面図である。当該半導体チップ２０は、複数の半導体デバイス１０を備え、複数の半導体デバイス１０が並列に接続している。各半導体デバイス１０は、複数のゲート電極１２、複数のドレーン電極１４、及び複数のソース電極１３を備え、前記ゲート電極１２が前記ソース電極１３と前記ドレーン電極１４との間に位置する。ここで、前記半導体チップ２０において、任意の２つの隣接するゲート電極１２同士の間には、一つのゲート間距離が形成され、形成された各ゲート間距離には、少なくとも２つの等しくないゲート間距離が含まれ、各ゲート間距離のうち、最大のゲート間距離が、当該半導体チップ２０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離と、当該半導体チップ２０のゲート電極１２の総数とに基づいて決まられた第１のプリセット範囲内にある。
詳しくは、図８に示すように、前記半導体チップ２０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離をＬとし、半導体チップ２０におけるゲート電極１２の総数をｎとすれば、前記第１のプリセット範囲は、（Ｌ/(ｎ-１)、Ｌ）を満たし、即ち、前記半導体チップ２０における最大のゲート間距離Ｌｍａｘは、
Figure 0007100126000006
 を満たす。また、選択的に、実際に使用する時には、前記各ゲート間距離における最小のゲート間距離Ｌｍｉｎは、
Figure 0007100126000007
 を満たす。このように、前記半導体チップ２０におけるゲート間距離に対する設定により、チップ全体のサイズ及び出力パワーを維持するとともに、半導体チップ２０の放熱性能を効果的に改善できる。
上記実施例３と比べると、本実施例５は、本実施例による半導体チップ２０における複数の半導体デバイス１０のうち、少なくとも一つの半導体デバイス１０における全てのゲート間距離が等しい、という点で相違している。例えば、図９に示すように、前記半導体チップ２０は、一つの中心デバイス４０と、当該中心デバイス４０両側にある２つの縁部デバイス５０との、３つの半導体デバイス１０を備えるとすれば、各前記縁部デバイス５０における全てのゲート間距離が等しくても良く、例えば、Ｄ１＝Ｄ２＝Ｄ３、Ｄ９＝Ｄ１０＝Ｄ１１など。また、その他、本実施例において、上記半導体チップ２０における各半導体デバイス１０の構成は、上記実施例１の半導体デバイス１０における各ゲート間距離に対する説明を参照してもよく、例えば、複数の前記ゲート電極１２により形成された複数のゲート間距離のうち、前記半導体チップ２０の活性領域３０の中心位置から当該中心位置を離れる方向では、各ゲート間距離は、固定値か変数で順次小さくなるなど、具体的なことは本実施例で再び説明しない。
実施例３と比べると、本実施例においては、半導体チップ２０における複数の隣接する半導体デバイス１０間の縁部ゲート間距離が等しいか、活性領域３０の中心から両端部へ小さくなる。好ましくは、半導体チップ２０における複数の半導体デバイス１０のゲート間距離が等間隔で配置されながら、隣接する半導体デバイス１０間の縁部ゲート間距離は、半導体デバイス１０におけるゲート間距離と等しくない。複数の半導体デバイス１０におけるゲート間距離が最小のゲート間距離Ｌｍｉｎで、隣接する半導体デバイス１０間の縁部ゲート間距離が最大の距離Ｌｍａｘであるとともに、複数の隣接する半導体デバイス１０間の縁部ゲート間距離が等しいか、活性領域３０の中心から両側へ小さくなる。
更には、上記半導体デバイス１０及び半導体チップ２０に対する設定と説明に基づいて、本発明は、図５に示すような半導体チップ２０を例として当該半導体チップ２０に対して熱シミュレーションテストを行って、図１０と図１１に示すように、前記半導体チップ２０の最外側の２つのゲート電極１２の位置を固定しながら、各ゲート電極１２間のゲート間距離を調整することにより、半導体チップ２０の最高温度Ｔｍａｘと最低温度Ｔｍｉｎもこれに伴って変化することを表すテスト結果が出た。ここで、各隣接するゲート電極１２間のゲート間距離が等しい場合（ゲート間距離が等しい半導体チップ２０が従来技術による半導体チップ２０の構成である）、図１０に示すように、デバイスの最高温度Ｔｍａｘと最低温度Ｔｍｉｎが大きく異なっており、デバイスの温度分布が均一ではなく、ΔＴ値が大きい。しかしながら、図１１に示すように、本発明の実施例は、ゲート間距離の調節により、最低のΔＴ値が得られ、従来技術における等しいゲート間距離による半導体デバイス１０のＲＦ性能の低下を効果的に解決できる。
実施例６
本発明の実施例６は、半導体デバイス１０の製造方法を提供する。以下は、具体的なステップを組み合わせて当該半導体デバイス１０の製造方法を説明する。
ステップＳ１００は、基板を用意する。
ここで、前記基板の材料は上記と同じで、ここで再び説明しない。前記基板の形成方法は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、化学気相成長）、ＶＰＥ（Ｖａｐｏｕｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ、気相エピタキシー）、ＭＯＣＶＤ（Ｍｅｔａｌ-ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、有機金属気相成長）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、減圧化学気相成長）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、プラズムＣＶＤ）、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ、パルスレーザー堆積）、原子層エピタキシー、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ、分子線エピタキシー）、スパッタリング、ＰＶＤなどが挙げられ、本実施例は具体的に制限しない。
ステップＳ２００は、前記基板の一側に半導体層１１を形成させる。
前記基板に半導体層１１を形成させる方法は、前記基板の形成方法と同じ方法であっても良いが、これに限らない。言い換えると、前記半導体層１１の形成方法は、前記基板の形成方法と同じであっても良いが、異なっても良い。
ステップＳ３００は、前記半導体層１１の前記基板と反対側に複数のゲート電極１２、複数のドレーン電極１４、及び複数のソース電極１３を設け、各ゲート電極１２がそれぞれ一つの前記ソース電極１３と一つの前記ドレーン電極１４との間に位置し、前記ゲート電極１２、ソース電極１３、及びドレーン電極１４が前記半導体デバイス１０の活性領域３０に位置する。ここで、任意の２つの隣接するゲート電極１２間には一つのゲート間距離が形成され、各ゲート間距離のうち、最大のゲート間距離が、当該半導体デバイス１０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離と、当該半導体デバイス１０のゲート電極１２の総数とに基づいて決められた第１のプリセット範囲内にある。
また、前記第１のプリセット範囲は、（Ｌ/(ｎ-１)、Ｌ）である。前記各ゲート間距離のうち、最小のゲート間距離が、当該半導体デバイス１０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離と、当該半導体デバイス１０のゲート電極１２の総数とに基づいて決められた第２のプリセット範囲内にあり、当該第２のプリセット範囲は、（Ｌ/(ｎ-１)２、Ｌ/(ｎ-１)）である。ここで、Ｌが当該半導体デバイス１０における一番外側の両端部にある２つのゲート電極１２のゲート長方向における距離で、ｎが当該半導体デバイス１０のゲート電極１２の総数である。
上記より、本発明は、半導体デバイス１０の体積が増えることなく、半導体デバイス１０における隣接するゲート電極１２間のゲート間距離を調節して、半導体デバイス１０の使用中の温度分布をより均一にし、デバイスの熱による損耗を低下させ、その出力パワーを向上させる、半導体デバイス１０、半導体チップ２０、及び半導体デバイス１０の製造方法を提供する。それとともに、本発明は、実施例の構成が簡単で、生産しやすいものであるので、幅広く普及できる。
また、上記本発明の実施例による機能は、汎用するコンピューティングデバイスで実現することができ、単一のコンピューティングデバイスに集中されても良いし、複数のコンピューティングデバイスからなるネットワークに分布されても良い。選択的に、コンピューティングデバイスで実行可能な従来のプログラム又はアルゴリズムで実現することができ、従って、記憶装置で記憶してコンピューティングデバイスにより実行することができる。又は、それぞれ集積回路のモジュールに作製するか、そのうちの複数のモジュール又はステップを単一の集積回路モジュールに作製することにより実現することもできる。このように、本発明の機能の実現方法は、いかなる特定のハードウェア又はソフトウェアの組み合わせには限らない。これは、当業者であればわかっているはずである。
上記は、本発明の好ましい実施例に過ぎず、本発明を限定するものではなく、当業者にとって、本発明は、種々の変形や変更が可能である。本発明の趣旨及び範囲内でなされたいかなる修正、均等な置換、改善などは、いずれも本発明の範囲内に含まれるべきである。
１０ 半導体デバイス
１１ 半導体層
１２ ゲート電極
１３ ソース電極
１４ ドレーン電極
１５ ゲート電極パッド
１６ ドレーン電極パッド
２０ 半導体チップ
３０ 活性領域
４０ 中心デバイス
５０ 縁部デバイス

Claims (16)

  1. 基板と、
    前記基板に設けられる半導体層と、
    前記半導体層の前記基板と反対側に設けられる複数のゲート電極、複数のドレーン電極、複数のソース電極と、を備え、半導体デバイスであって、
    前記ゲート電極が前記ソース電極と前記ドレーン電極との間に位置付けられ、前記ゲート電極、ソース電極、ドレーン電極が前記半導体デバイスの活性領域に位置づけられており、
    任意の２つの隣接するゲート電極の間には一つのゲート間距離が形成され、形成された各ゲート間距離には、少なくとも２つの等しくないゲート間距離が含まれ、各ゲート間距離のうち、最大のゲート間距離が、当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体デバイスのゲート電極の総数とに基づいて決められた第１のプリセット範囲内にあり、
    前記第１のプリセット範囲は、（Ｌ/(ｎ-１)、Ｌ）であり、前記最大のゲート間距離Ｌ ｍａｘ は、下記条件を満たし、
    Figure 0007100126000008
     前記各ゲート間距離のうち、最小のゲート間距離は、当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体デバイスのゲート電極の総数とに基づいて決められた第２のプリセット範囲内にあり、当該第２のプリセット範囲は（Ｌ/(ｎ-１) ２ 、Ｌ/(ｎ-１)）であり、前記最小のゲート間距離Ｌ ｍｉｎ は、下記条件を満たし、
    Figure 0007100126000009
     ここで、Ｌが当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離であり、ｎが当該半導体デバイスのゲート電極の総数であり、ｎが２より大きい整数であることを特徴とする半導体デバイス。
  2. 前記最大のゲート間距離は、前記ソース電極の両側の隣接するゲート電極の間に位置付けられ、前記最小のゲート間距離は、前記ドレーン電極の両側の隣接するゲート電極の間に位置づけられる、
    ことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記最大のゲート間距離は、前記活性領域の中心位置に位置づけられており、その他のゲート間距離は、前記活性領域の中心位置から当該中心位置を離れる方向に順次並んでおり、いずれも前記最小のゲート間距離である、
    ことを特徴とする請求項１に記載の半導体デバイス。
  4. 前記活性領域の中心位置から当該中心位置を離れる方向では、前記ソース電極の両側の隣接するゲート電極の間の各距離は、第１の固定値または第１の変数で順次小さくなり、前記ドレーン電極の両側の隣接するゲート電極の間の各距離は、第２の固定値または第２の変数で順次小さくなる、
    ことを特徴とする請求項１または２に記載の半導体デバイス。
  5. 複数の前記ゲート電極は、当該半導体デバイスの不活性領域にあるゲート電極パッドにより相互接続され、複数の前記ドレーン電極は、当該不活性領域にあるドレーン電極パッドにより相互接続され、複数の前記ソース電極はそれぞれ、前記基板と前記半導体層を貫通する複数のビアを通じて前記基板の前記半導体層と反対側にあるグランド電極と接続される、
    ことを特徴とする請求項１または２に記載の半導体デバイス。
  6. 前記各ゲート間距離に含まれる少なくとも２つのゲート間距離は前記最大のゲート間距離である、
    ことを特徴とする請求項１または２に記載の半導体デバイス。
  7. 前記最大のゲート間距離は前記活性領域の中心位置に位置づけられており、且つ、前記活性領域の中心位置から当該中心位置を離れる方向で、最大のゲート間距離と最小のゲート間距離との２つの距離が一つ置きに並んでいる、
    ことを特徴とする請求項６に記載の半導体デバイス。
  8. 請求項１乃至７のいずれか１項に記載のような複数の半導体デバイスを備え、前記複数の半導体デバイスが並列に接続している、
    ことを特徴とする半導体チップ。
  9. 任意の２つの隣接する半導体デバイスの縁部ゲート電極の間には一つのデバイス間ゲート間距離が形成され、前記半導体チップの活性領域の中心位置から当該中心位置を離れる方向では、各デバイス間ゲート間距離は第３の固定値または第３の変数で順次小さくなる、
    ことを特徴とする請求項８に記載の半導体チップ。
  10. 前記第３の固定値または第３の変数は、前記半導体チップの前記半導体デバイスの内部における最大のゲート間距離の２倍以下である、
    ことを特徴とする請求項９に記載の半導体チップ。
  11. 複数の前記半導体デバイスは、活性領域中心に位置する中心デバイス、及び前記活性領域中心から離れる縁部デバイスを備え、前記縁部デバイスの中心ゲート間距離は、前記中心デバイスの縁部ゲート間距離と異なっており、
    ここで、前記縁部デバイスの中心ゲート間距離が当該縁部デバイスの中心にある２つの隣接するゲート電極による形成されたゲート間距離であり、前記中心デバイスの縁部ゲート間距離が当該中心デバイスの中心から離れる任意の２つの隣接するゲート電極により形成されたゲート間距離である、
    ことを特徴とする請求項８に記載の半導体チップ。
  12. 前記中心デバイスの中心ゲート間距離は、前記縁部デバイスの中心ゲート間距離と異なっている、
    ことを特徴とする請求項１１に記載の半導体チップ。
  13. 複数の半導体デバイスを備え、複数の半導体デバイスが並列に接続している半導体チップであって、各半導体デバイスがそれぞれ、複数のゲート電極、複数のドレーン電極、及び複数のソース電極を備え、前記ゲート電極が前記ソース電極と前記ドレーン電極との間に位置づけられており、
    ここで、前記半導体チップにおいて、任意の２つの隣接するゲート電極の間には、一つのゲート間距離が形成され、形成された各ゲート間距離には少なくとも２つの等しくないゲート間距離が含まれ、各ゲート間距離のうち、最大のゲート間距離が、当該半導体チップの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体チップのゲート電極の総数とに基づいて決められた第１のプリセット範囲内にあり、
    前記複数の半導体デバイスには、少なくとも一つの半導体デバイス内部における前記ソース電極の両側のゲート電極の間の距離がｄ１であり、前記少なくとも一つの半導体デバイス内部におけるドレーン電極の両側のゲート電極の間の距離がｄ２であり、且つ、ｄ２≦ｄ１≦２ｄ２、である
    ことを特徴とする半導体チップ。
  14. 複数の前記半導体デバイスには、少なくとも一つの半導体デバイスにおける全てのゲート間距離が等しい、
    ことを特徴とする請求項１３に記載の半導体チップ。
  15. 複数の隣接する半導体デバイスの間の縁部ゲート間距離は等しいか、活性領域中心から両端部へ小さくなる、
    ことを特徴とする請求項１３に記載の半導体チップ。
  16. 基板を用意し、
    前記基板の一側に半導体層を形成させ、
    前記半導体層の前記基板と反対側に複数のゲート電極、複数のドレーン電極、及び複数のソース電極を設け、
    各ゲート電極がそれぞれ一つの前記ソース電極と一つの前記ドレーン電極との間に位置付けられ、前記ゲート電極、ソース電極、ドレーン電極が半導体デバイスの活性領域に位置づけられており、
    任意の２つの隣接するゲート電極の間には、一つのゲート間距離が形成され、形成された各ゲート間距離には、少なくとも２つの等しくないゲート間距離が含まれ、そのうち、各ゲート間距離中の最大のゲート間距離が、当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体デバイスのゲート電極の総数とに基づいて決められた第１のプリセット範囲内にあり、
    前記第１のプリセット範囲は、（Ｌ/(ｎ-１)、Ｌ）であり、前記最大のゲート間距離Ｌ ｍａｘ は、下記条件を満たし、
    Figure 0007100126000010
     前記各ゲート間距離中の最小のゲート間距離は、当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離と、当該半導体デバイスのゲート電極の総数とに基づいて決められた第２のプリセット範囲内にあり、当該第２のプリセット範囲は、（Ｌ/(ｎ-１) ２ 、Ｌ/(ｎ-１)）であり、前記最小のゲート間距離Ｌ ｍｉｎ は、下記条件を満たし、
    Figure 0007100126000011
     ここで、Ｌが当該半導体デバイスの一番外側の両端部にある２つのゲート電極のゲート長方向における距離であり、ｎが当該半導体デバイスのゲート電極の総数であり、ｎが２より大きい整数である
    ことを特徴とする半導体デバイスの製造方法。
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