WO2023188970A1 - 電力増幅用半導体装置 - Google Patents

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WO2023188970A1
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electrode
semiconductor device
power amplification
axis direction
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克彦 川島
由明 加藤
要 本吉
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ヌヴォトンテクノロジージャパン株式会社
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • a semiconductor device for power amplification includes a substrate, a lower surface electrode provided below the substrate, and a plurality of active layers of group III nitride provided above the substrate, a semiconductor layer in which a two-dimensional electron gas is generated at a heterointerface of a plurality of active layers; a source electrode and a drain provided above the semiconductor layer with a space therebetween and each electrically connected to the two-dimensional electron gas; an electrode, a gate electrode provided at intervals from the source electrode and the drain electrode and in contact with the semiconductor layer, and above the plurality of gate electrodes arranged in a straight line in the first direction, a gate finger that contacts and covers the gate electrode; and a drain finger that contacts and covers all of the plurality of drain electrodes above the plurality of drain electrodes arranged linearly in the first direction; A plurality of the gate fingers are arranged in a second direction perpendicular to the first direction and set at the same potential, and the semiconductor layer is arranged in a plurality of active areas where
  • FIG. 1 is a plan view of a power amplification semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. 1 of the power amplification semiconductor device according to the embodiment.
  • FIG. 3 is a sectional view taken along the line III-III in FIG. 1 of the power amplification semiconductor device according to the embodiment.
  • FIG. 4 is a sectional view taken along the line IV-IV in FIG. 1 of the power amplification semiconductor device according to the embodiment.
  • FIG. 5 is a plan view showing an enlarged characteristic part of the power amplification semiconductor device according to the embodiment.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. 5 of the power amplification semiconductor device according to the embodiment.
  • FIG. 30E is a cross-sectional view for explaining one step of the method for manufacturing the power amplification semiconductor device according to the embodiment and Modifications 1 to 5.
  • FIG. 30F is a cross-sectional view for explaining one step of the method for manufacturing the power amplification semiconductor device according to the embodiment and Modifications 1 to 5.
  • FIG. 30G is a cross-sectional view for explaining one step of the method for manufacturing the power amplification semiconductor device according to the embodiment and Modifications 1 to 5.
  • FIG. 30H is a cross-sectional view for explaining one step of the method for manufacturing the power amplification semiconductor device according to the embodiment and Modifications 1 to 5.
  • the terms “upper” and “lower” do not refer to the upper direction (vertically upward) or the lower direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacked structure. Used as a term defined by the relative positional relationship. Additionally, the terms “above” and “below” are used not only when two components are spaced apart and there is another component between them; This also applies when two components are placed in close contact with each other.
  • the X-axis, Y-axis, and Z-axis indicate three axes of a three-dimensional orthogonal coordinate system.
  • the Z-axis direction is the thickness direction of the substrate.
  • thickness direction means the thickness direction of the substrate, and is a direction perpendicular to the main surface of the substrate.
  • the Y-axis direction is an example of the first direction, and is the direction in which the gate fingers and drain fingers extend.
  • the X-axis direction is an example of the second direction, and is the direction in which the source electrode, gate electrode, and drain electrode are lined up in this order.
  • plane view refers to a view from a direction perpendicular to the main surface of the substrate, unless otherwise specified.
  • the element isolation region 30 is a region where the two-dimensional electron gas 22 is not present.
  • the element isolation region 30 divides the channel region of the semiconductor layer 20 into a plurality of unit channel regions 90 aligned in the Y-axis direction.
  • a unit channel area is sometimes called a divided channel area.
  • the unit channel region 90 is a region that overlaps the gate electrode 40 in plan view, that is, a region directly below the gate electrode 40.
  • Gate length Lg (see FIG. 6), which is the length of the gate electrode 40 in the X-axis direction, corresponds to the length of the unit channel region 90 in the X-axis direction.
  • the outline of the unit channel region 90 is represented by a thick long broken line.
  • the element isolation region 30 may be formed by etching away the epitaxially grown GaN layer 24 and AlGaN layer 26 to a depth at least at which the two-dimensional electron gas 22 is generated.
  • the element isolation region 30 may be an insulating layer formed in a portion where the GaN layer 24 and the AlGaN layer 26 are removed.
  • a plurality of gate electrodes 40 are provided linearly in the Y-axis direction.
  • Each of the plurality of gate electrodes 40 has an elongated shape in the Y-axis direction, and is lined up in a straight line along the Y-axis direction. That is, the plurality of gate electrodes 40 have a configuration in which one long gate electrode extending along the Y-axis direction is divided into a plurality of gate electrodes spaced apart from each other. Therefore, the gate electrode 40 can also be called a divided gate electrode or a unit gate electrode.
  • a plurality of gate electrodes 40 are provided for each gate finger 42. That is, the plurality of gate electrodes 40 are arranged not only in the Y-axis direction but also in the X-axis direction. In other words, the gate electrodes 40 are repeatedly arranged in rows and columns within a two-dimensional plane (specifically, the XY plane).
  • the gate electrode 40 is formed using a conductive material.
  • the gate electrode 40 is a single layer or a laminate of a single metal, an alloy, or a conductive metal nitride.
  • the metal Ti (titanium), Ta (tantalum), W (tungsten), Ni (nickel), Pd (palladium), Au (gold), Al, etc. can be used.
  • TiN, TaN, etc. can be used as the conductive metal nitride.
  • the gate electrode 40 is formed in a predetermined shape by, for example, forming a film by vapor deposition, sputtering, etc., and patterning by etching, etc.
  • a plurality of gate fingers 42 are arranged in line in the X-axis direction and set to the same potential.
  • the plurality of gate fingers 42 are arranged parallel to each other and spaced apart from each other by a predetermined distance.
  • the plurality of gate fingers 42 are provided so that the gate pitches (see FIG. 11) are equally spaced.
  • the negative end of each of the plurality of gate fingers 42 in the Y-axis direction is connected to a gate bus 44 .
  • a plurality of drain electrodes 50 are provided linearly in the Y-axis direction.
  • Each of the plurality of drain electrodes 50 has an elongated shape in the Y-axis direction, and is lined up in a straight line along the Y-axis direction. That is, the plurality of drain electrodes 50 have a configuration in which one long drain electrode extending along the Y-axis direction is divided into a plurality of parts so as to be spaced apart from each other. Therefore, the drain electrode 50 can also be called a divided drain electrode or a unit drain electrode.
  • a plurality of drain electrodes 50 are provided for each drain finger 52. That is, the plurality of drain electrodes 50 are arranged not only in the Y-axis direction but also in the X-axis direction. In other words, the drain electrodes 50 are repeatedly arranged in a matrix in a two-dimensional plane (specifically, an XY plane).
  • the drain electrode 50 is formed using a conductive material.
  • the drain electrode 50 is a single layer or a laminate of a single metal or an alloy.
  • As the metal Ti, Al, Au, etc. can be used.
  • the drain electrode 50 is formed in a predetermined shape by, for example, forming a film by vapor deposition, sputtering, etc., and patterning by etching, etc.
  • the drain finger 52 is provided above the semiconductor layer 20 and extends in the Y-axis direction.
  • the drain finger 52 contacts and covers all of the drain electrodes 50 arranged in a straight line in the Y-axis direction.
  • the drain finger 52 is a wiring for supplying a drain potential to the drain electrode 50.
  • the drain finger 52 can be called a drain drive line that drives the drain electrode 50.
  • the drain finger 52 is formed using a conductive material.
  • the drain finger 52 may be formed using a material with higher conductivity than the drain electrode 50. Thereby, drain resistance Rd can be further reduced.
  • the drain finger 52 is formed using Al, Au, Cu, or the like.
  • the drain finger 52 is formed into a predetermined shape by forming a film by vapor deposition, sputtering, etc., and patterning by etching, etc.
  • a plurality of drain fingers 52 are arranged in line in the X-axis direction and set to the same potential.
  • the plurality of drain fingers 52 are parallel to each other and arranged at regular intervals.
  • the end of each of the plurality of drain fingers 52 on the positive side of the Y axis is connected to a drain bus 54 (see FIG. 10).
  • the drain bus 54 is provided on the positive side of the Y-axis direction, but may be provided on the negative side of the Y-axis direction, or may be provided on both the positive and negative sides of the Y-axis direction.
  • the drain bus 54 may be provided on the same side as the gate bus 44.
  • a plurality of source electrodes 60 are provided in line in the Y-axis direction.
  • Each of the plurality of source electrodes 60 has an elongated shape in the Y-axis direction, and is lined up in a straight line along the Y-axis direction. That is, the plurality of source electrodes 60 have a configuration in which one long source electrode extending along the Y-axis direction is divided into a plurality of parts spaced apart from each other. Therefore, the source electrode 60 can also be called a divided source electrode or a unit source electrode.
  • a plurality of source electrodes 60 are provided for each unit channel region 90. Specifically, the source electrode 60 is provided for each unit source region 92 facing the unit channel region 90. In this embodiment, the plurality of source electrodes 60 are arranged not only in the Y-axis direction but also in the X-axis direction. In other words, the source electrodes 60 are repeatedly arranged in a matrix in a two-dimensional plane (specifically, an XY plane).
  • “facing” means being located in front when viewed from the unit channel region 90 in the direction along the gate length direction, that is, in the X-axis direction.
  • the length and position of the unit source region 92 in the Y-axis direction match the length and position of the unit channel region 90 in the Y-axis direction.
  • the contours of the unit source region 92 on the positive side and the negative side in the X-axis direction are the same as the contours of the source electrode 60 on the positive side in the X-axis direction and the most negative side in the X-axis direction of either the source via 70 or the source connecting portion 62.
  • the unit source area 92 is defined as a rectangular area as shown by the thick two-dot chain line in FIG.
  • the source electrode 60 is formed using a conductive material.
  • the source electrode 60 is a single layer or a laminate of a single metal or an alloy.
  • As the metal Ti, Al, Au, etc. can be used.
  • the source electrode 60 is formed in a predetermined shape by, for example, forming a film by vapor deposition, sputtering, etc., and patterning by etching, etc.
  • the source electrode 60 can be formed using the same material and in the same process as the drain electrode 50.
  • the source electrode 60 may be provided so as to extend from the semiconductor layer 20 to the element isolation region 30. That is, a portion of the source electrode 60 may be provided on the element isolation region 30.
  • the source connection portion 62 extends along the Y-axis direction, and includes a plurality of source vias 70, at least a portion of the plurality of source electrodes 60, and a plurality of plate drive lines 82. It is provided to cover a part of the As shown in FIGS. 2 and 3, the source connection portion 62 is in contact with at least a portion of the upper surface of the plurality of source electrodes 60 and a portion of the upper surface of the plurality of plate drive lines 82, and is electrically is electrically conductive.
  • the source connecting portion 62 includes a portion that overlaps with the source via 70 and a portion that does not overlap with the source via 70 in plan view.
  • the portion that overlaps with the source via 70 in plan view is considered to be a portion above the upper surface of the metal coating 74 of the source via 70. Note that if the source via 70 does not have the metal coating 74, the portion overlapping with the source via 70 in plan view is considered to be a portion above the upper surface of the element isolation region 30.
  • the source connection portion 62 may be provided so as to electrically connect the plurality of source vias 70 to each of the plurality of source electrodes 60 and the plurality of plate drive lines 82.
  • the source connection portion 62 does not overlap with any of the source via 70, the source electrode 60, or the plate drive line 82, but connects a part of the side surface of the source via 70, a part of the side surface of the source electrode 60, It may be provided so as to contact a part of the side surface of the plate drive line 82.
  • the source connecting portion 62 is in contact with one of the source electrode 60 and the plate drive line 82 and is connected to the other. may not be in contact.
  • the source connection portion 62 is formed using a conductive material.
  • the source connection portion 62 is a single layer or a laminate of a single metal or an alloy.
  • As the metal Ti, Al, Au, etc. can be used.
  • the source connection part 62 can be formed by plating or the like using the same material and in the same process as the metal filling part 72 of the source via 70.
  • the source connection portion 62 may be formed using the same material and in the same process as the metal coating 74 of the source electrode 60 or the source via 70.
  • the source connection portion 62 may be formed into a predetermined shape by forming a film by vapor deposition, sputtering, etc., and patterning by etching, etc.
  • the lower surface electrode 64 is provided below the substrate 10.
  • the bottom electrode 64 is sometimes called a back source electrode.
  • the lower surface electrode 64 is provided on the entire lower surface of the substrate 10.
  • the lower surface electrode 64 is set to the same potential as the source electrode 60.
  • the lower surface electrode 64 is connected to a source via 70 and supplies a source potential to each of the plurality of source electrodes 60 via the source via 70 and the source connection portion 62.
  • the bottom electrode 64 is formed using a conductive material.
  • the lower electrode 64 is a single layer or a laminate of a single metal or an alloy.
  • the metal Au, Sn (tin), Ag (silver), etc. can be used.
  • the power amplification semiconductor device 1 is mounted on a submount substrate or the like using, for example, silver paste, solder, metal bonding material, or the like.
  • the lower surface electrode 64 also functions as a connection electrode to a submount substrate or the like.
  • the source via 70 is opened through the substrate 10 and the semiconductor layer 20 and includes a conductor that contacts the bottom electrode 64.
  • the source via 70 electrically connects the lower surface electrode 64 and the source electrode 60.
  • Source via 70 is provided in at least one of the plurality of unit source regions 92.
  • source vias 70 and unit source regions 92 are provided in one-to-one correspondence. That is, one source via 70 is provided in each of the plurality of unit source regions 92. In other words, the number of one or more source vias 70 that the unit source region 92 has is one. Only one source via 70 provided in one unit source region 92 can be called a single source via.
  • the source via 70 includes a conductor filled in a via hole 71 that penetrates the substrate 10, the semiconductor layer 20, and the element isolation region 30. As shown in FIGS. 1 and 2, source via 70 includes a metal filling portion 72 and a metal coating 74. As shown in FIGS. The metal filling portion 72 and the metal coating 74 are each an example of a conductor that comes into contact with the lower surface electrode 64.
  • the metal filling part 72 is a conductive member that fills the via hole 71.
  • the metal filling portion 72 is also called a filled via. In this embodiment, the metal filling portion 72 is provided so as to completely fill the via hole 71.
  • the metal film 74 is a conductive thin film that contacts and covers the side surface of the via hole 71. As shown in FIGS. 2 and 3, the metal film 74 further covers the upper surfaces of the semiconductor layer 20 and the element isolation region 30 at the edge of the opening of the via hole 71.
  • the metal coating 74 is also called a lined via.
  • FIG. 3 XZ cross section passing through the plate drive line 82
  • a metal filling portion 72 may be provided as in FIG.
  • the source via 70 is formed by, for example, forming a via hole 71 by etching or the like, and then sequentially forming a metal coating 74 and a metal filling part 72 by plating or the like.
  • the via hole 71 may be formed from either the upper surface side or the lower surface side of the substrate 10.
  • the source via 70 may include only one of the metal filling portion 72 and the metal coating 74. That is, after forming the metal film 74 in the via hole 71, it is not necessary to fill it with a metal material.
  • the metal filling portion 72 may be formed by filling the via hole 71 with a metal material without forming the metal coating 74 inside the via hole 71 .
  • the field plate 80 is composed of a plurality of unit plates 81 facing a plurality of unit channel regions 90.
  • the plurality of unit plates 81 can also be called divided field plate electrodes in which the field plate 80 is divided.
  • the unit plate 81 does not overlap the gate finger 42 in plan view, but the invention is not limited thereto. A portion of the unit plate 81 may overlap the gate finger 42 in plan view.
  • the field plate 80 is formed using a conductive material.
  • the field plate 80 is a single layer or a laminate of a single metal or an alloy.
  • As the metal Al, Au, Cu, or the like can be used.
  • the field plate 80 is formed into a predetermined shape by forming a film by vapor deposition, sputtering, etc., and patterning by etching, etc.
  • the plate drive line 82 is a wiring for supplying a source potential to the field plate 80.
  • One or more plate drive lines 82 are provided for each unit plate 81.
  • two plate drive lines 82 are provided for each unit plate 81.
  • the two plate drive lines 82 are connected to both ends of the unit plate 81 in the Y-axis direction.
  • the plate drive line 82 extends and connects to the corresponding unit plate 81 from the corresponding source electrode 60 side in the X-axis direction.
  • the plate drive line 82 electrically connects the corresponding unit plate 81 and the source connection part 62 .
  • the plate drive line 82 supplies a source potential to each of the plurality of unit plates 81.
  • the plate drive line 82 is in contact with the metal coating 74 and the source connection portion 62 at the end on the source via 70 side.
  • the source connecting portion 62 contacts the upper surface of the plate drive line 82, the contact area increases, so that contact resistance can be reduced. Thereby, the source potential of the field plate 80, that is, the plurality of unit plates 81 can be stabilized.
  • the plate drive line 82 is provided within the range of the element isolation region 30 in plan view. Specifically, the plate drive line 82 is provided above the element isolation region 30. In this embodiment, as shown in FIGS. 3 and 7, the plate drive line 82 is in contact with the element isolation region 30.
  • the plate drive line 82 extends in the X-axis direction. As shown in FIG. 3, the plate drive line 82 is provided at its end on the side of the drain finger 52 so as to rise toward the positive side in the Z-axis direction, and at its tip on the positive side in the Z-axis direction, the plate drive line 82 is connected to the field plate 80. It is connected to the unit plate 81 of.
  • the plate drive line 82 is formed using a conductive material.
  • the plate drive line 82 is a single layer or laminate of a single metal or an alloy.
  • Plate drive line 82 may be formed using the same material as field plate 80.
  • the plate drive line 82 is formed in a predetermined shape by forming a film by vapor deposition, sputtering, etc., and patterning by etching, etc.
  • FIGS. 8 and 9 are a plan view and a cross-sectional view, respectively, of a power amplifying semiconductor device 1x according to a comparative example.
  • FIG. 9 shows a cross section taken along line IX-IX in FIG.
  • the power amplification semiconductor device 1x includes a substrate 10x, a semiconductor layer 20x, a gate electrode 40x, a gate bus 44x, a drain electrode 50x, and a drain bus 54x. , a source electrode 60x, a lower surface electrode 64x, and a source via 70x.
  • the substrate 10x, the semiconductor layer 20x, the gate bus 44x, the drain bus 54x, and the bottom electrode 64x are the substrate 10, the semiconductor layer 20, the gate bus 44, the drain bus 54, and the bottom electrode included in the power amplification semiconductor device 1 according to the embodiment. It is the same as 64.
  • the gate electrode 40x and the drain electrode 50x both extend along the Y-axis direction and are not divided. That is, the gate electrode 40x and the drain electrode 50x have the same configuration as the gate finger 42 and drain finger 52 of the power amplification semiconductor device 1 according to the embodiment.
  • the element isolation region 30 is not provided. That is, the channel region of the semiconductor layer 20 is not divided into a plurality of unit channel regions 90.
  • the channel region and its vicinity become heat sources.
  • the heat generation source can be considered to be a region from directly under the gate electrode 40x to near the drain electrode 50x.
  • heat sources are indicated by thick broken lines. The region immediately below between the two drain electrodes 50x sandwiching the gate electrode 40x becomes a heat generation source.
  • the spread of heat from the heat source is schematically represented by dot shading and white arrows.
  • the generated heat is diffused through the semiconductor layer 20x, and then spreads laterally (in the X-axis direction and the Y-axis direction) via the substrate 10x and the lower electrode 64x.
  • the heat that has reached the lower surface electrode 64x is released to the outside via a submount substrate (not shown) on which the power amplification semiconductor device 1x is mounted.
  • the heat generated near the gate electrode 40x also spreads in the lateral direction (X-axis direction and Y-axis direction) when diffusing the semiconductor layer 20x in the thickness direction (Z-axis direction).
  • the heat spread angle can be schematically considered to be 45°. Since the gate electrodes 40x are arranged in the X-axis direction, if the heat generated in the vicinity of each of the two adjacent gate electrodes 40x overlaps before reaching the substrate 10x, a locally high temperature region occurs. Therefore, it is necessary to ensure a large interval (referred to as gate pitch) between the gate electrodes 40x in the X-axis direction. Note that in FIG. 9, the gate pitch is the distance (distance in the X-axis direction) between two adjacent gate electrodes 40x with the source electrode 60x sandwiched therebetween without the drain electrode 50x sandwiched therebetween.
  • a plurality of gate electrodes 40x are arranged with a large gate pitch, and the length of the gate bus 44x in the X-axis direction becomes long.
  • the gate bus 44x becomes longer, the gate resistance Rg and the parasitic inductance component increase, which deteriorates the high frequency characteristics of the power amplification semiconductor device 1x. For example, the gain, efficiency, and saturation power of the power amplification semiconductor device 1x are reduced.
  • the source via 70x is provided at the end on the negative side in the Y-axis direction, and the source potential is supplied to the source electrode 60x from a biased position. Therefore, variations in the source potential within a plane are likely to occur, which may cause instability in the transistor operation of the power amplifying semiconductor device 1x.
  • the source potential supplied to the field plate also becomes unstable.
  • the potential fixation of the field plate becomes weaker because the impedance of the portion of the field plate that is farther from the power supply section becomes higher. Therefore, there is a possibility that the electric field between the gate electrode 40x and the drain electrode 50x cannot be sufficiently relaxed, and the characteristics and reliability of the power amplification semiconductor device 1x deteriorate.
  • the source via 70x can also contribute to heat dissipation, although details will be described later in the explanation of the effects of the source via 70.
  • the source vias 70x are provided at uneven positions, so that they hardly contribute to improving heat dissipation.
  • the unit channel region 90 and its vicinity serve as a heat source.
  • the heat generation source can be considered to be a region from directly under the gate electrode 40 to near the drain electrode 50.
  • the unit channel region 90 may be considered as a heat generation source.
  • the source via 70 has an elongated shape in the X-axis direction when viewed from above. That is, when the length of the source via 70 in the X-axis direction is Lvx and the length of the source via 70 in the Y-axis direction is Lvy, Lvx>Lvy is satisfied. Thereby, the spread of heat transmitted from the unit channel region 90 in the X-axis direction can be promoted, and heat dissipation can be improved.
  • the length of the source via 70 in the X-axis direction is the length of the opening contour of the source via 70 in the X-axis direction.
  • the length of the opening outline of the source via 70 is longer than the corresponding unit source region 92 in the Y-axis direction. That is, the source via 70 is also located outside the unit source region 92. In other words, the source via 70 protrudes from the unit source region 92 in the Y-axis direction.
  • the power amplification semiconductor device 1 includes the substrate 10, the lower surface electrode 64 provided below the substrate 10, and a plurality of group III nitrides provided above the substrate 10.
  • a gate finger 42 that contacts and covers all of the plurality of gate electrodes 40 above the gate electrode 40 and a gate finger 42 that contacts and covers all of the plurality of gate electrodes 40 above the plurality of drain electrodes 50 that are arranged in a straight line in the Y-axis direction.
  • the semiconductor layer 20 is divided into an active region 31 where the two-dimensional electron gas 22 is present and an element isolation region 30 where the two-dimensional electron gas 22 is not present in a plan view of the substrate 10 .
  • the channel region which is the overlapping portion of the active region 31 and the gate electrode 40, is divided into a plurality of unit channel regions 90 lined up in the Y-axis direction by the element isolation region 30.
  • the source electrodes 60 are a plurality of unit source electrodes facing each of the plurality of unit channel regions 90 .
  • heat dissipation in the Y-axis direction can be further improved. Furthermore, by increasing the area of the source via 70, it is possible to contribute to improving the stability of the source potential and reducing the parasitic inductance component.
  • one or more source vias 70 are provided in all of the plurality of unit source regions 92.
  • the plate drive line 82 extends in the X-axis direction and electrically connects the source electrode 60 and the unit plate 81 of the field plate 80.
  • One or more plate drive lines 82 are provided for each of the plurality of unit plates 81.
  • source potential is stably supplied to the source electrode 60 from the lower surface electrode 64 via the source via 70 and the source connection portion 62 provided in the corresponding unit source region 92. Therefore, a stable source potential can be supplied to each unit plate 81 by the plate drive line 82 provided for each unit plate 81. That is, since variations in the potential of the unit plate 81 within the XY plane are suppressed, the electric field between the gate electrode 40 and the drain electrode 50 can be easily relaxed evenly within the plane. Therefore, the saturation power of the power amplifying semiconductor device 1 can be increased.
  • all the plurality of gate electrodes 40 are It includes a gate finger 42 that contacts and covers, and a drain finger 52 that contacts and covers all the plurality of drain electrodes 50 above the plurality of drain electrodes 50 arranged in a straight line in the Y-axis direction.
  • the semiconductor layer 20 is divided into an active region 31 where the two-dimensional electron gas 22 is present and an element isolation region 30 where the two-dimensional electron gas 22 is not present in a plan view of the substrate 10 .
  • the gate finger 42 is provided above and apart from the plurality of plate drive lines 82.
  • the gate resistance Rg can be reduced, so that, for example, variations in gate potential within a plane can be suppressed and transistor operation can be stabilized.
  • the plurality of unit source regions 92 including each of the plurality of unit source electrodes are formed by openings through the substrate 10 and the semiconductor layer 20, and having a conductor in contact with the lower surface electrode 64 set at the same potential as the source electrode 60. It has one or more source vias 70 included in the source via.
  • the source via 70 is arranged in the unit source region 92 facing the unit channel region 90, so that heat dissipation in the X-axis direction can be improved. Therefore, the heat dissipation of the power amplifying semiconductor device 1 can be improved, and characteristic deterioration caused by heat can be suppressed.
  • the contact layers 28d and 28s are formed by reducing the resistance of a part of the semiconductor layer 20 by ion implantation. Specifically, it is formed by ion-implanting Si or the like into a region of the epitaxially grown GaN layer 24 and AlGaN layer 26 that includes at least the hetero interface, that is, a region where the two-dimensional electron gas 22 is generated. By performing annealing after ion implantation, contact layers 28d and 28s are formed.
  • the semiconductor layer 20 includes the contact layer 28s that electrically connects the two-dimensional electron gas 22 and the source electrode 60 on the surface of the semiconductor layer 20.
  • the power amplification semiconductor device 5 includes a drain electrode 50 and a source electrode 60 of the power amplification semiconductor device 2 according to the first modification, and a contact layer of the power amplification semiconductor device 4 according to the third modification. It has a configuration that combines 28d and 28s. That is, the power amplification semiconductor device 5 includes a recessed drain electrode 50 and a source electrode 60, and contact layers 28d and 28s.
  • FIGS. 17 to 25 are plan views showing other examples of source vias in the power amplification semiconductor devices according to the embodiment and modifications 1 to 5, respectively.
  • the metal filling portion 72 does not completely fill the area surrounded by the metal coating 74. Specifically, like the metal coating 74, the metal filling portion 72 is provided in an annular shape along the side surface of the via hole 71 in plan view. In other words, the source via 70 has a space 75.
  • the space 75 penetrates, for example, from the upper surface side of the semiconductor layer 20 to the lower surface side of the substrate 10.
  • the opening of the space 75 on the lower surface side of the substrate 10 is covered with the lower surface electrode 64.
  • a portion of the metal material forming the metal filling portion 72 or the metal coating 74 may exist discretely in the space 75.
  • the method for manufacturing a power amplification semiconductor device includes a step of polishing the lower surface of the substrate 10. A portion of the metal filling portion 72 or the metal coating 74 that has been scraped during polishing may remain in the space 75.
  • the metal filling portion 72 may have a porous structure.
  • FIG. 17 shows an example in which the space 75 is visible in a plan view, that is, an example in which the space 75 is open to the upper surface side of the semiconductor layer 20, the present invention is not limited to this.
  • the space 75 may be closed by the metal filling portion 72 without being open to the upper surface side of the semiconductor layer 20 .
  • the entire periphery of the space 75 may be covered by any one of the metal filling part 72, the metal coating 74, and the bottom electrode 64.
  • the filling rate of the source via 70 is 50% or more. That is, the conductor inside the source via 70 occupies more than half of the opening volume of the source via 70.
  • heat dissipation can be improved by using a metal member with high thermal conductivity.
  • a Si substrate has a higher thermal resistance than a SiC substrate.
  • heat dissipation can be improved by using the source via 70 made of a filled metal member, so even when a Si substrate is used as the substrate 10, the characteristics of the power amplifying semiconductor device 1 can be sufficiently maintained. can be demonstrated.
  • connection source vias will be explained using FIG. 18.
  • the method for forming the connected source vias 70 and the via connection portions 76 is the same as the method for forming the plurality of separately separated source vias 70, except that the shapes of the via holes 71 that penetrate the semiconductor layer 20 and the substrate 10 are different. be.
  • the side surface is covered with a metal film 74.
  • the connected source via 70 and via connection portion 76 can be formed.
  • the source vias 70 included in each of the adjacent unit source regions 92 are connected to each other.
  • the opening contour of the source via 70 ie, the opening contour of the via hole 71, is continuous in plan view.
  • the volume occupied by the highly thermally conductive metal can be increased, so that heat dissipation can be further improved.
  • FIGS. 19 to 25 group source vias will be explained using FIGS. 19 to 25.
  • the via hole 71 is not shown in consideration of the ease of viewing the drawings.
  • the shape of the opening outline of the via hole 71 in plan view has the same shape as the source via in each figure (specifically, the shape in plan view is the same as the shape of the metal coating 74 and is slightly smaller).
  • the group source via has a configuration in which a plurality of source vias are provided in one unit source region 92.
  • the plurality of source vias are two-dimensionally arranged in plan view.
  • a plurality of source vias 70A having a rectangular shape in plan view that is elongated in the X-axis direction are provided in one unit source region 92 (not shown in each figure). Note that a portion of each of the plurality of source vias 70A may be located outside the unit source region 92.
  • two source vias 70A are arranged side by side in the Y-axis direction.
  • four source vias 70A are arranged in a matrix of two rows and two columns.
  • five source vias 70A are arranged side by side in a checkered pattern. Specifically, four source vias 70A are arranged diagonally around one source via 70A. No source vias 70A are arranged above, below, to the left, to the right (on the positive and negative sides in the X-axis direction, and on the positive and negative sides in the Y-axis direction) of the central source via 70A.
  • the plan view shape of the source via provided in one unit source region 92 does not have to be a rectangle long in the X-axis direction.
  • a plurality of source vias 70B having a circular shape in plan view are provided in one unit source region 92.
  • the source via 70B which has a circular shape in plan view, has no anisotropy in shape and is therefore easily filled with metal. Since the accuracy of metal filling can be improved, it can contribute to improving heat dissipation.
  • ten source vias 70B are arranged in a matrix of two rows and five columns.
  • eleven source vias 70B are arranged such that the center positions of each row are shifted in the X-axis direction.
  • the source vias 70B are arranged so that an isosceles triangle is formed when the centers of three adjacent source vias 70B are connected.
  • the staggered arrangement means that two adjacent source vias are arranged with a shift in at least one of the x-axis direction and the y-axis direction.
  • the amount of deviation may be a small amount such that some parts of each other face each other, or a large amount of deviation such that some parts of each other do not completely face each other (do not overlap when viewed from one direction).
  • the source vias may not only be arranged offset one by one, but also sets of a plurality of source vias arranged in rows and columns may be arranged in a staggered manner.
  • the shape and size of the plurality of source vias included in one unit source region 92 are the same, but the present invention is not limited to this.
  • the plurality of source vias included in one unit source region 92 may include source vias having different shapes and sizes.
  • source vias 70A each having a rectangular shape in plan view long in the X-axis direction and one source via 70C having a rectangular shape in plan view long in the Y-axis direction are arranged side by side.
  • the four source vias 70A are arranged in a matrix of 2 rows and 2 columns, and the source vias 70C are arranged between the columns.
  • nine source vias 70A and two source vias 70C are arranged side by side.
  • the nine source vias 70A are arranged in a matrix of three rows and three columns, and one source via 70C is arranged between the columns.
  • the number of one or more source vias 70A, 70B, or 70C included in the unit source region 92 may be plural.
  • the minimum rectangular region 94 is a region surrounding all the source vias 70A, 70B, or 70C provided in the unit source region 92 in plan view.
  • each source via 70A, 70B, and 70C becomes smaller, making it easier to fill with metal.
  • heat dissipation can be further improved.
  • the minimum rectangular area 94 is indicated by a thick two-dot chain line.
  • the minimum rectangular area 94 is a rectangular area surrounding all the source vias 70A, 70B and/or 70C that are at least partially included in one unit source area 92, and has sides parallel to the X-axis direction and the Y-axis direction, respectively. It is the region where the area is the minimum.
  • the length of the minimum rectangular area 94 in the X-axis direction is Lmx
  • the length of the minimum rectangular area 94 in the Y-axis direction is Lmy.
  • Lmx>Lmy holds true.
  • one or more source vias 70A, 70B, or 70C are arranged in a two-dimensional array in a plan view.
  • FIGS. 19 to 25 merely show examples of the shape and arrangement of each of the plurality of source vias, and are not limited to the above examples.
  • a source via having a rectangular shape in plan view does not have to have long sides parallel to the X-axis or Y-axis, and may have long sides extending in a direction obliquely intersecting the X-axis or Y-axis.
  • the shape of each of the plurality of source vias may be a polygon other than a rectangle such as a square or a hexagon, or may be an ellipse.
  • the plurality of source vias may not be arranged regularly, but may be arranged randomly.
  • the total area of the source vias in the unit source region 92 may be more than half or less than half of the unit source region 92.
  • the number, shape, arrangement, etc. of source vias may be changed as appropriate based on conditions such as ease of processing.
  • FIGS. 26 to 29 are plan views showing other examples of plate drive lines in the power amplification semiconductor devices according to the embodiment and Modifications 1 to 5, respectively.
  • connection wiring 84 is provided that connects two adjacent unit plates 81 of the plurality of unit plates 81 of the field plate 80 to each other.
  • the connection wiring 84 is arranged between the gate finger 42 and the drain finger 52.
  • the connection wiring 84 is provided in line with the unit plate 81 of the field plate 80 in the Y-axis direction.
  • the length of the connecting wire 84 in the X-axis direction is the same as the length of the unit plate 81 in the X-axis direction.
  • connection wiring 84 is formed using a conductive material.
  • the connection wiring 84 can be integrally formed using the same material as the plate drive line 82.
  • the connection wiring 84 may be integrally formed using the same material as the field plate 80. That is, the connection wiring 84 can be considered as a part of the plate drive line 82 or as a part of the field plate 80.
  • the example shown in FIG. 27 has a configuration in which the number of plate drive lines 82 for each unit plate 81 is reduced by one from the example shown in FIG. 26. That is, the unit plates 81 and the plate drive lines 82 correspond one-to-one.
  • the gate-source capacitance Cgs can be reduced.
  • the gain performance of the power amplification semiconductor device can be improved.
  • the power amplification semiconductor device may include the connection wiring 84 that connects two adjacent unit plates 81 to each other.
  • the connection wiring 84 may be located between the gate finger 42 and the drain finger 52 in plan view.
  • the wiring resistance of the field plate 80 can be reduced. This makes it easier to maintain in-plane uniformity of the source potential of the field plate 80.
  • connection wiring 84 is different from the example shown in FIG. 26.
  • the connection wiring 84 is provided on the opposite side of the drain finger 52 with respect to the gate finger 42 .
  • the connection wiring 84 is provided so as to be in contact with the source connection portion 62 .
  • the position of the source via 70 may be changed. Specifically, as shown in FIG. 29, the center position of the source via 70 and the center position of the element isolation region 30 between adjacent unit channel regions 90 are the same in the Y-axis direction. Specifically, the center of the source via 70 in the Y-axis direction and the center of the element isolation region 30 in the Y-axis direction are located on a straight line L extending in the X-axis direction. In this case, the connection wiring 84 is in contact with the source via 70.
  • connection wiring 84 is easily transmitted to the source via 70, so that the heat dissipation effect can be further enhanced.
  • the source vias 70 may be the low-filling source vias shown in FIG. 17, the connected source vias shown in FIG. 18, or the source vias shown in FIGS. It may also be a group source via.
  • FIGS. 30A to 30H are cross-sectional views for explaining each step of the method for manufacturing a power amplification semiconductor device according to the embodiment and each modification.
  • Each cross-sectional view represents a cross section corresponding to the line II-II in FIG. 1, that is, a cross section passing through the source electrode 60, the gate electrode 40, and the drain electrode 50.
  • the film thickness, material, etc. used in the following description are merely examples, and are not limited to the examples shown.
  • the semiconductor layer 20 is formed on the main surface of the substrate 10.
  • the semiconductor layer 20 is formed by forming a GaN-based semiconductor film using an epitaxial growth method while adjusting film forming conditions.
  • the substrate 10 used for forming the semiconductor layer 20 is thicker than the substrate 10 after manufacture, and has a thickness of, for example, 1000 ⁇ m.
  • the thickness of the semiconductor layer 20 is, for example, 2 ⁇ m.
  • an element isolation region 30 is formed by implanting ions into a predetermined region of the grown semiconductor layer 20.
  • the contact layers 28d and 28s shown in FIG. 14 etc. may be formed by performing ion implantation into a predetermined region of the semiconductor layer 20 after growth.
  • a gate electrode 40, a drain electrode 50, a source electrode 60, a gate finger 42, and a field plate 80 are formed.
  • the gate electrode 40, the drain electrode 50, the source electrode 60, the gate finger 42, and the field plate 80 are formed by forming a metal film by vapor deposition or sputtering, and then patterning it into a predetermined shape by etching. A lift-off method may be used to form the electrodes and the like. Note that if the same metal material can be used for the drain electrode 50 and the source electrode 60, they can be formed in the same process.
  • an insulating film (not shown) is formed by plasma CVD (Chemical Vapor Deposition) or the like.
  • the thickness of the electrode etc. is, for example, 0.2 ⁇ m.
  • an insulating film for protecting the electrodes and the like may be formed by plasma CVD or the like.
  • via holes 71 are formed.
  • Via hole 71 is formed, for example, by etching.
  • the via hole 71 is formed so as to penetrate the semiconductor layer 20 and dig into at least a portion of the substrate 10 .
  • the depth of the via hole 71 is, for example, 150 ⁇ m.
  • the shape of the via hole 71 in plan view is, for example, a rectangle with a short side of 20 ⁇ m or less. Note that the shape and number of via holes 71 are adjusted according to the shape and number of source vias 70. Not only the example shown in FIG. 1 but also the examples shown in FIGS. 18 to 25 are applicable.
  • a metal filling portion 72 is formed.
  • the metal filling portion 72 is formed, for example, by plating.
  • an Au film or a Cu film with a thickness of 5 ⁇ m is formed.
  • the via hole 71 can be filled by adjusting the thickness of the metal coating 74 and the metal filling portion 72 according to the size of the via hole 71. Note that, as shown in FIG. 17, since it is not necessary to completely fill the via hole 71, the metal coating 74 and the metal filling portion 72 may be formed with a constant thickness regardless of the size of the via hole 71. . As a result, the source via 70 is formed.
  • the drain finger 52 and the source connection part 62 are formed in the same process as the metal filling part 72.
  • the source connecting portion 62 is integrally formed with the metal filling portion 72 .
  • a recessed portion recessed downward from the upper surface may be formed in a portion of the upper surface of the source connecting portion 62 that overlaps the via hole 71 in a plan view. That is, the upper surface of the source connecting portion 62 does not have to be flat in the portion overlapping the via hole 71 in a plan view.
  • polishing is performed until at least the source via 70 is exposed. For example, polishing is performed until the thickness from the upper surface of the semiconductor layer 20 to the lower surface of the substrate 10 is approximately 100 ⁇ m. This allows the power amplification semiconductor device to be made thinner.
  • a lower surface electrode 64 is formed.
  • a metal film made of a single metal or an alloy containing at least one of Ti, Ni, Cr, W, Au, and Ag is formed as the lower electrode 64 so as to cover the entire lower surface of the substrate 10 by vapor deposition or plating. do. Since the source via 70 is exposed on the lower surface of the substrate 10 by the polishing process, contact and electrical continuity between the lower surface electrode 64 and the source via 70 is established.
  • the thickness of the lower surface electrode 64 is, for example, about 1 ⁇ m.
  • a metal laminate is formed as the lower surface electrode 64, in which a Ti film with a thickness of 100 nm, a Ni film with a thickness of 600 nm, and an Au film with a thickness of 200 nm are laminated in this order from the substrate 10 side.
  • the power amplification semiconductor device according to the embodiment and each modification example described above is manufactured.
  • the manufactured power amplification semiconductor device may be packaged as shown in FIG. 30H, if necessary. Specifically, it is fixed to a package material made of resin, metal, ceramic, or the like using a die bond material 66 such as AuSn or Ag.
  • each of the gate electrode, drain electrode, and source electrode does not have to be divided in the Y-axis direction.
  • the plurality of gate electrodes 40 arranged in the Y-axis direction may be one gate electrode connected to each other. That is, one gate electrode may be provided not only on the semiconductor layer 20 but also on the element isolation region 30. The same applies to the drain electrode 50 and the source electrode 60.
  • one source via 70 or a plurality of source vias 70A, 70B, or 70C are provided in all of the plurality of unit source regions 92, the present invention is not limited to this. There may also be unit source regions 92 in which source vias 70, 70A, 70B, or 70C are not provided.
  • source vias may not be provided in any of the plurality of unit source regions 92.
  • the source via 70x may be provided outside the source region.
  • each of the source vias 70, 70A, 70B, and 70C includes the metal filling portion 72 and the metal coating 74
  • the present invention is not limited thereto.
  • Source vias 70, 70A, 70B, and 70C may include only metal filling portion 72 or may include only metal coating 74.
  • the plurality of plate drive lines 82 may not be provided. That is, the source potential may be supplied to each of the plurality of unit plates 81 along the Y-axis direction.
  • the present disclosure can be used as a power amplification semiconductor device that can suppress characteristic deterioration caused by heat, and can be used, for example, as a high-frequency transistor or in various electronic devices such as communication devices. .

Landscapes

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Abstract

電力増幅用半導体装置（１）は、基板（１０）と、下面電極（６４）と、半導体層（２０）と、ソース電極（６０）と、ドレイン電極（５０）と、ゲート電極（４０）と、ゲートフィンガー（４２）と、ドレインフィンガー（５２）と、を備える。半導体層（２０）は、平面視で、活性領域と素子分離領域（３０）とに区分される。平面視で、チャネル領域は、素子分離領域（３０）によってＹ軸方向に分割されて並ぶ複数の単位チャネル領域（９０）である。ソース電極（６０）は、複数の単位チャネル領域（９０）のそれぞれに対面した複数の単位ソース電極である。複数の単位ソース電極のそれぞれを含む複数の単位ソース領域（９２）は、下面電極（６４）に接触する導体を内部に含む１以上のソースビア（７０）を有する。平面視で、１以上のソースビア（７０）を囲む最小矩形領域の辺長は、Ｘ軸方向の方がＹ軸方向より長い。

Description

電力増幅用半導体装置
　本開示は、電力増幅用半導体装置に関する。
　特許文献１には、二次元電子ガス（２ＤＥＧ：２－Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）をチャネルとして利用する高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
特許第５３９０７６８号公報
　高電子移動度トランジスタなどの半導体装置では、動作時に発生する熱によって特性が劣化するという問題がある。
　そこで、本開示は、熱に起因する特性劣化を抑制することができる電力増幅用半導体装置を提供する。
　本開示の一態様に係る電力増幅用半導体装置は、基板と、前記基板の下方に設けられた下面電極と、前記基板の上方に設けられ、ＩＩＩ族窒化物の複数の活性層を含み、当該複数の活性層のヘテロ界面に二次元電子ガスが発生する半導体層と、前記半導体層の上方に間隔を空けて設けられ、それぞれが前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極と間隔を空けて設けられ、前記半導体層に接触するゲート電極と、第１方向に直線状に並ぶ複数の前記ゲート電極の上方で、全ての当該複数の前記ゲート電極に接触して覆うゲートフィンガーと、前記第１方向に直線状に並ぶ複数の前記ドレイン電極の上方で、全ての当該複数の前記ドレイン電極に接触して覆うドレインフィンガーと、を備え、前記ゲートフィンガーは、前記第１方向に直交する第２方向に並んで、かつ、同電位設定されて複数設けられ、前記半導体層は、前記基板の平面視で、前記二次元電子ガスがある活性領域と、前記二次元電子ガスがない素子分離領域とに区分され、前記平面視で、前記活性領域と前記ゲート電極との重複部であるチャネル領域は、前記素子分離領域によって前記第１方向に分割されて並ぶ複数の単位チャネル領域であり、前記ソース電極は、前記複数の単位チャネル領域のそれぞれに対面した複数の単位ソース電極であり、前記複数の単位ソース電極のそれぞれを含む複数の単位ソース領域は、前記基板および前記半導体層が貫通開口され、前記ソース電極と同電位設定された前記下面電極に接触する導体を内部に含む、１以上のソースビアを有し、前記平面視で、前記１以上のソースビアを囲む最小矩形領域の辺長は、前記第２方向の方が前記第１方向より長い。
　本開示に係る電力増幅用半導体装置によれば、熱に起因する特性劣化を抑制することができる。
図１は、実施の形態に係る電力増幅用半導体装置の平面図である。 図２は、実施の形態に係る電力増幅用半導体装置の、図１のＩＩ－ＩＩ線における断面図である。 図３は、実施の形態に係る電力増幅用半導体装置の、図１のＩＩＩ－ＩＩＩ線における断面図である。 図４は、実施の形態に係る電力増幅用半導体装置の、図１のＩＶ－ＩＶ線における断面図である。 図５は、実施の形態に係る電力増幅用半導体装置の特徴部を拡大して示す平面図である。 図６は、実施の形態に係る電力増幅用半導体装置の、図５のＶＩ－ＶＩ線における断面図である。 図７は、実施の形態に係る電力増幅用半導体装置の、図５のＶＩＩ－ＶＩＩ線における断面図である。 図８は、比較例に係る電力増幅用半導体装置の平面図である。 図９は、比較例に係る電力増幅用半導体装置の、図８のＩＸ－ＩＸにおける断面図である。 図１０は、実施の形態に係る電力増幅用半導体装置の応用例の平面図である。 図１１は、実施の形態に係る電力増幅用半導体装置の応用例の、図１０のＸＩ－ＸＩにおける断面図である。 図１２は、実施の形態の変形例１に係る電力増幅用半導体装置の断面図である。 図１３は、実施の形態の変形例２に係る電力増幅用半導体装置の、プレート駆動線を通るＸＺ断面図である。 図１４は、実施の形態の変形例３に係る電力増幅用半導体装置の断面図である。 図１５は、実施の形態の変形例４に係る電力増幅用半導体装置の断面図である。 図１６は、実施の形態の変形例５に係る電力増幅用半導体装置の平面図である。 図１７は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。 図１８は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。 図１９は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。 図２０は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。 図２１は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。 図２２は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。 図２３は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。 図２４は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビア導の別の一例を示す平面図である。 図２５は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。 図２６は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるプレート駆動線の別の一例を示す平面図である。 図２７は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるプレート駆動線の別の一例を示す平面図である。 図２８は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるプレート駆動線の別の一例を示す平面図である。 図２９は、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるプレート駆動線及びソースビアの別の一例を示す平面図である。 図３０Ａは、実施の形態及び変形例１～５に係る電力増幅用半導体装置の製造方法の一工程を説明するための断面図である。 図３０Ｂは、実施の形態及び変形例１～５に係る電力増幅用半導体装置の製造方法の一工程を説明するための断面図である。 図３０Ｃは、実施の形態及び変形例１～５に係る電力増幅用半導体装置の製造方法の一工程を説明するための断面図である。 図３０Ｄは、実施の形態及び変形例１～５に係る電力増幅用半導体装置の製造方法の一工程を説明するための断面図である。 図３０Ｅは、実施の形態及び変形例１～５に係る電力増幅用半導体装置の製造方法の一工程を説明するための断面図である。 図３０Ｆは、実施の形態及び変形例１～５に係る電力増幅用半導体装置の製造方法の一工程を説明するための断面図である。 図３０Ｇは、実施の形態及び変形例１～５に係る電力増幅用半導体装置の製造方法の一工程を説明するための断面図である。 図３０Ｈは、実施の形態及び変形例１～５に係る電力増幅用半導体装置の製造方法の一工程を説明するための断面図である。
　（本開示の概要）
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、例えば、各図において、構成要素の厚さ、大きさなどは、説明を分かりやすくするために誇張して図示されている場合もある。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、平行又は直交などの要素間の関係性を示す用語、及び、長方形又は円形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書及び図面において、Ｘ軸、Ｙ軸及びＺ軸は、三次元直交座標系の三軸を示している。各実施の形態では、Ｚ軸方向を基板の厚み方向としている。また、本明細書において、「厚み方向」とは、基板の厚み方向を意味し、基板の主面に垂直な方向のことである。Ｙ軸方向は、第１方向の一例であり、ゲートフィンガー及びドレインフィンガーが延びる方向である。Ｘ軸方向は、第２方向の一例であり、ソース電極、ゲート電極、ドレイン電極が順に並ぶ方向である。また、「平面視」とは、特に断りのない限り、基板の主面に対して垂直な方向から見たときのことをいう。
　また、本明細書において、ＩＩＩ族窒化物の層とは、１種類以上のＩＩＩ族元素と窒素とを含む半導体層である。ＩＩＩ族元素は、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などである。ＩＩＩ族窒化物の例としては、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどである。ＩＩＩ族窒化物には、シリコン（Ｓｉ）、リン（Ｐ）などのＩＩＩ族以外の元素が１種類以上含まれていてもよい。なお、以下の説明において、特に断り無く、ＩＩＩ族窒化物をＡｌＩｎＧａＮと表記した場合には、ＩＩＩ族窒化物は、Ａｌ、Ｉｎ、ＧａおよびＮのいずれも含んでいることを意味する。ＡｌＧａＮ、ＧａＮ等の他の表記についても同様である。
　また、ＩＩＩ族窒化物の層とは、当該層が実質的にＩＩＩ族窒化物のみを含んでいることを意味する。ただし、当該層には、例えば製造上混入を避けられない元素など他の元素が不純物として、１％以下の割合で含まれていてもよい。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態）
　［１．構成］
　まず、実施の形態に係る電力増幅用半導体装置の構成について、図１～図７を用いて説明する。
　図１は、本実施の形態に係る電力増幅用半導体装置の平面図である。図２～図４はそれぞれ、本実施の形態に係る電力増幅用半導体装置の断面図である。具体的には、図２は、図１のＩＩ－ＩＩ線における断面を表している。図３は、図１のＩＩＩ－ＩＩＩ線における断面を表している。図４は、図１のＩＶ－ＩＶ線における断面を表している。
　また、図５は、本実施の形態に係る電力増幅用半導体装置の特徴部を拡大して示す平面図である。図５には、各構成要素の位置関係を図１よりも詳細に表している。図６及び図７は、本実施の形態に係る電力増幅用半導体装置の断面図である。具体的には、図６は、図５のＶＩ－ＶＩ線における断面を表している。図７は、図５のＶＩＩ－ＶＩＩ線における断面を表している。
　図１～図４に示す電力増幅用半導体装置１は、ＧａＮ（窒化ガリウム）系の半導体材料を用いて形成されたＨＥＭＴであり、ＧａＮ　ＨＥＭＴと呼ばれる場合もある。ＧａＮ系の半導体材料とは、Ｇａ（ガリウム）及びＮ（窒素）を含有する半導体材料である。ＧａＮ系の半導体材料は、Ｇａ及びＮ以外に、Ａｌ（アルミニウム）、Ｉｎ（インジウム）などを含有してもよい。ＧａＮ系の半導体材料は、バンドギャップが大きく、絶縁破壊電界が高く、飽和ドリフト速度が速いという特徴を有する。このため、ＧａＮ　ＨＥＭＴは、オン抵抗が低く、耐圧が高く、スイッチング速度が速いという特徴を実現することができる。
　本実施の形態に係る電力増幅用半導体装置１は、例えば、高周波用のトランジスタとして利用される。例えば、電力増幅用半導体装置１は、携帯電話、基地局などが備える通信装置の電力増幅器などに利用可能である。
　電力増幅用半導体装置１は、トランジスタの単位構成部分が二次元平面（具体的には、ＸＹ平面）内に行列状に繰り返し配列された構成を有する。トランジスタの単位構成部分とは、図５に示す単位チャネル領域９０と、ゲート電極４０、ドレイン電極５０及び単位ソース領域９２（具体的には、ソース電極６０及びソースビア７０等）を含む部分であり、トランジスタとして動作可能な最小単位を意味する。
　図１～図４に示すように、電力増幅用半導体装置１は、基板１０と、半導体層２０と、ゲート電極４０と、ゲートフィンガー４２と、ゲートバス４４と、ドレイン電極５０と、ドレインフィンガー５２と、ドレインバス５４（図１０を参照）と、ソース電極６０と、ソース連結部６２と、下面電極６４と、ソースビア７０と、フィールドプレート８０と、プレート駆動線８２と、を備える。半導体層２０は、平面視で、素子分離領域３０と、活性領域３１とに区分される。ゲート電極４０と、ゲートフィンガー４２と、ドレイン電極５０と、ドレインフィンガー５２と、ソース電極６０と、ソースビア７０と、フィールドプレート８０と、プレート駆動線８２とはそれぞれ、複数設けられている。
　基板１０は、Ｓｉ（シリコン）基板であるが、これに限定されない。基板１０は、サファイア基板、ＳｉＣ（炭化シリコン）基板、ＧａＮ基板であってもよい。
　半導体層２０は、基板１０の上方に設けられ、ＩＩＩ族窒化物の複数の活性層を含む。ＩＩＩ族窒化物は、例えばＧａＮ系の窒化物である。複数の活性層のヘテロ界面に二次元電子ガス２２が発生する。なお、図２では、二次元電子ガス２２を模式的に破線で表している。
　複数の活性層は、例えば、バンドギャップが互いに異なる２つのＧａＮ系半導体層である。図６及び図７に示すように、２つのＧａＮ系半導体層は、具体的には、ＧａＮ層２４とＡｌＧａＮ層２６とである。基板１０側からＧａＮ層２４、ＡｌＧａＮ層２６の順で積層されている。バンドギャップが大きいＡｌＧａＮ層２６と、バンドギャップが小さいＧａＮ層２４とのヘテロ界面に二次元電子ガス２２が発生する。半導体層２０は、平面視で、二次元電子ガス２２がある活性領域３１と、二次元電子ガス２２がない素子分離領域３０とに区分される。
　半導体層２０は、二次元電子ガス２２の少なくとも一部を含むチャネル領域を有する。チャネル領域は、平面視で活性領域３１とゲート電極４０との重複部である。チャネル領域は、電力増幅用半導体装置１におけるドレイン電極５０及びソース電極６０間の電流経路の一部であり、ゲート電極４０によって導通及び非導通が制御される領域である。チャネル領域は、素子分離領域３０によってＸ軸方向に分割されて並ぶ複数の単位チャネル領域９０からなる。
　なお、半導体層２０には、活性層以外の層が含まれてもよい。例えば、活性層以外の層は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＡｌＮ又はＩｎＮなどからなる層である。例えば、半導体層２０は、基板１０とＧａＮ層２４との間に配置されたバッファ層を含んでもよい。バッファ層を設けることで、ＧａＮ層２４及びＡｌＧａＮ層２６の膜質を高めることができる。半導体層２０に含まれる各層は、エピタキシャル成長法によって形成される。
　素子分離領域３０は、二次元電子ガス２２がない領域である。素子分離領域３０は、半導体層２０のチャネル領域を、Ｙ軸方向に並んだ複数の単位チャネル領域９０に分割する。単位チャネル領域は、分割チャネル領域と呼ばれる場合もある。図５及び図６に示すように、単位チャネル領域９０は、平面視においてゲート電極４０に重なる領域、すなわち、ゲート電極４０の直下の領域である。ゲート電極４０のＸ軸方向の長さであるゲート長Ｌｇ（図６参照）が、単位チャネル領域９０のＸ軸方向の長さに相当する。図５では、単位チャネル領域９０の輪郭を太い長破線で表している。
　素子分離領域３０は、エピタキシャル成長されたＧａＮ層２４及びＡｌＧａＮ層２６の少なくともヘテロ界面を含む領域、すなわち、二次元電子ガス２２が発生する領域に形成されている。素子分離領域３０は、半導体層２０の一部をイオン注入によって不活性化することによって形成される。例えば、エピタキシャル成長されたＧａＮ層２４及びＡｌＧａＮ層２６の少なくともヘテロ界面を含む領域に、Ａｒ（アルゴン）、Ｂ（ボロン）、Ｈｅ（ヘリウム）などをイオン注入することによって素子分離領域３０が形成される。素子分離領域３０内には二次元電子ガス２２が発生しない。
　あるいは、エピタキシャル成長されたＧａＮ層２４及びＡｌＧａＮ層２６を、少なくとも二次元電子ガス２２が発生する深さまでエッチングにより除去することにより、素子分離領域３０が形成されてもよい。例えば、素子分離領域３０は、ＧａＮ層２４及びＡｌＧａＮ層２６が除去された部分に形成された絶縁層であってもよい。
　ゲート電極４０は、ソース電極６０及びドレイン電極５０と間隔を空けて設けられ、半導体層２０に接触する。また、ゲート電極４０は、ゲートフィンガー４２に電気的に接続され、ゲートフィンガー４２と半導体層２０との間に配置されている。具体的には、ゲート電極４０は、半導体層２０にショットキー接触する電極である。ゲート電極４０は、電力増幅用半導体装置１の制御電極である。具体的には、ゲートフィンガー４２を介してゲート電極４０に印加されるゲート電位に応じて単位チャネル領域９０の導通及び非導通を切り替えることができる。電力増幅用半導体装置１の動作時には、例えば、ゲート電極４０に－１．５Ｖから－３Ｖ程度のゲート電位が印加される。なお、電力増幅用半導体装置１を動作させることができれば、ゲート電位の大きさは特に限定されない。
　本実施の形態では、ゲート電極４０は、Ｙ軸方向に直線状に並んで複数設けられている。複数のゲート電極４０はそれぞれ、Ｙ軸方向に長尺な形状を有し、Ｙ軸方向に沿って一直線になるように並んでいる。すなわち、複数のゲート電極４０は、Ｙ軸方向に沿って延びる１本の長いゲート電極が、互いに離間するように複数に分割された構成を有する。このため、ゲート電極４０は、分割ゲート電極又は単位ゲート電極と呼ぶこともできる。
　また、複数のゲート電極４０は、ゲートフィンガー４２毎に設けられている。すなわち、複数のゲート電極４０は、Ｙ軸方向だけでなく、Ｘ軸方向にも並んで設けられている。言い換えると、ゲート電極４０は、二次元平面（具体的には、ＸＹ平面）内に行列状に繰り返し配列されている。
　ゲート電極４０は、導電性材料を用いて形成されている。例えば、ゲート電極４０は、金属単体、合金、又は、導電性金属窒化物の単層又は積層体である。金属としては、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、Ａｕ（金）、Ａｌなどを用いることができる。導電性金属窒化物としては、ＴｉＮ、ＴａＮなどを用いることができる。ゲート電極４０は、例えば、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成される。
　ゲートフィンガー４２は、半導体層２０の上方に設けられ、Ｙ軸方向に延びている。ゲートフィンガー４２は、Ｙ軸方向に直線状に並ぶ複数のゲート電極４０の上方で、全ての当該複数のゲート電極４０に接触して覆っている。本実施の形態では、図３に示すように、ゲートフィンガー４２は、プレート駆動線８２と離間してプレート駆動線８２の上方に設けられている。ゲートフィンガー４２は、ゲート電極４０にゲート電位を供給するための配線である。ゲートフィンガー４２は、ゲート電極４０を駆動するゲート駆動線と呼ぶことができる。
　ゲートフィンガー４２は、例えば、ＸＺ断面の断面積がゲート電極４０よりも大きい。例えば、図５及び図６に示すように、ゲートフィンガー４２は、ゲート電極４０よりも、Ｘ軸方向の長さが長い。これにより、ゲート抵抗Ｒｇを低減することができる。例えば、平面内でゲート電位のばらつきを抑制し、トランジスタ動作を安定させることができる。
　ゲートフィンガー４２は、導電性材料を用いて形成されている。例えば、ゲートフィンガー４２は、ゲート電極４０よりも導電性の高い材料を用いて形成されてもよい。これにより、ゲート抵抗Ｒｇをより低減することができる。一例として、ゲートフィンガー４２は、Ａｌ、Ａｕ又はＣｕ（銅）などを用いて形成される。ゲートフィンガー４２は、例えば、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成される。
　本実施の形態では、複数のゲートフィンガー４２がＸ軸方向に並んで、かつ、互いに同電位設定されて設けられている。例えば、複数のゲートフィンガー４２は、互いに平行であり、かつ、互いに所定の間隔を空けて並んで設けられている。一例として、複数のゲートフィンガー４２は、ゲートピッチ（図１１を参照）が等間隔になるように設けられる。複数のゲートフィンガー４２の各々のＹ軸方向負側の端部は、ゲートバス４４に接続されている。
　ゲートバス４４は、複数のゲートフィンガー４２を集約してＸ軸方向に延伸する集約配線である。ゲートバス４４は、複数のゲートフィンガー４２と同じ材料を用いて一体的に形成されてもよい。ゲートバス４４は、例えば、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成される。
　本実施の形態では、ゲートバス４４は、Ｙ軸方向負側に設けられているが、Ｙ軸方向正側に設けられていてもよく、Ｙ軸方向の正負両側に設けられていてもよい。
　ドレイン電極５０は、半導体層２０の上方に設けられ、二次元電子ガス２２に電気的に接続されている。また、ドレイン電極５０は、ドレインフィンガー５２に電気的に接続され、ドレインフィンガー５２と半導体層２０との間に配置されている。具体的には、ドレイン電極５０は、半導体層２０の二次元電子ガス２２にオーミック接続する電極である。ドレイン電極５０には、ドレインフィンガー５２を介してドレイン電位が供給される。電力増幅用半導体装置１の動作時には、例えば、ドレイン電極５０に最大で１５０Ｖ程度のドレイン電位が印加される場合がある。なお、電力増幅用半導体装置１を動作させることができれば、ドレイン電位の大きさは特に限定されない。
　本実施の形態では、ドレイン電極５０は、Ｙ軸方向に直線状に並んで複数設けられている。複数のドレイン電極５０はそれぞれ、Ｙ軸方向に長尺な形状を有し、Ｙ軸方向に沿って一直線になるように並んでいる。すなわち、複数のドレイン電極５０は、Ｙ軸方向に沿って延びる１本の長いドレイン電極が、互いに離間するように複数に分割された構成を有する。このため、ドレイン電極５０は、分割ドレイン電極又は単位ドレイン電極と呼ぶこともできる。
　また、複数のドレイン電極５０は、ドレインフィンガー５２毎に設けられている。すなわち、複数のドレイン電極５０は、Ｙ軸方向だけでなく、Ｘ軸方向にも並んで設けられている。言い換えると、ドレイン電極５０は、二次元平面（具体的には、ＸＹ平面）内に行列状に繰り返し配列されている。
　ドレイン電極５０は、導電性材料を用いて形成されている。例えば、ドレイン電極５０は、金属単体又は合金の単層又は積層体である。金属としては、Ｔｉ、Ａｌ、Ａｕなどを用いることができる。ドレイン電極５０は、例えば、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成される。
　ドレインフィンガー５２は、半導体層２０の上方に設けられ、Ｙ軸方向に延びている。ドレインフィンガー５２は、Ｙ軸方向に直線状に並ぶ複数のドレイン電極５０の上方で、全ての当該複数のドレイン電極５０に接触して覆っている。ドレインフィンガー５２は、ドレイン電極５０にドレイン電位を供給するための配線である。言い換えると、ドレインフィンガー５２は、ドレイン電極５０を駆動するドレイン駆動線と呼ぶことができる。
　ドレインフィンガー５２は、例えば、ＸＺ断面の断面積がドレイン電極５０よりも大きい。例えば、図５及び図６に示すように、ドレインフィンガー５２は、ドレイン電極５０よりも、Ｘ軸方向の長さが長い。これにより、ドレイン抵抗Ｒｄを低減することができる。例えば、平面内でドレイン電位のばらつきを抑制し、トランジスタ動作を安定させることができる。
　ドレインフィンガー５２は、導電性材料を用いて形成されている。例えば、ドレインフィンガー５２は、ドレイン電極５０よりも導電性の高い材料を用いて形成されてもよい。これにより、ドレイン抵抗Ｒｄをより低減することができる。一例として、ドレインフィンガー５２は、Ａｌ、Ａｕ又はＣｕなどを用いて形成される。ドレインフィンガー５２は、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成される。
　本実施の形態では、複数のドレインフィンガー５２がＸ軸方向に並んで、かつ、互いに同電位設定されて設けられている。例えば、複数のドレインフィンガー５２は、互いに平行であり、等間隔に並んで設けられている。複数のドレインフィンガー５２の各々のＹ軸の正側の端部は、ドレインバス５４（図１０を参照）に接続されている。
　図１０に示すドレインバス５４は、複数のドレインフィンガー５２（図１０には示していない）を集約してＸ軸方向に延伸する集約配線である。ドレインバス５４は、複数のドレインフィンガー５２と同じ材料を用いて一体的に形成されてもよい。ドレインバス５４は、例えば、ソースビア７０の金属充填部７２と同じ工程で、メッキなどによって形成される。あるいは、ドレインバス５４は、金属充填部７２とは異なる工程で形成されてもよく、例えば、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成されてもよい。
　本実施の形態では、ドレインバス５４は、Ｙ軸方向正側に設けられているが、Ｙ軸方向負側に設けられていてもよく、Ｙ軸方向の正負両側に設けられていてもよい。ドレインバス５４は、ゲートバス４４と同じ側に設けられていてもよい。
　ソース電極６０は、半導体層２０の上方にドレイン電極５０と間隔を空けて設けられ、二次元電子ガス２２に電気的に接続されている。ソース電極６０は、ドレイン電極５０との間にゲート電極４０を挟むように配置されている。具体的には、ソース電極６０は、半導体層２０の二次元電子ガス２２にオーミック接続する電極である。ソース電極６０には、下面電極６４、ソースビア７０及びソース連結部６２を介してソース電位が供給される。ソース電位は、例えば、ドレイン電位よりも低い電位である。電力増幅用半導体装置１の動作時には、例えば、ソース電極６０に０Ｖのソース電位が印加される。なお、電力増幅用半導体装置１を動作させることができれば、ソース電位の大きさは特に限定されない。
　本実施の形態では、ソース電極６０は、Ｙ軸方向に並んで複数設けられている。複数のソース電極６０はそれぞれ、Ｙ軸方向に長尺な形状を有し、Ｙ軸方向に沿って一直線になるように並んでいる。すなわち、複数のソース電極６０は、Ｙ軸方向に沿って延びる１本の長いソース電極が、互いに離間するように複数に分割された構成を有する。このため、ソース電極６０は、分割ソース電極又は単位ソース電極と呼ぶこともできる。
　複数のソース電極６０は、単位チャネル領域９０毎に設けられている。具体的には、ソース電極６０は、単位チャネル領域９０に対面する単位ソース領域９２毎に設けられている。本実施の形態では、複数のソース電極６０は、Ｙ軸方向だけでなく、Ｘ軸方向にも並んで設けられている。言い換えると、ソース電極６０は、二次元平面（具体的には、ＸＹ平面）内に行列状に繰り返し配列されている。
　ここで、「対面する」とは、単位チャネル領域９０からゲート長方向に沿った方向、すなわち、Ｘ軸方向を見た場合に、正面に位置していることを意味する。具体的には、単位ソース領域９２のＹ軸方向の長さ及び位置は、単位チャネル領域９０のＹ軸方向の長さ及び位置に一致する。単位ソース領域９２のＸ軸方向正側及び負側の各々の輪郭は、ソース電極６０のＸ軸方向正側の輪郭と、ソースビア７０及びソース連結部６２のいずれかのうち最もＸ方向負側の輪郭とで定義される。例えば、図５の太い二点鎖線で示すような矩形の領域として単位ソース領域９２が定義される。
　ソース電極６０は、導電性材料を用いて形成されている。例えば、ソース電極６０は、金属単体又は合金の単層又は積層体である。金属としては、Ｔｉ、Ａｌ、Ａｕなどを用いることができる。ソース電極６０は、例えば、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成される。ソース電極６０は、ドレイン電極５０と同じ材料を用いて同じ工程で形成することができる。
　なお、ソース電極６０は、半導体層２０から素子分離領域３０に跨るように設けられていてもよい。すなわち、ソース電極６０の一部は、素子分離領域３０上に設けられていてもよい。
　ソース連結部６２は、複数のソース電極６０を連結するために設けられている。ソース連結部６２は、ソース電極６０にソース電位を供給するための配線である。ソース連結部６２は、ソース電極６０を駆動するソース駆動線と呼ぶことができる。
　本実施の形態では、図１に示すように、ソース連結部６２は、Ｙ軸方向に沿って延び、複数のソースビア７０と、複数のソース電極６０の少なくとも一部と、複数のプレート駆動線８２の一部とを覆うように設けられている。図２及び図３に示すように、ソース連結部６２は、複数のソース電極６０の上面の少なくとも一部と、複数のプレート駆動線８２の上面の一部とのそれぞれに接触しており、電気的に導通されている。
　ソース連結部６２は、平面視において、ソースビア７０に重なる部分とソースビア７０に重ならない部分とを含んでいる。この場合において、ソースビア７０と平面視で重なる部分は、ソースビア７０の金属被膜７４の上面よりも上方部分とみなす。なお、ソースビア７０が金属被膜７４を有しない場合には、ソースビア７０と平面視で重なる部分は、素子分離領域３０の上面よりも上方部分とみなす。
　なお、ソース連結部６２は、複数のソースビア７０と、複数のソース電極６０及び複数のプレート駆動線８２の各々とを電気的に導通させるように設けられていればよい。例えば、ソース連結部６２は、平面視で、ソースビア７０、ソース電極６０及びプレート駆動線８２のいずれとも重ならずに、ソースビア７０の側面の一部と、ソース電極６０の側面の一部と、プレート駆動線８２の側面の一部とに接触するように設けられていてもよい。なお、ソース電極６０とプレート駆動線８２とが互いに接触して電気的に導通している場合には、ソース連結部６２は、ソース電極６０及びプレート駆動線８２の一方に接触して、他方には接触していなくてもよい。
　ソース連結部６２は、導電性材料を用いて形成されている。例えば、ソース連結部６２は、金属単体又は合金の単層又は積層体である。金属としては、Ｔｉ、Ａｌ、Ａｕなどを用いることができる。ソース連結部６２は、ソースビア７０の金属充填部７２と同じ材料を用いて同じ工程で、メッキなどによって形成することができる。あるいは、ソース連結部６２は、ソース電極６０又はソースビア７０の金属被膜７４と同じ材料を用いて同じ工程で形成されてもよい。例えば、ソース連結部６２は、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状に形成されてもよい。
　下面電極６４は、基板１０の下方に設けられている。下面電極６４は、裏面ソース電極と呼ばれることもある。具体的には、下面電極６４は、基板１０の下面全体に設けられている。下面電極６４は、ソース電極６０と同電位設定されている。具体的には、下面電極６４は、ソースビア７０に接続されており、ソースビア７０及びソース連結部６２を介して、複数のソース電極６０の各々にソース電位を供給する。
　下面電極６４は、導電性材料を用いて形成されている。例えば、下面電極６４は、金属単体又は合金の単層又は積層体である。金属としては、Ａｕ、Ｓｎ（スズ）、Ａｇ（銀）などを用いることができる。なお、電力増幅用半導体装置１は、例えば、銀ペースト、半田、金属接合材料などを用いてサブマウント基板などに実装される。下面電極６４は、サブマウント基板などへの接続電極としても機能する。
　ソースビア７０は、基板１０及び半導体層２０が貫通開口され、下面電極６４に接触する導体を含む。ソースビア７０は、下面電極６４とソース電極６０とを電気的に接続する。ソースビア７０は、複数の単位ソース領域９２の少なくとも１つに設けられている。本実施の形態では、ソースビア７０と単位ソース領域９２とは、一対一で対応して設けられている。すなわち、複数の単位ソース領域９２の各々にソースビア７０が１つずつ設けられている。言い換えると、単位ソース領域９２が有する１以上のソースビア７０の数量は、１である。１つの単位ソース領域９２に設けられた１つのみのソースビア７０は、単一ソースビアと呼ぶことができる。
　ソースビア７０は、基板１０、半導体層２０及び素子分離領域３０を貫通するビアホール７１内に充填された導体を含む。図１及び図２に示すように、ソースビア７０は、金属充填部７２と、金属被膜７４と、を含む。金属充填部７２及び金属被膜７４はそれぞれ、下面電極６４に接触する導体の一例である。
　金属充填部７２は、ビアホール７１を充填する導電性部材である。金属充填部７２は、充填ビア（Ｆｉｌｌｅｄ　Ｖｉａ）とも呼ばれる。本実施の形態では、金属充填部７２は、ビアホール７１を完全に充填するように設けられている。
　金属被膜７４は、ビアホール７１の側面を接触して覆う導電性の薄膜である。図２及び図３に示すように、金属被膜７４は、さらに、ビアホール７１の開口の縁部分において、半導体層２０及び素子分離領域３０の各々の上面を覆っている。金属被膜７４は、ラインドビア（Ｌｉｎｅｄ　Ｖｉａ）とも呼ばれる。なお、図３に示した断面（プレート駆動線８２を通るＸＺ断面）では、ビアホール７１内に金属被膜７４のみが設けられている例を示したが、これに限らない。プレート駆動線８２を通るＸＺ断面において、図２と同様に金属充填部７２が設けられていてもよい。
　ソースビア７０は、例えば、エッチングなどによってビアホール７１を形成した後、メッキなどによって金属被膜７４及び金属充填部７２を順に形成することによって形成される。ビアホール７１の形成は、基板１０の上面側又は下面側のいずれから行われてもよい。
　また、ソースビア７０は、金属充填部７２及び金属被膜７４の一方のみを備えてもよい。すなわち、ビアホール７１内に金属被膜７４を形成した後、金属材料による充填を行わなくてもよい。あるいは、ビアホール７１内に金属被膜７４を形成せずに、金属材料による充填を行って金属充填部７２を形成してもよい。
　フィールドプレート８０は、半導体層２０の上方で、かつ、平面視におけるゲート電極４０とドレイン電極５０との間に設けられている。フィールドプレート８０は、ソース電極と同電位設定されている。フィールドプレート８０は、ソース電位に固定されることにより、ゲート電極４０とドレイン電極５０との間の電界を緩和するために設けられている。
　本実施の形態では、フィールドプレート８０は、複数の単位チャネル領域９０に対面する複数の単位プレート８１からなる。複数の単位プレート８１は、フィールドプレート８０が分割された分割フィールドプレート電極と呼ぶこともできる。本実施の形態では、図１及び図５に示すように、単位プレート８１は、平面視において、ゲートフィンガー４２には重なっていないが、これに限定されない。単位プレート８１の一部は、平面視においてゲートフィンガー４２に重なっていてもよい。
　フィールドプレート８０は、導電性材料を用いて形成されている。例えば、フィールドプレート８０は、金属単体又は合金の単層又は積層体である。金属としては、Ａｌ、Ａｕ又はＣｕなどを用いることができる。フィールドプレート８０は、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成される。
　プレート駆動線８２は、フィールドプレート８０に対してソース電位を供給するための配線である。プレート駆動線８２は、単位プレート８１毎に１以上設けられている。本実施の形態では、図５及び図７に示すように、単位プレート８１毎に２つのプレート駆動線８２が設けられている。２つのプレート駆動線８２は、単位プレート８１のＹ軸方向における両端部に接続されている。
　プレート駆動線８２は、対応する単位プレート８１に対して、対応するソース電極６０側からＸ軸方向に延伸接続する。プレート駆動線８２は、対応する単位プレート８１とソース連結部６２とを電気的に接続する。プレート駆動線８２は、複数の単位プレート８１の各々にソース電位を供給する。図３に示すように、プレート駆動線８２は、ソースビア７０側の端部で金属被膜７４とソース連結部６２とに接触している。ソース連結部６２がプレート駆動線８２の上面に接触することで、その接触面積が大きくなるので、コンタクト抵抗を低減することができる。これにより、フィールドプレート８０、すなわち、複数の単位プレート８１のソース電位を安定させることができる。
　プレート駆動線８２は、平面視で素子分離領域３０の範囲内に設けられている。具体的には、プレート駆動線８２は、素子分離領域３０の上方に設けられている。本実施の形態では、図３及び図７に示すように、プレート駆動線８２は、素子分離領域３０に接触している。
　プレート駆動線８２は、Ｘ軸方向に延びている。図３に示すように、プレート駆動線８２は、ドレインフィンガー５２側の端部において、Ｚ軸方向正側に向かって立ち上がるように設けられており、Ｚ軸方向正側の先端部分でフィールドプレート８０の単位プレート８１に接続されている。
　プレート駆動線８２は、導電性材料を用いて形成されている。例えば、プレート駆動線８２は、金属単体又は合金の単層又は積層体である。プレート駆動線８２は、フィールドプレート８０と同じ材料を用いて形成されてもよい。プレート駆動線８２は、蒸着、スパッタリングなどによる成膜と、エッチングなどによるパターニングとを行うことで、所定の形状で形成される。
　［２．特徴的な構成と作用効果等］
　続いて、本実施の形態に係る電力増幅用半導体装置１の特徴的な構成と作用効果等について、比較例と比較しながら説明する。
　［２－１．比較例の構成とその問題点］
　まず、比較例に係る電力増幅用半導体装置の構成とその問題点について、図８及び図９を用いて説明する。図８及び図９はそれぞれ、比較例に係る電力増幅用半導体装置１ｘの平面図及び断面図である。図９は、図８のＩＸ－ＩＸにおける断面を表している。
　図８及び図９に示すように、比較例に係る電力増幅用半導体装置１ｘは、基板１０ｘと、半導体層２０ｘと、ゲート電極４０ｘと、ゲートバス４４ｘと、ドレイン電極５０ｘと、ドレインバス５４ｘと、ソース電極６０ｘと、下面電極６４ｘと、ソースビア７０ｘと、を備える。基板１０ｘ、半導体層２０ｘ、ゲートバス４４ｘ、ドレインバス５４ｘ及び下面電極６４ｘは、実施の形態に係る電力増幅用半導体装置１が備える基板１０、半導体層２０、ゲートバス４４、ドレインバス５４及び下面電極６４と同じである。
　比較例に係る電力増幅用半導体装置１ｘでは、図８に示すように、ゲート電極４０ｘ及びドレイン電極５０ｘはいずれも、Ｙ軸方向に沿って延びており、分割されていない。すなわち、ゲート電極４０ｘ及びドレイン電極５０ｘは、実施の形態に係る電力増幅用半導体装置１のゲートフィンガー４２及びドレインフィンガー５２と同様の構成を有する。
　また、比較例に係る電力増幅用半導体装置１ｘでは、素子分離領域３０が設けられていない。すなわち、半導体層２０のチャネル領域は、複数の単位チャネル領域９０には分割されていない。
　また、ソース電極６０ｘもＹ軸方向に沿って延びており、分割されていない。ソースビア７０ｘは、ソース電極６０ｘのＹ軸方向負側の端部に１つずつ設けられている。
　電力増幅用半導体装置１ｘでは、チャネル領域及びその近傍が発熱源となる。具体的には発熱源は、ゲート電極４０ｘの直下からドレイン電極５０ｘ寄りの領域とみなすことができる。図８では、発熱源を太破線で示している。ゲート電極４０ｘを挟む２つのドレイン電極５０ｘ間の直下の領域が発熱源になる。
　図９では、発熱源からの熱の広がりをドットの網掛け及び白抜きの矢印で模式的に表している。発生した熱は、半導体層２０ｘを拡散された後、基板１０ｘ及び下面電極６４ｘを介して横方向（Ｘ軸方向及びＹ軸方向）に広がる。下面電極６４ｘに達した熱は、電力増幅用半導体装置１ｘが実装されるサブマウント基板（図示せず）などを介して外部に放出される。
　ゲート電極４０ｘの近傍で発生した熱は、半導体層２０ｘを厚み方向（Ｚ軸方向）に拡散する際に横方向（Ｘ軸方向及びＹ軸方向）にも広がる。熱の広がり角度は、模式的に４５°とみなすことができる。ゲート電極４０ｘがＸ軸方向に並んでいるため、隣り合う２つのゲート電極４０ｘの各々の近傍で発生した熱が基板１０ｘに到達する前に重なると、局所的に温度が高い領域が生じる。このため、Ｘ軸方向におけるゲート電極４０ｘの間隔（ゲートピッチと呼ばれる）を大きく確保する必要がある。なお、図９において、ゲートピッチとは、ドレイン電極５０ｘを挟まずにソース電極６０ｘを間に挟むように隣り合う２つのゲート電極４０ｘ間の距離（Ｘ軸方向の距離）である。
　以上のことから、比較例に係る電力増幅用半導体装置１ｘでは、ゲートピッチを大きく確保して複数のゲート電極４０ｘを配置することになり、ゲートバス４４ｘのＸ軸方向の長さが長くなる。ゲートバス４４ｘが長くなると、ゲート抵抗Ｒｇ及び寄生インダクタンス成分が増大するので、電力増幅用半導体装置１ｘの高周波特性が劣化する。例えば、電力増幅用半導体装置１ｘの利得、効率及び飽和パワーがそれぞれ低下する。
　また、ソースビア７０ｘがＹ軸方向負側の端部に設けられており、ソース電極６０ｘに対するソース電位の供給が偏った位置から行われることになる。このため、平面内でソース電位のばらつきが発生しやすくなることにより、電力増幅用半導体装置１ｘのトランジスタ動作が不安定になるおそれがある。
　また、ゲート電極４０ｘとドレイン電極５０ｘとの間にフィールドプレートを配置した場合、当該フィールドプレートに供給されるソース電位も不安定になる。フィールドプレートのうち、給電部から離れた部位のインピーダンスが高くなることで、フィールドプレートの電位固定が弱くなる。このため、ゲート電極４０ｘ及びドレイン電極５０ｘ間の電界緩和が十分に行えなくなるおそれがあり、電力増幅用半導体装置１ｘの特性及び信頼性が低下する。
　ソース電位のばらつきを抑えるためには、ソース電極６０ｘのＹ軸方向の長さを抑制する必要がある。この場合、ゲート幅（チャネル幅）が短くなるので、ドレイン電流を必要量確保するためには、ゲート電極４０ｘ、ドレイン電極５０ｘ及びソース電極６０ｘのセットを増やす必要がある。結果として、ゲートバス４４ｘのＸ軸方向の長さが長くなって、上述したように、電力増幅用半導体装置１ｘの高周波特性が劣化する。
　詳細についてはソースビア７０の作用効果等の説明において後述するが、ソースビア７０ｘも放熱に寄与させることができる。しかしながら、電力増幅用半導体装置１ｘでは、ソースビア７０ｘが偏った位置に設けられているので、放熱性の向上にもほとんど寄与させることができない。
　以上の問題に対して、本実施の形態に係る電力増幅用半導体装置１では、複数の単位チャネル領域９０、Ｘ軸方向に長尺な複数のソースビア７０、及び、Ｘ軸方向に延びる複数のプレート駆動線８２を設けることによって、電力増幅用半導体装置１の高周波特性の向上を図っている。なお、本実施の形態では、ソースビア７０及びプレート駆動線８２の少なくとも一方は、必須の構成ではない。以下では、単位チャネル領域９０、ソースビア７０及びプレート駆動線８２の各々による作用効果について詳細に説明する。
　［２－２．単位チャネル領域］
　まず、単位チャネル領域９０による作用効果等について、図１０を用いて説明を行う。図１０は、実施の形態に係る電力増幅用半導体装置の応用例の平面図である。
　本実施の形態に係る電力増幅用半導体装置１においては、単位チャネル領域９０及びその近傍が発熱源となる。具体的には発熱源は、ゲート電極４０の直下からドレイン電極５０寄りの領域とみなすことができる。以下では、説明を簡単にするため、単位チャネル領域９０を発熱源とみなして説明を行う場合がある。
　本実施の形態では、複数の単位チャネル領域９０は、複数のゲート電極４０と一対一で対応しており、Ｙ軸方向に沿って並んで配置されている。Ｙ軸方向において、隣り合う２つの単位チャネル領域９０の間には、チャネルとして機能しない、すなわち、電流経路とはならない素子分離領域３０が設けられている。このため、図１０の太破線で示すように、発熱源も複数に分離して配置されることになる。Ｙ軸方向において発熱源が分離して配置されることで、隣り合う発熱源間の領域（具体的には、素子分離領域３０）を利用して熱を効率良く拡散させることができる。言い換えると、Ｙ軸方向における熱抵抗を小さくすることができ、電力増幅用半導体装置１の放熱性を高めることができる。放熱性が高まることにより、熱に起因する特性劣化を抑制することができる。
　［２－３．ソースビア］
　続いて、ソースビア７０による作用効果等について、図１０及び図１１を用いて説明する。図１１は、実施の形態に係る電力増幅用半導体装置の応用例の断面図である。具体的には、図１１は、図１０のＸＩ－ＸＩにおける断面を表している。
　ソースビア７０は、単位チャネル領域９０に対面する単位ソース領域９２（図５参照）に設けられている。すなわち、発熱源のすぐ近くにソースビア７０が配置されていることになる。簡単に言えば、発熱源からＸ軸方向において最短距離となる位置にソースビア７０が配置されている。図１１に示すように、Ｘ軸方向に広がる熱は、基板１０に達する前にソースビア７０に達する。ソースビア７０は、金属を用いて形成されており、半導体層２０に比べて伝熱性が高い。このため、ソースビア７０を介して基板１０及び下面電極６４に熱が効率良く伝わるので、電力増幅用半導体装置１の放熱性を高めることができる。
　この結果、ゲートピッチを狭めることができるので、ゲートバス４４のＸ軸方向の長さを短くすることができる。なお、「ゲートピッチ」とは、ドレイン電極５０を挟まずにソース電極６０を間に挟むように隣り合う２つのゲート電極４０間の距離（Ｘ軸方向の距離）である。
　これにより、ゲート抵抗Ｒｇ及び寄生インダクタンス成分が低減することができ、電力増幅用半導体装置１の高周波特性の劣化を抑制することができる。例えば、電力増幅用半導体装置１の利得、効率及び飽和パワーの低下を抑制することができる。
　また、図５に示すように、ソースビア７０は、平面視において、Ｘ軸方向に長尺な形状を有する。すなわち、ソースビア７０のＸ軸方向の長さをＬｖｘとし、ソースビア７０のＹ軸方向の長さをＬｖｙとした場合に、Ｌｖｘ＞Ｌｖｙを満たす。これにより、単位チャネル領域９０からＸ軸方向に伝わる熱の広がりを促進させ、放熱性を高めることができる。なお、ソースビア７０のＸ軸方向の長さとは、ソースビア７０の開口部輪郭のＸ軸方向の長さである。開口部輪郭のＸ軸方向の長さとは、ソースビア７０の導体（金属充填部７２及び金属被膜７４）を充填するためのビアホール７１の、半導体層２０側の開口部の輪郭のＸ軸方向の最大距離に相当する。Ｙ軸方向についても同様である。すなわち、「ある方向の輪郭の長さ」と記載した場合には、輪郭に沿った長さではなく、ある方向に沿った直線距離を表している。
　また、図５に示すように、Ｙ軸方向において、ソースビア７０の開口部輪郭の長さは、対応する単位ソース領域９２よりも長い。すなわち、ソースビア７０は、単位ソース領域９２の外側にも位置している。言い換えると、ソースビア７０は、単位ソース領域９２からＹ軸方向にはみ出している。
　具体的には、単位チャネル領域９０のＹ軸方向の長さをＬｃｙとした場合に、Ｌｖｙ＞Ｌｃｙを満たす。すなわち、発熱源の幅よりも広いソースビア７０が、発熱源の近くに配置されることになる。このため、単位チャネル領域９０で発生する熱のうち、Ｙ軸方向へ広がる熱もソースビア７０によって効率良く放熱させることができる。
　本実施の形態では、ソースビア７０は、単位チャネル領域９０と一対一で対応するように設けられている。すなわち、複数の発熱源の各々に対応するように、ソースビア７０が１つずつ設けられている。このため、ソースビア７０は、平面内で偏在せずに設けられるので、局所的な放熱性の悪化を抑制することができる。よって、電力増幅用半導体装置１の放熱性を高めることができる。
　また、複数のソース電極６０の各々に対して、下面電極６４から実質的に最短距離でソース電位を供給することができる。これにより、複数のソース電極６０の各々のソース電位を安定させることができる。また、寄生インダクタンス成分を低減することができるので、高周波ロスを低減することができる。
　以上のように、本実施の形態に係る電力増幅用半導体装置１は、基板１０と、基板１０の下方に設けられた下面電極６４と、基板１０の上方に設けられ、ＩＩＩ族窒化物の複数の活性層を含み、当該複数の活性層のヘテロ界面に二次元電子ガス２２が発生する半導体層２０と、半導体層２０の上方に間隔を空けて設けられ、それぞれが二次元電子ガス２２に電気的に接続されたソース電極６０およびドレイン電極５０と、ソース電極６０およびドレイン電極５０と間隔を空けて設けられ、半導体層２０に接触するゲート電極４０と、Ｙ軸方向に直線状に並ぶ複数のゲート電極４０の上方で、全ての当該複数のゲート電極４０に接触して覆うゲートフィンガー４２と、Ｙ軸方向に直線状に並ぶ複数のドレイン電極５０の上方で、全ての当該複数のドレイン電極５０に接触して覆うドレインフィンガー５２と、を備える。ゲートフィンガー４２は、Ｙ軸方向に直交するＸ軸方向に並んで、かつ、同電位設定されて複数設けられている。半導体層２０は、基板１０の平面視で、二次元電子ガス２２がある活性領域３１と、二次元電子ガス２２がない素子分離領域３０とに区分される。平面視で、活性領域３１とゲート電極４０との重複部であるチャネル領域は、素子分離領域３０によってＹ軸方向に分割されて並ぶ複数の単位チャネル領域９０である。ソース電極６０は、複数の単位チャネル領域９０のそれぞれに対面した複数の単位ソース電極である。複数の単位ソース電極のそれぞれを含む複数の単位ソース領域９２は、基板１０および半導体層２０が貫通開口され、ソース電極６０と同電位設定された下面電極６４に接触する導体を内部に含む、１以上のソースビア７０を有する。平面視で、１以上のソースビア７０を囲む最小矩形領域の辺長は、Ｘ軸方向の方がＹ軸方向より長い。
　これにより、Ｙ軸方向に並んだ複数の単位チャネル領域９０が設けられているので、発熱源がＹ軸方向に分散して配置されることになり、Ｙ軸方向への放熱性を高めることができる。また、単位チャネル領域９０に対面する単位ソース領域９２にソースビア７０が配置されるので、Ｘ軸方向への放熱性も高めることができる。したがって、電力増幅用半導体装置１の放熱性を高めることができ、熱に起因する特性劣化を抑制することができる。
　また、ソース電極６０とソースビア７０とが近くに配置されることにより、ソース電極６０のソース電位を安定させることができる。また、ソース配線の寄生インダクタンス成分を低減させることができる。よって、電力増幅用半導体装置１の高周波ロスを低減することができる。
　なお、本実施の形態では、１以上のソースビア７０の数量は、１である。平面視で、ソースビア７０の開口部輪郭のＸ軸方向の長さは、Ｙ軸方向の長さより長い。このため、１以上のソースビア７０を囲む最小矩形領域のＸ軸方向及びＹ軸方向の長さはそれぞれ、図５に示したソースビア７０の開口部輪郭のＸ軸方向の長さＬｖｘ及びＹ軸方向の長さＬｖｙに等しくなる。よって、ソースビア７０の開口部輪郭のＸ軸方向の長さＬｖｘは、ソースビア７０の開口部輪郭のＹ軸方向の長さＬｖｙより長い。
　これにより、Ｘ軸方向への放熱性をさらに高めることができる。
　また、例えば、Ｙ軸方向において、ソースビア７０の開口部輪郭の長さは、単位チャネル領域９０の長さより長い。
　これにより、Ｙ軸方向への放熱性をさらに高めることができる。また、ソースビア７０の面積が大きくなることにより、ソース電位の安定性の向上、及び、寄生インダクタンス成分の低減に貢献することができる。
　また、例えば、複数の単位ソース領域９２の全てに１以上のソースビア７０が設けられている。
　これにより、ソースビア７０が面内にバランスよく配置されるので、局所的な熱の集中を抑制することができる。また、ソース電位の面内のばらつきを抑制することができる。
　［２－４．プレート駆動線］
　続いて、プレート駆動線８２による作用効果等について説明する。
　プレート駆動線８２は、図５に示したように、Ｘ軸方向に延びており、ソース電極６０とフィールドプレート８０の単位プレート８１とを電気的に接続している。複数の単位プレート８１の各々に１つ以上のプレート駆動線８２が設けられている。
　上述したように、ソース電極６０には、対応する単位ソース領域９２に設けられたソースビア７０及びソース連結部６２を介して、下面電極６４からソース電位が安定して供給されている。このため、単位プレート８１毎に設けられたプレート駆動線８２によって、各単位プレート８１に安定したソース電位を供給することができる。すなわち、ＸＹ平面内で単位プレート８１の電位のばらつきが抑制されるので、ゲート電極４０とドレイン電極５０との間の電界を面内で均等に緩和しやすくなる。このため、電力増幅用半導体装置１の飽和パワーを高めることができる。
　また、Ｘ軸方向から単位プレート８１に対してソース電位が供給されるので、ソース電位の安定性を高めた状態で単位プレート８１をＹ軸方向に多数並べることができる。すなわち、ゲートフィンガー４２のＹ軸方向の長さを長くすることができる。この結果として、ゲートバス４４のＸ軸方向の長さを短くすることができ、ドレインフィンガー５２の数を減らすことができる。このため、ドレイン電極５０とソース電極６０との間の容量Ｃｄｓを低減することができるので、電力増幅用半導体装置１の効率性能を高めることができる。
　以上のように、本実施の形態に係る電力増幅用半導体装置１は、基板１０と、基板１０の下方に設けられた下面電極６４と、基板１０の上方に設けられ、ＩＩＩ族窒化物の複数の活性層を含み、当該複数の活性層のヘテロ界面に二次元電子ガス２２が発生する半導体層２０と、半導体層２０の上方に間隔を空けて設けられ、それぞれが二次元電子ガス２２に電気的に接続されたソース電極６０およびドレイン電極５０と、ソース電極６０およびドレイン電極５０と間隔を空けて設けられ、半導体層２０に接触するゲート電極４０と、半導体層２０の上方のゲート電極４０とドレイン電極５０との間に設けられ、ソース電極６０と同電位設定されたフィールドプレート８０と、Ｙ軸方向に直線状に並ぶ複数のゲート電極４０の上方で、全ての当該複数のゲート電極４０に接触して覆うゲートフィンガー４２と、Ｙ軸方向に直線状に並ぶ複数のドレイン電極５０の上方で、全ての当該複数のドレイン電極５０に接触して覆うドレインフィンガー５２と、を備える。半導体層２０は、基板１０の平面視で、二次元電子ガス２２がある活性領域３１と、二次元電子ガス２２がない素子分離領域３０とに区分される。平面視で、活性領域３１とゲート電極４０との重複部であるチャネル領域は、素子分離領域３０によってＹ軸方向に分割されて並ぶ複数の単位チャネル領域９０である。ソース電極６０は、複数の単位チャネル領域９０のそれぞれに対面した複数の単位ソース電極である。フィールドプレート８０は、複数の単位チャネル領域９０のそれぞれに対面した複数の単位プレート８１である。Ｙ軸方向に直交するＸ軸方向に延伸し、複数の単位ソース電極と複数の単位プレート８１とをそれぞれ電気的に接続する複数のプレート駆動線８２が、素子分離領域３０の範囲内に単位プレート８１毎に１以上設けられている。
　これにより、Ｙ軸方向に並んだ複数の単位チャネル領域９０が設けられているので、発熱源がＹ軸方向に分散して配置されることになり、Ｙ軸方向への放熱性を高めることができる。したがって、電力増幅用半導体装置１の放熱性を高めることができ、熱に起因する特性劣化を抑制することができる。
　また、プレート駆動線８２を介してＸ軸方向から、複数の単位プレート８１の各々に安定したソース電位を供給することができる。フィールドプレート８０（単位プレート８１）のインピーダンスを低減することができ、ＸＹ平面内で単位プレート８１の電位のばらつきが抑制されるので、ゲート電極４０とドレイン電極５０との間の電界を面内で均等に緩和しやすくなる。このため、電力増幅用半導体装置１の飽和パワーを高めることができる。
　また、ソース電位の安定性を高めた状態で単位プレート８１をＹ軸方向に多数並べることができるので、ゲートフィンガー４２のＹ軸方向の長さを長くすることができる。このため、ゲートバス４４のＸ軸方向の長さを短くすることができ、ドレインフィンガー５２の数を減らすことができる。ドレイン電極５０とソース電極６０との間の容量Ｃｄｓを低減することができるので、電力増幅用半導体装置１の効率性能を高めることができる。
　また、例えば、複数のプレート駆動線８２は、素子分離領域３０に接触している。
　これにより、プレート駆動線８２は、単位チャネル領域９０の近くに位置することになり、熱を逃がす経路として利用することができる。このため、電力増幅用半導体装置１の放熱性を高めることができる。
　また、例えば、ゲートフィンガー４２は、複数のプレート駆動線８２と離間して上方に設けられている。
　これにより、ゲートフィンガー４２とソース電位が供給されるプレート駆動線８２との距離を長くしやすくなるので、ゲート－ソース間容量Ｃｇｓを低減することができる。一例として、プレート駆動線８２の厚さが０．２μｍである場合に、ゲートフィンガー４２の下面とプレート駆動線８２の上面との距離は、０．８μｍである。ゲート－ソース間容量Ｃｇｓを低減することで、電力増幅用半導体装置１の利得性能を高めることができる。
　また、距離を長く確保することによって、例えば、ゲートフィンガー４２の断面積を大きくしやすくなる。その結果、ゲート抵抗Ｒｇを低減することもできるので、例えば、平面内でゲート電位のばらつきを抑制し、トランジスタ動作を安定させることができる。
　また、例えば、複数の単位ソース電極のそれぞれを含む複数の単位ソース領域９２は、基板１０および半導体層２０が貫通開口され、ソース電極６０と同電位設定された下面電極６４に接触する導体を内部に含む、ソースビア７０を１以上有する。
　これにより、単位チャネル領域９０に対面する単位ソース領域９２にソースビア７０が配置されるので、Ｘ軸方向への放熱性を高めることができる。したがって、電力増幅用半導体装置１の放熱性を高めることができ、熱に起因する特性劣化を抑制することができる。
　また、ソース電極６０及びプレート駆動線８２とソースビア７０とが近くに配置されることにより、ソース電極６０のソース電位及びプレート駆動線８２を介して供給される各単位プレート８１のソース電位を安定させることができる。また、ソース配線の寄生インダクタンス成分を低減させることができる。よって、電力増幅用半導体装置１の高周波ロスを低減することができる。
　また、例えば、単位プレート８１と単位チャネル領域９０とは、一対一で対応している。
　これにより、面内での電界緩和性能のばらつきを抑制することができるので、電力増幅用半導体装置１のトランジスタ動作の均一性を高めることができる。
　［３．変形例］
　続いて、実施の形態に係る電力増幅用半導体装置１の複数の変形例について説明する。以下の説明では、実施の形態との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　［３－１．変形例１］
　図１２は、変形例１に係る電力増幅用半導体装置２の断面図である。
　図１２に示すように、電力増幅用半導体装置２では、ドレイン電極５０及びソース電極６０の各々が、リセス構造を有する。具体的には、半導体層２０には、ＡｌＧａＮ層２６を貫通し、かつ、ＧａＮ層２４に到達するリセス部（凹部）５０ｒ及び６０ｒが設けられている。リセス部５０ｒ及び６０ｒは、ＧａＮ層２４及びＡｌＧａＮ層２６を、少なくとも二次元電子ガス２２が発生する深さまでエッチングにより除去することにより形成することができる。リセス部５０ｒ及び６０ｒの各々の側面には、ＡｌＧａＮ層２６とＧａＮ層２４とのヘテロ界面が表れており、二次元電子ガス２２の端部が露出している。
　ドレイン電極５０は、リセス部５０ｒの側面に接触するように設けられている。ソース電極６０は、リセス部６０ｒの側面に接触するように設けられている。図１２に示す例では、ドレイン電極５０及びソース電極６０はいずれも、リセス部５０ｒ及び６０ｒをそれぞれ充填するように設けられている。これにより、ドレイン電極５０及びソース電極６０の各々が二次元電子ガス２２に接触するので、コンタクト抵抗を低減することができ、ドレイン－ソース間の抵抗を低減することができる。
　なお、リセス部５０ｒ及び６０ｒの一方のみが設けられていてもよい。例えば、リセス部５０ｒが設けられずに、ドレイン電極５０は、実施の形態と同様に、半導体層２０の表面に配置されていてもよい。あるいは、リセス部６０ｒが設けられずに、ソース電極６０は、半導体層２０の表面に配置されていてもよい。
　［３－２．変形例２］
　図１３はそれぞれ、変形例２に係る電力増幅用半導体装置３の平面図及び断面図である。図１３は、図３と同様に、プレート駆動線８２を通るＸＺ断面を表している。
　図１３に示すように、プレート駆動線８２は、素子分離領域３０から離れて設けられている。具体的には、プレート駆動線８２は、ゲートフィンガー４２の上方に設けられている。
　これにより、プレート駆動線８２とゲートフィンガー４２との距離を長く確保しやすくなる。このため、ゲート－ソース間容量Ｃｇｓを低減することができるので、電力増幅用半導体装置３の利得特性を高めることができる。
　［３－３．変形例３］
　図１４は、変形例３に係る電力増幅用半導体装置４の断面図である。
　図１４に示すように、電力増幅用半導体装置４では、半導体層２０がコンタクト層２８ｄ及び２８ｓを含んでいる。コンタクト層２８ｄは、ドレイン電極５０と二次元電子ガス２２とに接触している。コンタクト層２８ｓは、ソース電極６０と二次元電子ガス２２とに接触している。コンタクト層２８ｄ及び２８ｓは、ＧａＮ層２４及びＡｌＧａＮ層２６のいずれよりも抵抗が低い。
　コンタクト層２８ｄ及び２８ｓは、半導体層２０の一部をイオン注入によって低抵抗化することによって形成される。具体的には、エピタキシャル成長されたＧａＮ層２４及びＡｌＧａＮ層２６の少なくともヘテロ界面を含む領域、すなわち、二次元電子ガス２２が発生する領域に、Ｓｉなどをイオン注入することによって形成される。イオン注入後にアニールを行うことで、コンタクト層２８ｄ及び２８ｓが形成される。
　あるいは、コンタクト層２８ｄ及び２８ｓは、エピタキシャル成長されたＧａＮ層２４及びＡｌＧａＮ層２６を、少なくとも二次元電子ガス２２が発生する深さまでエッチングにより除去した後、結晶再成長により形成されてもよい。例えば、コンタクト層２８ｄ及び２８ｓは、ＧａＮ層２４及びＡｌＧａＮ層２６が除去された部分に、エピタキシャル成長された低抵抗の半導体層であってもよい。
　コンタクト層２８ｄ及び２８ｓが形成された後、ドレイン電極５０及びソース電極６０が形成される。具体的には、ドレイン電極５０は、コンタクト層２８ｄの上面に接触して設けられる。ソース電極６０は、コンタクト層２８ｓの上面に接触して設けられる。
　以上のように、本変形例に係る電力増幅用半導体装置４では、半導体層２０は、二次元電子ガス２２とソース電極６０とを半導体層２０の表面で電気的接続させるコンタクト層２８ｓを含む。
　このように、コンタクト層２８ｓが設けられていることにより、実質的なゲート－ソース間距離Ｌｇｓが短くなるので、ソース抵抗が低減される。なお、ゲート－ソース間距離Ｌｇｓを短くする目的のみであれば、ソース電極６０そのものをゲート電極４０に近づけて配置することが考えられる。しかしながら、この場合、ゲート－ソース間容量Ｃｇｓが大きくなるので、高周波特性が悪化する。本変形例によれば、コンタクト層２８ｓが設けられていることで、ゲート－ソース間容量Ｃｇｓの増大を抑制しながら、ソース抵抗を低減することができる。
　また、本変形例では、コンタクト層２８ｄが設けられているので、ドレイン電極５０側についても同様のことが言える。ドレイン電極５０側では、ソース電位が供給されるフィールドプレート８０が設けられているので、ソース－ドレイン間容量Ｃｄｓの増大を抑制しながら、ドレイン抵抗を低減することができる。
　なお、コンタクト層２８ｓ及び２８ｄの一方のみが設けられていてもよい。例えば、コンタクト層２８ｓが設けられ、コンタクト層２８ｄは設けられていなくてもよい。
　［３－４．変形例４］
　図１５は、変形例４に係る電力増幅用半導体装置５の断面図である。
　図１５に示すように、電力増幅用半導体装置５は、変形例１に係る電力増幅用半導体装置２のドレイン電極５０及びソース電極６０と、変形例３に係る電力増幅用半導体装置４のコンタクト層２８ｄ及び２８ｓとを組み合わせた構成を有する。すなわち、電力増幅用半導体装置５は、リセス型のドレイン電極５０及びソース電極６０と、コンタクト層２８ｄ及び２８ｓと、を備える。
　本変形例においても、変形例３と同様に、ゲート－ソース間容量Ｃｇｓの増大を抑制しながら、ソース抵抗を低減することができる。また、ソース－ドレイン間容量Ｃｄｓの増大を抑制しながら、ドレイン抵抗を低減することができる。
　［３－５．変形例５］
　図１６は、変形例５に係る電力増幅用半導体装置６の平面図である。
　図１６に示すように、電力増幅用半導体装置６では、素子分離領域３０のＹ軸方向の長さが揃っていない。具体的には、電力増幅用半導体装置６は、素子分離領域３０とはＹ軸方向の長さが異なる素子分離領域３２を備える。素子分離領域３２のＹ軸方向の長さＬＩＭは、素子分離領域３０のＹ軸方向の長さＬＩＮより長い。
　素子分離領域３２は、例えば、平面視において、電力増幅用半導体装置６のＹ軸方向の中央に位置している。電力増幅用半導体装置６では、外周よりも中央に熱が集中しやすい。熱が集中しやすい部分における素子分離領域３２を大きくすることによって、熱集中を緩和することができ、放熱性を高めることができる。
　［４．ソースビアの変形例］
　続いて、ソースビア７０の複数の変形例について、図１７～図２５を用いて説明する。
　図１７～図２５はそれぞれ、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるソースビアの別の一例を示す平面図である。
　［４－１．低充填ソースビア］
　まず、図１７を用いて低充填ソースビアについて説明する。
　低充填ソースビアは、基板１０及び半導体層２０を貫通するビアホール７１を完全には充填していない、すなわち、充填率が１００％未満のソースビアである。充填率は、ビアホール７１の容積に占める、ビアホール７１内に配置された金属材料の体積の割合である。
　図１７に示すように、ソースビア７０では、金属充填部７２が金属被膜７４で囲まれた範囲を完全には充填していない。具体的には、金属充填部７２は、金属被膜７４と同様に、平面視において、ビアホール７１の側面に沿って環状に設けられている。言い換えると、ソースビア７０は、空間７５を有している。
　空間７５は、例えば、半導体層２０の上面側から基板１０の下面側まで貫通している。空間７５の基板１０の下面側の開口は、下面電極６４に覆われている。なお、空間７５には、金属充填部７２又は金属被膜７４を構成する金属材料の一部が離散的に存在していてもよい。詳細については後述するが、電力増幅用半導体装置の製造方法には、基板１０の下面を研磨する工程が含まれる。研磨の際に削れた金属充填部７２又は金属被膜７４の一部が空間７５に残存していてもよい。金属充填部７２は、多孔質構造を有してもよい。
　また、図１７では、空間７５が平面視で見える例、すなわち、空間７５が半導体層２０の上面側に開口している例を示しているが、これに限定されない。空間７５は、半導体層２０の上面側に開口せずに、金属充填部７２によって塞がれていてもよい。言い換えると、空間７５の全周囲は、金属充填部７２、金属被膜７４及び下面電極６４のいずれかによって覆われていてもよい。
　本変形例では、ソースビア７０の充填率は、５０％以上である。すなわち、ソースビア７０内部の導体は、ソースビア７０の開口部容積の半分以上を占めている。
　これにより、熱伝導性の高い金属部材を利用して放熱性を高めることができる。例えば、Ｓｉ基板は、ＳｉＣ基板に比べて熱抵抗が高い。しかしながら、充填された金属部材からなるソースビア７０を利用することによって放熱性を向上させることができるので、Ｓｉ基板を基板１０として用いた場合であっても、電力増幅用半導体装置１の特性を十分に発揮させることができる。
　［４－２．連結ソースビア］
　次に、図１８を用いて連結ソースビアについて説明する。
　連結ソースビアは、隣り合う２つ以上のソースビアが連結された構成を有する。具体的には、図１８に示すように、２つのソースビア７０を連結するビア連結部７６が設けられている。図１８では、４つのソースビア７０が連結されている例を示しているが、連結数は特に限定されない。例えば、Ｙ軸方向に並ぶ全てのソースビア７０が連結されていてもよく、Ｎ個（Ｎは、２以上の自然数）ずつのソースビア７０が連結されていてもよい。
　連結されたソースビア７０及びビア連結部７６の形成方法は、半導体層２０及び基板１０を貫通するビアホール７１の形状を異ならせる点を除いて、個々に離れた複数のソースビア７０の形成方法と同様である。例えば、複数の単位ソース領域９２に跨る、Ｙ軸方向に長尺な形状を有するビアホール７１を形成した後、側面を金属被膜７４で覆う。その後、金属被膜７４で囲まれた範囲内に金属材料を充填することによって、連結されたソースビア７０及びビア連結部７６を形成することができる。
　以上のように、隣り合う単位ソース領域９２（図１８には示していない）のそれぞれに含まれるソースビア７０同士は連結されている。言い換えると、平面視で、ソースビア７０の開口部輪郭線、すなわち、ビアホール７１の開口の輪郭線が連続している。
　このように、ソースビア７０が連結されることによって、熱伝導性の高い金属が占める体積を増やすことができるので、放熱性をさらに高めることができる。
　［４－３．群ソースビア］
　次に、図１９～図２５を用いて群ソースビアについて説明する。なお、図１９～図２９では、図面の見やすさを考慮してビアホール７１を図示していない。各図において、ビアホール７１の開口部輪郭の平面視形状は、各図のソースビアと同等の形状（具体的には、金属被膜７４の平面視形状と同等で一回り小さい大きさ）を有する。
　群ソースビアは、１つの単位ソース領域９２に複数のソースビアが設けられた構成を有する。複数のソースビアは、平面視において、二次元配列されている。
　図１９～図２１に示す例では、平面視形状がＸ軸方向に長い長方形状のソースビア７０Ａが１つの単位ソース領域９２（各図には示していない）内に複数設けられている。なお、複数のソースビア７０Ａの各々の一部は、単位ソース領域９２の外側に位置していてもよい。
　図１９に示す例では、２つのソースビア７０Ａが、Ｙ軸方向に並んで配列されている。図２０に示す例では、４つのソースビア７０Ａが、２行２列の行列状に並んで配列されている。
　図２１に示す例では、５つのソースビア７０Ａが、チェッカーパターンで並んで配列されている。具体的には、１つのソースビア７０Ａを中心にして、その対角方向に４つのソースビア７０Ａが配列されている。中心のソースビア７０Ａの上下左右（Ｘ軸方向正側及び負側、並びに、Ｙ軸方向正側及び負側）にはソースビア７０Ａが配置されていない。
　１つの単位ソース領域９２に設けられるソースビアの平面視形状は、Ｘ軸方向に長い長方形でなくてもよい。図２２及び図２３に示す例では、平面視形状が円形のソースビア７０Ｂが１つの単位ソース領域９２内に複数設けられている。平面視形状が円形のソースビア７０Ｂは、形の異方性がないため、金属充填が行いやすい。金属充填の精度を高めることができるので、放熱性の向上に寄与することができる。
　図２２に示す例では、１０個のソースビア７０Ｂが、２行５列の行列状に並んで配列されている。図２３に示す例では、１１個のソースビア７０Ｂが行毎に中心位置がＸ軸方向にずれるように配列されている。具体的には、隣り合う３つのソースビア７０Ｂの各中心を結んだ場合に二等辺三角形になるように、ソースビア７０Ｂが配列されている。
　なお、図２１及び図２３に示す配列は、千鳥状の配列の一例である。千鳥状の配列とは、ｘ軸方向及びｙ軸方向の少なくとも一方に対して、隣り合う２つのソースビアがずれて配列されていることをいう。ずれ量は、互いの一部が向かい合う程度の小さいずれ量でもよく、互いの一部が完全に向かい合わない（一方向から見た場合に重ならない）程度の大きいずれ量でもよい。ソースビアが１つずつずれて配列されるだけでなく、行列状に並んだ複数のソースビアからなるセットが千鳥状に配列されていてもよい。
　図１９～図２３に示す例では、１つの単位ソース領域９２に含まれる複数のソースビアの形状及び大きさが同じである例を示したが、これに限定されない。１つの単位ソース領域９２に含まれる複数のソースビアには、形状及び大きさが異なるソースビアが含まれてもよい。
　図２４に示す例では、平面視形状がＸ軸方向に長い長方形状の４つのソースビア７０Ａと、平面視形状がＹ軸方向に長い長方形状の１つのソースビア７０Ｃとが並んで配列されている。４つのソースビア７０Ａは、２行２列の行列状に並んで配列されており、その列間にソースビア７０Ｃが配置されている。
　図２５に示す例では、９つのソースビア７０Ａと２つのソースビア７０Ｃとが並んで配列されている。９つのソースビア７０Ａは、３行３列の行列状に並んで配列されており、その列間に１つずつソースビア７０Ｃが配置されている。
　以上のように、例えば、単位ソース領域９２が有する１以上のソースビア７０Ａ、７０Ｂ又は７０Ｃの数量は、複数であってもよい。この場合、最小矩形領域９４は、平面視において、単位ソース領域９２内に設けられた全てのソースビア７０Ａ、７０Ｂ又は７０Ｃを囲む領域である。
　これにより、１つのソースビア７０Ａ、７０Ｂ及び７０Ｃの形状が小さくなることで、金属充填が行われやすくなる。ソースビア７０Ａ、７０Ｂ及び７０Ｃの各々の金属充填率が高まることによって、放熱性をさらに高めることができる。
　図１９～図２５に示した各例において、太い二点鎖線で最小矩形領域９４が示されている。最小矩形領域９４は、１つの単位ソース領域９２内に少なくとも一部が含まれる全てのソースビア７０Ａ、７０Ｂ及び／又は７０Ｃを囲む矩形領域であって、Ｘ軸方向及びＹ軸方向にそれぞれ平行な辺を持ち、面積が最小となる領域である。
　最小矩形領域９４のＸ軸方向の長さをＬｍｘとし、最小矩形領域９４のＹ軸方向の長さをＬｍｙとする。このとき、Ｌｍｘ＞Ｌｍｙが成立する。これにより、単一ソースビア（具体的には、ソースビア７０）の場合と同様に、Ｘ軸方向への放熱性を高めることができる。
　また、例えば、１以上のソースビア７０Ａ、７０Ｂ又は７０Ｃは、平面視において、二次元配列で配置されている。
　これにより、局所的な熱の集中を起こりにくくすることができ、放熱性を高めることができる。
　なお、図１９～図２５に示した例は、複数のソースビアの各々の形状及び配置の例を示したにすぎず、上記の例には限定されない。平面視形状が長方形のソースビアは、長辺がＸ軸又はＹ軸に平行でなくてもよく、Ｘ軸又はＹ軸に対して斜めに交差する方向に延びる長辺を有してもよい。また、複数のソースビアの各々の形状は、正方形、六角形などの長方形以外の多角形であってもよく、楕円形などであってもよい。また、複数のソースビアは、規則的に配列されていなくてもよく、ランダムに配置されていてもよい。また、例えば、平面視において、単位ソース領域９２内に占めるソースビアの合計面積は、単位ソース領域９２の半分以上であってもよく、半分未満であってもよい。加工のしやすさ等の条件に基づいて、ソースビアの個数、形状、配置等は、適宜変更されてもよい。
　［５．プレート駆動線の変形例］
　続いて、プレート駆動線８２の複数の変形例について、図２６～図２９を用いて説明する。
　図２６～図２９はそれぞれ、実施の形態及び変形例１～５に係る電力増幅用半導体装置におけるプレート駆動線の別の一例を示す平面図である。
　図２６に示す例では、フィールドプレート８０の複数の単位プレート８１のうち隣り合う２つの単位プレート８１を互いに連結する連結配線８４が設けられている。連結配線８４は、ゲートフィンガー４２とドレインフィンガー５２との間に配置されている。連結配線８４は、フィールドプレート８０の単位プレート８１とＹ軸方向に並んで設けられている。連結配線８４のＸ軸方向の長さは、単位プレート８１のＸ軸方向の長さと同じである。
　連結配線８４は、導電性材料を用いて形成されている。例えば、連結配線８４は、プレート駆動線８２と同じ材料を用いて一体的に形成することができる。あるいは、連結配線８４は、フィールドプレート８０と同じ材料を用いて一体的に形成されてもよい。すなわち、連結配線８４は、プレート駆動線８２の一部とみなすこともでき、フィールドプレート８０の一部とみなすこともできる。
　図２７に示す例は、図２６に示す例から、単位プレート８１毎のプレート駆動線８２の本数を１本減らした構成である。すなわち、単位プレート８１とプレート駆動線８２とが一対一で対応している。プレート駆動線８２の本数が減ることにより、ゲート－ソース間容量Ｃｇｓを低減することができる。ゲート－ソース間容量Ｃｇｓを低減することで、電力増幅用半導体装置の利得性能を高めることができる。
　以上のように、実施の形態又は各変形例に係る電力増幅用半導体装置は、隣り合う２つの単位プレート８１を互いに連結する連結配線８４を備えてもよい。連結配線８４は、平面視において、ゲートフィンガー４２とドレインフィンガー５２との間に位置していてもよい。
　複数の単位プレート８１をＹ軸方向に連結することによって、フィールドプレート８０の配線抵抗を低減することができる。これにより、フィールドプレート８０のソース電位の面内均一性を保ちやすくなる。
　図２８に示す例では、図２６に示す例と比較して、連結配線８４の位置が異なっている。具体的には、連結配線８４は、ゲートフィンガー４２を基準として、ドレインフィンガー５２とは反対側に設けられている。具体的には、連結配線８４は、ソース連結部６２に接触するように設けられている。
　これにより、放熱に寄与する面積がより大きくなるので、放熱効果をさらに高めることができる。
　なお、図２８に示す例において、ソースビア７０の位置を異ならせてもよい。具体的には、図２９に示すように、Ｙ軸方向において、ソースビア７０の中心位置と、隣り合う単位チャネル領域９０間の素子分離領域３０の中心位置とが同じである。具体的には、ソースビア７０のＹ軸方向における中心と、素子分離領域３０のＹ軸方向における中心とは、Ｘ軸方向に延びる直線Ｌ上に位置している。この場合、連結配線８４は、ソースビア７０に接触している。
　これにより、連結配線８４を介して拡散される熱が、ソースビア７０に伝わりやすくなるので、放熱効果をさらに高めることができる。
　なお、図２６～図２９に示す例において、ソースビア７０は、図１７に示した低充填ソースビアであってもよく、図１８に示した連結ソースビアであってもよく、図１９～図２５に示した群ソースビアであってもよい。
　［６．製造方法］
　続いて、上述した実施の形態及び各変形例に係る電力増幅用半導体装置の製造方法について、図３０Ａ～図３０Ｈを用いて説明する。図３０Ａ～図３０Ｈはそれぞれ、実施の形態及び各変形例に係る電力増幅用半導体装置の製造方法の各工程を説明するための断面図である。各断面図は、図１のＩＩ－ＩＩ線に対応する断面、すなわち、ソース電極６０、ゲート電極４０及びドレイン電極５０を通る断面を表している。以下の説明に用いる膜厚及び材料等は、一例にすぎず、示した例に限定されるものではない。
　まず、図３０Ａに示すように、基板１０の主面に半導体層２０を形成する。半導体層２０は、エピタキシャル成長法によって成膜条件を調整しながらＧａＮ系半導体膜を成膜することによって形成される。なお、半導体層２０の形成に利用される基板１０は、製造後の基板１０よりも厚い基板であり、例えば厚みは１０００μｍである。半導体層２０の膜厚は、例えば２μｍである。
　また、図には示していないが、成長後の半導体層２０の所定領域にイオン注入を行うことで、素子分離領域３０を形成する。また、成長後の半導体層２０の所定領域にイオン注入を行うことで、図１４等に示したコンタクト層２８ｄ及び２８ｓを形成してもよい。
　次に、図３０Ｂに示すように、ゲート電極４０、ドレイン電極５０、ソース電極６０、ゲートフィンガー４２及びフィールドプレート８０を形成する。例えば、蒸着又はスパッタリングを行って金属膜を形成した後、エッチングにより所定形状にパターニングすることで、ゲート電極４０、ドレイン電極５０、ソース電極６０、ゲートフィンガー４２及びフィールドプレート８０が形成される。電極等の形成には、リフトオフ法が用いられてもよい。なお、ドレイン電極５０とソース電極６０とのように、同じ金属材料を利用できる場合は、同一工程で形成することができる。また、ゲートフィンガー４２及びフィールドプレート８０の各々を形成する前には、図示しない絶縁膜をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）などで形成する。電極等の厚さは、例えば０．２μｍである。電極等を形成した後、電極等を保護するための絶縁膜をプラズマＣＶＤなどで形成してもよい。
　次に、図３０Ｃに示すように、ビアホール７１を形成する。ビアホール７１は、例えば、エッチングで形成される。ビアホール７１は、半導体層２０を貫通し、かつ、基板１０の少なくとも一部を掘り込むように形成される。ビアホール７１の深さは、例えば１５０μｍである。ビアホール７１の平面視形状は、例えば、短辺が２０μｍ以下の長方形である。なお、ビアホール７１の形状及び個数は、ソースビア７０の形状及び個数に応じて調整される。図１に示した例だけでなく、図１８～図２５に示した例などが適用可能である。
　次に、図３０Ｄに示すように、ビアホール７１の側面に沿った金属被膜７４を形成する。金属被膜７４は、例えばメッキによって形成される。一例として、５μｍの厚みのＡｕ膜が形成される。金属被膜７４は、ビアホール７１の側面及び底面に沿ってほぼ均等な厚みで形成される。また、金属被膜７４は、ビアホール７１の半導体層２０側の開口の縁部分にも設けられている。図３０Ｄに示す例では、金属被膜７４は、ソース電極６０に接触しているが、ソース電極６０には接触していなくてもよい。
　次に、図３０Ｅに示すように、金属充填部７２を形成する。金属充填部７２は、例えばメッキによって形成される。一例として、５μｍの厚みのＡｕ膜又はＣｕ膜を形成する。これにより、短辺が２０μｍのビアホール７１を充填することができる。ビアホール７１の大きさに応じて、金属被膜７４及び金属充填部７２の膜厚を調整することにより、ビアホール７１の充填が可能になる。なお、図１７に示したように、ビアホール７１を完全に充填する必要はないため、ビアホール７１の大きさによらずに一定の膜厚で金属被膜７４及び金属充填部７２を形成してもよい。これにより、ソースビア７０が形成される。
　また、図３０Ｅに示す例では、金属充填部７２の形成と同一工程で、ドレインフィンガー５２及びソース連結部６２を形成している。ソース連結部６２は、金属充填部７２と一体的に形成されている。このとき、ソース連結部６２の上面のうち、平面視でビアホール７１に重なる部分には、上面から下方に向かって凹む凹部が形成されていてもよい。すなわち、ソース連結部６２の上面は、平面視でビアホール７１に重なる部分において平坦でなくてもよい。
　次に、図３０Ｆに示すように、基板１０の下面（裏面）を研磨する。研磨は、少なくともソースビア７０が露出するまで研磨する。例えば、半導体層２０の上面から基板１０の下面までの厚みが１００μｍ程度になるまで研磨する。これにより、電力増幅用半導体装置の薄型化が可能になる。
　次に、図３０Ｇに示すように、下面電極６４を形成する。例えば、Ｔｉ、Ｎｉ、Ｃｒ、Ｗ、Ａｕ及びＡｇの少なくとも１つ以上を含む金属単体又は合金からなる金属膜を、下面電極６４として、蒸着又はメッキなどによって基板１０の下面全体を覆うように形成する。研磨工程によって基板１０の下面にはソースビア７０が露出しているので、下面電極６４とソースビア７０との接触及び電気的導通が行われる。下面電極６４の膜厚は、例えば１μｍ程度である。一例として、基板１０側から、厚さが１００ｎｍのＴｉ膜、厚さが６００ｎｍのＮｉ膜、及び、厚さが２００ｎｍのＡｕ膜の順に積層された金属積層体が下面電極６４として形成される。
　以上の工程を経て、上述した実施の形態及び各変形例に係る電力増幅用半導体装置が製造される。
　なお、製造された電力増幅用半導体装置は、必要に応じて、図３０Ｈに示すように、パッケージ化されてもよい。具体的には、ＡｕＳｎ又はＡｇなどのダイスボンド材料６６を用いて、樹脂、金属又はセラミックなどから形成されるパッケージ材料に固定される。
　（他の実施の形態）
　以上、１つ又は複数の態様に係る電力増幅用半導体装置について、実施の形態及び変形例等に基づいて説明したが、本開示は、これらの実施の形態等に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、ゲート電極４０、ドレイン電極５０及びソース電極６０がそれぞれ、Ｙ軸方向に並んで複数設けられている例を示したが、これに限定されない。言い換えると、ゲート電極、ドレイン電極及びソース電極はそれぞれ、Ｙ軸方向に分割されていなくてもよい。例えば、Ｙ軸方向に並ぶ複数のゲート電極４０は、互いに連結された１本のゲート電極であってもよい。すなわち、１本のゲート電極は、半導体層２０上だけでなく、素子分離領域３０上にも設けられていてもよい。ドレイン電極５０及びソース電極６０についても同様である。
　また、複数の単位ソース領域９２の全てに１つのソースビア７０又は複数のソースビア７０Ａ、７０Ｂ若しくは７０Ｃが設けられている例を示したが、これに限定されない。ソースビア７０、７０Ａ、７０Ｂ又は７０Ｃが設けられていない単位ソース領域９２が存在してもよい。
　あるいは、複数の単位ソース領域９２のいずれにもソースビアが設けられていなくてもよい。例えば、比較例に係る電力増幅用半導体装置１ｘのように、ソースビア７０ｘがソース領域の外側に設けられていてもよい。
　また、ソースビア７０、７０Ａ、７０Ｂ及び７０Ｃはいずれも、金属充填部７２と、金属被膜７４と、を含む例を示したが、これに限定されない。ソースビア７０、７０Ａ、７０Ｂ及び７０Ｃは、金属充填部７２のみを含んでもよく、金属被膜７４のみを含んでもよい。
　また、複数の単位プレート８１が互いに連結されている場合には、複数のプレート駆動線８２が設けられていなくてもよい。すなわち、複数の単位プレート８１の各々に対するソース電位の供給は、Ｙ軸方向に沿って行われてもよい。
　また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、熱に起因する特性劣化を抑制することができる電力増幅用半導体装置として利用でき、例えば、高周波用のトランジスタとして利用、又は、通信装置などの各種電子機器などに利用することができる。
１、２、３、４、５、６　電力増幅用半導体装置
１０　基板
２０　半導体層
２２　二次元電子ガス
２４　ＧａＮ層
２６　ＡｌＧａＮ層
２８ｄ、２８ｓ　コンタクト層
３０、３２　素子分離領域
３１　活性領域
４０　ゲート電極
４２　ゲートフィンガー
４４　ゲートバス
５０　ドレイン電極
５０ｒ、６０ｒ　リセス部
５２　ドレインフィンガー
５４　ドレインバス
６０　ソース電極
６２　ソース連結部
６４　下面電極
６６　ダイスボンド材料
７０、７０Ａ、７０Ｂ、７０Ｃ　ソースビア
７１　ビアホール
７２　金属充填部
７４　金属被膜
７５　空間
７６　ビア連結部
８０　フィールドプレート
８１　単位プレート
８２　プレート駆動線
８４　連結配線
９０　単位チャネル領域
９２　単位ソース領域
９４　最小矩形領域

Claims (8)

  1. 　基板と、
    　前記基板の下方に設けられた下面電極と、
    　前記基板の上方に設けられ、ＩＩＩ族窒化物の複数の活性層を含み、当該複数の活性層のヘテロ界面に二次元電子ガスが発生する半導体層と、
    　前記半導体層の上方に間隔を空けて設けられ、それぞれが前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極と、
    　前記ソース電極および前記ドレイン電極と間隔を空けて設けられ、前記半導体層に接触するゲート電極と、
    　第１方向に直線状に並ぶ複数の前記ゲート電極の上方で、全ての当該複数の前記ゲート電極に接触して覆うゲートフィンガーと、
    　前記第１方向に直線状に並ぶ複数の前記ドレイン電極の上方で、全ての当該複数の前記ドレイン電極に接触して覆うドレインフィンガーと、を備え、
    　前記ゲートフィンガーは、前記第１方向に直交する第２方向に並んで、かつ、同電位設定されて複数設けられ、
    　前記半導体層は、前記基板の平面視で、前記二次元電子ガスがある活性領域と、前記二次元電子ガスがない素子分離領域とに区分され、
    　前記平面視で、前記活性領域と前記ゲート電極との重複部であるチャネル領域は、前記素子分離領域によって前記第１方向に分割されて並ぶ複数の単位チャネル領域であり、
    　前記ソース電極は、前記複数の単位チャネル領域のそれぞれに対面した複数の単位ソース電極であり、
    　前記複数の単位ソース電極のそれぞれを含む複数の単位ソース領域は、前記基板および前記半導体層が貫通開口され、前記ソース電極と同電位設定された前記下面電極に接触する導体を内部に含む、１以上のソースビアを有し、
    　前記平面視で、前記１以上のソースビアを囲む最小矩形領域の辺長は、前記第２方向の方が前記第１方向より長い、
    　電力増幅用半導体装置。
  2. 　前記１以上のソースビアの数量は、１であり、
    　前記平面視で、当該ソースビアの開口部輪郭の前記第２方向の長さは、前記第１方向の長さより長い、
    　請求項１に記載の電力増幅用半導体装置。
  3. 　前記第１方向において、前記開口部輪郭の長さは、前記単位チャネル領域の長さより長い、
    　請求項２に記載の電力増幅用半導体装置。
  4. 　隣り合う前記単位ソース領域のそれぞれに含まれる前記ソースビア同士は連結されている、
    　請求項２に記載の電力増幅用半導体装置。
  5. 　前記１以上のソースビアの数量は、複数である、
    　請求項１に記載の電力増幅用半導体装置。
  6. 　前記１以上のソースビアは、前記平面視において、二次元配列で配置されている、
    　請求項５に記載の電力増幅用半導体装置。
  7. 　前記単位ソース領域の全てに前記１以上のソースビアが設けられている、
    　請求項１に記載の電力増幅用半導体装置。
  8. 　前記ソースビア内部の前記導体は、前記ソースビア開口部容積の半分以上を占めている、
    　請求項１に記載の電力増幅用半導体装置。 
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