JP6942253B2 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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Description

本願明細書に開示される技術は、半導体装置およびその製造方法に関するものである。
従来から、高出力、かつ、高周波領域で動作する半導体装置として、窒化物系半導体から作製される電界効果型トランジスタなどが用いられている。しかしながら、高出力動作中に半導体装置内部の温度が上昇することによって、装置の特性または信頼性が低下する現象が問題となっている。
この半導体装置内部の温度上昇を抑制するためには、放熱性が高い材料または放熱性が高い構造を発熱部近傍に設けることが重要である。ダイヤモンドは、固体物質中で最も高い熱伝導率を誇っており、放熱用材料として最適である。
従来のダイヤモンド基板を用いる半導体装置では、半導体装置の基板の一部に設けられたバイア内に、ダイヤモンドが少なくとも部分的に充填される。そうすることによって、半導体装置内で生じた熱を厚さ方向に逃がすことができる（たとえば、特許文献１を参照）。
一方、より高い放熱効果が見込まれる半導体装置では、半導体装置の基板全体をダイヤモンドで置換することによって、半導体装置内で生じた熱を放散状に効率よく逃がすことができる（たとえば、非特許文献１を参照）。
特許第６１７４１１３号公報
Ｇ． Ｈ． Ｊｅｓｓｅｎ ｅｔ ａｌ．， "ＡｌＧａＮ／ＧａＮ ＨＥＭＴ ｏｎ Ｄｉａｍｏｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｄｅｍｏｎｓｔｒａｔｉｏｎ"， ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＣＳＩＣＳ， ＩＥＥＥ， ＴＸ， ｐｐ．２７１−２７４ （２００６）．
放熱効果を最大化するためには、発熱源近傍に熱伝導率の高い放熱用材料を配置して、熱を効率よく逃がすことが求められる。
しかしながら、従来技術では、放熱用材料であるダイヤモンドが、基板の一部のバイア内部、または、基板にのみ適用されており、また、主たる放熱方向は膜厚方向に制限されていた。
放熱が膜厚方向に制限されている場合、半導体装置の活性領域で生じる温度上昇は、十分に低減することができない恐れがある。
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、高い放熱性能を有する半導体装置を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、ダイヤモンドからなるダイヤモンド基板と、前記ダイヤモンド基板の上面に形成された凹部の内部に形成される窒化物半導体層とを備え、前記窒化物半導体層は、平面視において前記ダイヤモンド基板の前記上面に全周囲を囲まれて形成される。
本願明細書に開示される技術の第２の態様は、ダイヤモンドからなるダイヤモンド基板と、前記ダイヤモンド基板の上面に形成された凹部の内部に形成される窒化物半導体層とを備え、前記ダイヤモンド基板の前記上面と、前記窒化物半導体層の上面とが、同一平面上に位置する。
本願明細書に開示される技術の第３の態様は、ダイヤモンドからなるダイヤモンド基板と、前記ダイヤモンド基板の上面に形成された凹部の内部に形成される窒化物半導体層とを備え、前記ダイヤモンド基板は、電気絶縁性を有する。
本願明細書に開示される技術の第４の態様は、半導体基板の上面に窒化物半導体層を形成し、前記窒化物半導体層の表面と支持基板とを接合し、前記半導体基板の下面にハードマスクを形成し、前記ハードマスクに開口領域を有するパターンを形成し、前記開口領域に対応する前記半導体基板、さらには、前記窒化物半導体層を除去することによって、前記半導体基板および前記窒化物半導体層を貫通する溝を形成し、前記ハードマスクおよび前記半導体基板を除去し、前記支持基板の表面に、前記窒化物半導体層を覆うダイヤモンド層を形成し、前記窒化物半導体層の表面および前記ダイヤモンド層の表面と、前記支持基板とを遊離させる。
本願明細書に開示される技術の第５の態様は、ダイヤモンドからなるダイヤモンド基板を用意し、前記ダイヤモンド基板の表面にハードマスクを形成し、前記ハードマスクに開口領域を有するパターンを形成し、前記開口領域に対応する前記ダイヤモンド基板を除去することによって凹部を形成し、前記凹部の内部に窒化物半導体層をエピタキシャル成長させる。
本願明細書に開示される技術の第１、２および３の態様によれば、高い熱伝導率を有するダイヤモンドが、窒化物半導体層の下面に加えて側面にも接触して形成されている。そのため、窒化物半導体層の上面に素子構造などが形成されることによって窒化物半導体層を含む半導体装置が発熱源となる場合、半導体装置の下方に加えて側方に高い放熱性能を発揮することができる。したがって、半導体装置の温度上昇を大幅に抑制することができる。
本願明細書に開示される技術の第４の態様によれば、半導体基板を全面的に除去する工程の前に、半導体基板および窒化物半導体層を貫通する溝をあらかじめ形成しておくことによって、窒化物半導体層において、応力緩和に起因するクラックまたは割れが生じることを抑制することができる。
本願明細書に開示される技術の第５の態様によれば、半導体装置の製造を簡便に行うことができる。
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の別の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の別の例を概略的に示す断面図である。 実施の形態における半導体装置の、製造方法の例を示すフローチャートである。 図１から図６に例が示された半導体装置の、製造方法の別の例を示すフローチャートである。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１に例が示されるように、半導体装置は、ダイヤモンドからなるダイヤモンド基板２３と、ダイヤモンド基板２３の凹部１７の内部に形成される窒化物半導体層であるエピタキシャル半導体層２と、エピタキシャル半導体層２の上面に形成されるエピタキシャル半導体層３と、エピタキシャル半導体層３の上面４０１に部分的に形成されるソースまたはドレイン電極金属１０１と、エピタキシャル半導体層３の上面４０１に部分的に形成されるドレインまたはソース電極金属１０２と、エピタキシャル半導体層３の上面４０１に部分的に形成されるゲート電極金属１０６と、凸部１６の上面１０９およびエピタキシャル半導体層３の上面４０１を部分的に覆って形成される表面保護膜１０５と、ソースまたはドレイン電極金属１０１の上面を部分的に覆って形成されるソースまたはドレインパッド電極金属１０７と、ドレインまたはソース電極金属１０２の上面を部分的に覆って形成されるドレインまたはソースパッド電極金属１０８とを備える。
ダイヤモンド基板２３は、上面１０９と下面２５とを有する。ダイヤモンド基板２３の上面１０９には凸部１６が形成され、平面視において凸部１６に四方を囲まれた凹部１７には、ＧａＮまたはＡｌＮ系の材料（以下、窒化物系半導体材料とする）のエピタキシャル半導体層２とエピタキシャル半導体層３が充填されている。ここで、凹部１７は、平面視において凸部１６に囲まれていない場合であってもよい。すなわち、たとえば、凹部１７が紙面表裏方向に延びるストライプ構造であってもよい（以下の実施の形態において同様）。
エピタキシャル半導体層２およびエピタキシャル半導体層３の材料は、たとえば、Ｓｉ、ＧａＡｓ、ＳｉＣまたはＧａ２Ｏ３などを含む。
また、本実施の形態では、エピタキシャル半導体層２とエピタキシャル半導体層３とが積層されているが、単一のエピタキシャル半導体層が凹部１７に形成されていてもよい。
エピタキシャル半導体層３の上面４０１には、電界効果トランジスタ２０１が形成される。ここで、電界効果トランジスタとは、たとえば、金属−絶縁体−半導体（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ、すなわち、ＭＩＳ）型電界効果トランジスタ、金属−酸化物−半導体（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ、すなわち、ＭＯＳ）型電界効果トランジスタ、または、高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＨＥＭＴ）などの横型半導体装置を指す。本実施の形態では、ＨＥＭＴデバイスを例として示す。
なお、エピタキシャル半導体層３の上面４０１は、ダイヤモンド基板２３の上面１０９と同一平面上に位置する。
エピタキシャル半導体層３の上面４０１に形成されるＨＥＭＴデバイスは、ソースまたはドレイン電極金属１０１と、ドレインまたはソース電極金属１０２と、ゲート電極金属１０６とを備える。
また、エピタキシャル半導体層３の上面４０１に形成されるＨＥＭＴデバイスは、ソースまたはドレインパッド電極金属１０７と、ドレインまたはソースパッド電極金属１０８とを備えていてもよい。
ゲート電極金属１０６の形状は、本実施の形態において目的に適合するいかなる形状であってもよい。また、ゲート電極金属１０６の上面には、フィールドプレート電極金属が形成されていてもよい。
電極が形成されていない領域におけるエピタキシャル半導体層３の上面４０１には、少なくとも１層の表面保護膜１０５が形成される。表面保護膜１０５は、電界の制御または表面ポテンシャルの制御、さらには、表面準位の不活性化、耐水、または、耐湿などの機能を担っている。ゲート電極金属１０６の一部は、表面保護膜１０５の一部を覆って形成されていなくてもよい。
そして、隣り合う電界効果トランジスタ２０１の間隙には、素子間分離領域２０２が存在する。素子間分離領域２０２は、ダイヤモンド基板の上面１０９の凸部１６に形成される。
このような半導体装置の構成によれば、平面視において、電界効果トランジスタ２０１の四方を高熱伝導率材料であるダイヤモンド基板２３が取り囲むことになる。
熱は、電界効果トランジスタ２０１の活性領域で発生する。そのため、平面視における活性領域の四方を高熱伝導率材料が取り囲むことによって、本実施の形態に関する半導体装置は高い放熱効率を発揮する。また、エピタキシャル半導体層２とダイヤモンド基板２３とは直接接触して接合界面２８を形成しているため、界面熱抵抗の影響が少ない。よって、シームレスに（すなわち、継ぎ目がない状態で）熱を逃がすことができる。
また、ダイヤモンドは、一般に電気絶縁性が高い材料である。そのため、本実施の形態において適用されるダイヤモンド基板２３の電気抵抗率が、少なくともエピタキシャル半導体層２の電気抵抗率またはエピタキシャル半導体層３の電気抵抗率よりも十分に高い場合、ダイヤモンド基板２３の凸部１６は、素子間分離の機能を発揮することができる。
ＨＥＭＴデバイスの作製工程においては、通常、素子間分離工程が必要であり、ドライエッチングプロセスによってキャリアとなる２次元電子ガスを物理的に消失させる手法、または、選択イオン注入プロセスによって素子分離領域に相当する領域のエピタキシャル半導体結晶を物理的に破壊する手法などが採用されている。
一方で、図１に例が示された半導体装置の構成においては、結晶ダイヤモンドが電気絶縁性を有するため、前述の煩雑な素子間分離工程を簡略化することができる。
＜第２の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１においては、エピタキシャル半導体層２とダイヤモンド基板２３とが直接接触していたが、本実施の形態では、エピタキシャル半導体層２とダイヤモンド基板２３とが直接接触していない構成について説明する。
図２は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図２に例が示されるように、半導体装置は、ダイヤモンド基板２３と、ダイヤモンド基板２３の凸部１６および凹部１７の内壁を覆って形成される密着層または核形成層１９と、密着層または核形成層１９に覆われたダイヤモンド基板２３の凹部１７に形成されるエピタキシャル半導体層２と、エピタキシャル半導体層３と、ソースまたはドレイン電極金属１０１と、ドレインまたはソース電極金属１０２と、ゲート電極金属１０６と、表面保護膜１０５と、ソースまたはドレインパッド電極金属１０７と、ドレインまたはソースパッド電極金属１０８とを備える。
ダイヤモンド基板２３は、密着層または核形成層１９と直接接触することによって接合界面２４を形成する。また、エピタキシャル半導体層２は、密着層または核形成層１９と直接接触することによって、接合界面２１を形成する。
密着層または核形成層１９の材料としては、たとえば、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が一般的に用いられる。しかしながら、密着層または核形成層１９の材料として、結晶系材料が用いられてもよい。
ダイヤモンド基板２３の凹部１７に、エピタキシャル半導体層２を成長させる場合、密着層または核形成層１９の材料として、ダイヤモンドシードと呼ばれるダイヤモンドナノ粒子が用いられてもよい。なお、放熱効率の観点から、密着層または核形成層１９の厚さは、たとえば、５０ｎｍ以下であることが望ましい。
このような半導体装置の構成によれば、密着層または核形成層１９がダイヤモンド基板２３とエピタキシャル半導体層２との間に介在することによって、ダイヤモンド基板２３とエピタキシャル半導体層２との間において膜剥がれ、欠損、または、クラックなどが混入することを抑制することができる。そのため、異種材料間の接合の密着性を向上させることができる。
＜第３の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図３は、本実施の形態に関する半導体装置の構成の別の例を概略的に示す断面図である。図３に例が示される構成は、図１および図２に例が示された構成とは異なり、凸部１６Ａの位置が素子間分離領域２０２には対応していない。つまり、図３に例が示される構成は、ダイヤモンド基板２３Ａの凹部１７Ａの幅が狭い、すなわち、ダイヤモンド基板２３Ａの凸部１６Ａの幅が広い。そして、凸部１６Ａは、凸部１６Ａに隣接するソースまたはドレイン電極金属１０１の直下、および、ドレインまたはソース電極金属１０２の直下にまで延びて形成される。
図３に例が示されるように、半導体装置は、ダイヤモンド基板２３Ａと、ダイヤモンド基板２３Ａの凸部１６Ａおよび凹部１７Ａを覆って形成される密着層または核形成層１９Ａと、密着層または核形成層１９Ａに覆われたダイヤモンド基板２３Ａの凹部１７Ａに形成されるエピタキシャル半導体層２Ａと、エピタキシャル半導体層２Ａの上面に形成されるエピタキシャル半導体層３Ａと、密着層または核形成層１９Ａに覆われた凸部１６Ａの上面に部分的に形成されるソースまたはドレイン電極金属１０１と、密着層または核形成層１９Ａに覆われた凸部１６Ａの上面に部分的に形成されるドレインまたはソース電極金属１０２と、エピタキシャル半導体層３Ａの上面４０１Ａに部分的に形成されるゲート電極金属１０６と、凸部１６Ａの上面およびエピタキシャル半導体層３Ａの上面４０１Ａに部分的に形成される表面保護膜１０５と、ソースまたはドレインパッド電極金属１０７と、ドレインまたはソースパッド電極金属１０８とを備える。なお、図３において、密着層または核形成層１９Ａは形成されていなくてもよい。
ダイヤモンド基板２３Ａは、密着層または核形成層１９Ａと直接接触することによって接合界面２４Ａを形成する。また、エピタキシャル半導体層２Ａは、密着層または核形成層１９Ａと直接接触することによって、接合界面２１Ａを形成する。
このような半導体装置の構成によれば、より近い距離で、平面視における電界効果トランジスタ２０１の四方を高熱伝導率材料であるダイヤモンド基板２３Ａが取り囲むことになる。
熱は、電界効果トランジスタ２０１の活性領域で発生する。そのため、平面視における活性領域の四方を高熱伝導率材料が取り囲むことによって、本実施の形態に関する半導体装置は高い放熱効率を発揮する。
＜第４の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
マイクロ波通信システム、または、ミリ波通信システムなどに用いられるマイクロ波モノリシック集積回路（ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、すなわち、ＭＭＩＣ）は、ＨＥＭＴデバイスによって構成されている。
ＭＭＩＣの高出力電力増幅器に利用されるＨＥＭＴデバイスには、複数の単位ＨＥＭＴを電気的に並列接続するマルチフィンガー型ＨＥＭＴが採用されている。
マルチフィンガー型ＨＥＭＴでは、互いに並列接続されたそれぞれの単位ＨＥＭＴの発熱は、無視することができない量となる。特に、マルチフィンガー型ＨＥＭＴの中心付近に位置する単位ＨＥＭＴデバイスは、その周囲に位置する単位ＨＥＭＴデバイスからの発熱の影響を受けて熱が集中するため、放熱効率が悪くなる。その結果、マルチフィンガー型ＨＥＭＴの中心付近に位置する単位ＨＥＭＴデバイスは、破壊されやすくなる。
したがって、高出力電力増幅器におけるマルチフィンガー型ＨＥＭＴの性能を向上させるためには、放熱効率の高い構造を採用する必要がある。
図４は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図４に例が示される半導体装置は、複数の電界効果トランジスタが電気的に並列接続されたマルチフィンガー型電界効果トランジスタである。
ここで、並列接続される単位電界効果トランジスタは、たとえば、ＭＩＳ型、ＭＯＳ型、または、ＨＥＭＴデバイスであってもよい。ここでは、マルチフィンガー型ＨＥＭＴを例として示す。
図４に例が示されるように、半導体装置は、ダイヤモンド基板２３Ｂと、ダイヤモンド基板２３Ｂの凹部１７Ｂに形成されるエピタキシャル半導体層２Ｂと、エピタキシャル半導体層２Ｂの上面に形成されるエピタキシャル半導体層３Ｂと、エピタキシャル半導体層３Ｂの上面４０１Ｂに部分的に形成されるソースまたはドレイン電極金属１０１Ｂと、エピタキシャル半導体層３Ｂの上面４０１Ｂに部分的に形成されるドレインまたはソース電極金属１０２Ｂと、エピタキシャル半導体層３Ｂの上面４０１Ｂに部分的に形成されるゲート電極金属１０６Ｂと、エピタキシャル半導体層３Ｂの上面４０１Ｂ、および、凸部１６Ｂの上面１０９Ｂを覆って形成される表面保護膜１０５Ｂとを備える。
ダイヤモンド基板２３Ｂは、上面１０９Ｂと下面２５Ｂとを有する。ダイヤモンド基板２３Ｂの上面１０９Ｂには凸部１６Ｂが形成され、平面視において凸部１６Ｂに四方を囲まれた凹部１７Ｂには、エピタキシャル半導体層２Ｂとエピタキシャル半導体層３Ｂが充填されている。
エピタキシャル半導体層２Ｂおよびエピタキシャル半導体層３Ｂの材料は、たとえば、Ｓｉ、ＧａＡｓ、ＳｉＣまたはＧａ２Ｏ３などを含む。
また、本実施の形態では、エピタキシャル半導体層２Ｂとエピタキシャル半導体層３Ｂとが積層されているが、単一のエピタキシャル半導体層が凹部１７Ｂに形成されていてもよい。
エピタキシャル半導体層３Ｂの上面４０１Ｂには、マルチフィンガー型ＨＥＭＴ２０１Ｂが形成される。エピタキシャル半導体層３Ｂの上面４０１Ｂに形成されるマルチフィンガー型ＨＥＭＴ２０１Ｂでは、ソースまたはドレイン電極金属１０１Ｂと、ドレインまたはソース電極金属１０２Ｂと、ゲート電極金属１０６Ｂとを備える単位ＨＥＭＴが、ドレイン配線、ゲート配線およびソース配線によって電気的に並列に接続されている。
ゲート電極金属１０６Ｂの形状は、本実施の形態において目的に適合するいかなる形状であってもよい。また、ゲート電極金属１０６Ｂの上面には、フィールドプレート電極金属が形成されていてもよい。
また、マルチフィンガー型ＨＥＭＴ２０１Ｂにおいて、単位ＨＥＭＴデバイスはいくつ並列に接続されていてもよい。
電極が形成されていない領域におけるエピタキシャル半導体層３Ｂの上面４０１Ｂ、および、それぞれの電極上には、少なくとも１層の表面保護膜１０５Ｂが形成される。表面保護膜１０５Ｂは、電界の制御または表面ポテンシャルの制御、さらには、表面準位の不活性化、耐水、または、耐湿などの機能を担っている。
そして、隣り合うマルチフィンガー型ＨＥＭＴ２０１Ｂの間隙には、素子間分離領域２０２Ｂが存在する。素子間分離領域２０２Ｂは、ダイヤモンド基板の上面１０９Ｂの凸部１６Ｂに形成される。
このような半導体装置の構成によれば、平面視において、マルチフィンガー型ＨＥＭＴ２０１Ｂの四方を高熱伝導率材料であるダイヤモンド基板２３Ｂが取り囲むことになる。
熱は、マルチフィンガー型ＨＥＭＴ２０１Ｂの活性領域で発生する。そのため、平面視における活性領域の四方を高熱伝導率材料が取り囲むことによって、本実施の形態に関する半導体装置は高い放熱効率を発揮する。また、エピタキシャル半導体層２Ｂとダイヤモンド基板２３Ｂとは直接接触して接合界面２８Ｂを形成しているため、界面熱抵抗の影響が少ない。よって、シームレスに（すなわち、継ぎ目がない状態で）熱を逃がすことができる。
また、ダイヤモンドは、一般に電気絶縁性が高い材料である。そのため、本実施の形態において適用されるダイヤモンド基板２３Ｂの電気抵抗率が、少なくともエピタキシャル半導体層２Ｂの電気抵抗率またはエピタキシャル半導体層３Ｂの電気抵抗率よりも十分に高い場合、ダイヤモンド基板２３Ｂの凸部１６Ｂは、素子間分離の機能を発揮することができる。
ＨＥＭＴデバイスの作製工程においては、通常、素子間分離工程が必要であり、ドライエッチングプロセスによってキャリアとなる２次元電子ガスを物理的に消失させる手法、または、選択イオン注入プロセスによって素子分離領域に相当する領域のエピタキシャル半導体結晶を物理的に破壊する手法などが採用されている。
一方で、図４に例が示された半導体装置の構成においては、結晶ダイヤモンドが電気絶縁性を有するため、前述の煩雑な素子間分離工程を簡略化することができる。
＜第５の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図４においては、エピタキシャル半導体層２Ｂとダイヤモンド基板２３Ｂとが直接接触していたが、本実施の形態では、エピタキシャル半導体層２Ｂとダイヤモンド基板２３Ｂとが直接接触していない構成について説明する。
図５は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図５に例が示されるように、半導体装置は、ダイヤモンド基板２３Ｂと、ダイヤモンド基板２３Ｂの凸部１６Ｂおよび凹部１７Ｂを覆って形成される密着層または核形成層１９Ｂと、密着層または核形成層１９Ｂに覆われたダイヤモンド基板２３Ｂの凹部１７Ｂに形成されるエピタキシャル半導体層２Ｂと、エピタキシャル半導体層３Ｂと、ソースまたはドレイン電極金属１０１Ｂと、ドレインまたはソース電極金属１０２Ｂと、ゲート電極金属１０６Ｂと、表面保護膜１０５Ｂとを備える。
ダイヤモンド基板２３Ｂは、密着層または核形成層１９Ｂと直接接触することによって接合界面２４Ｂを形成する。また、エピタキシャル半導体層２Ｂは、密着層または核形成層１９Ｂと直接接触することによって、接合界面２１Ｂを形成する。
密着層または核形成層１９Ｂの材料としては、たとえば、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が一般的に用いられる。しかしながら、密着層または核形成層１９Ｂの材料として、結晶系材料が用いられてもよい。
ダイヤモンド基板２３Ｂの凹部１７Ｂに、エピタキシャル半導体層２Ｂを成長させる場合、密着層または核形成層１９Ｂの材料として、ダイヤモンドナノ粒子が用いられてもよい。なお、放熱効率の観点から、密着層または核形成層１９Ｂの厚さは、たとえば、５０ｎｍ以下であることが望ましい。
このような半導体装置の構成によれば、密着層または核形成層１９Ｂがダイヤモンド基板２３Ｂとエピタキシャル半導体層２Ｂとの間に介在することによって、ダイヤモンド基板２３Ｂとエピタキシャル半導体層２Ｂとの間において膜剥がれ、欠損、または、クラックなどが混入することを抑制することができる。そのため、異種材料間の接合の密着性を向上させることができる。
＜第６の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図６は、本実施の形態に関する半導体装置の構成の別の例を概略的に示す断面図である。図６に例が示される構成は、図４および図５に例が示された構成とは異なり、凸部１６Ｃの位置が素子間分離領域２０２Ｂには対応していない。つまり、図６に例が示される構成は、ダイヤモンド基板２３Ｃの凹部１７Ｃの幅が狭く、かつ、隣り合う凸部１６Ｃ間において複数形成されている。そして、凸部１６Ｃは、凸部１６Ｃに隣接するソースまたはドレイン電極金属１０１Ｂの直下、および、ドレインまたはソース電極金属１０２Ｂの直下にまで延びて形成される。
図６に例が示されるように、半導体装置は、ダイヤモンド基板２３Ｃと、ダイヤモンド基板２３Ｃの凸部１６Ｃおよび凹部１７Ｃを覆って形成される密着層または核形成層１９Ｃと、密着層または核形成層１９Ｃに覆われたダイヤモンド基板２３Ｃの凹部１７Ｃに形成されるエピタキシャル半導体層２Ｃと、エピタキシャル半導体層２Ｃの上面に形成されるエピタキシャル半導体層３Ｃと、密着層または核形成層１９Ｃに覆われた凸部１６Ｃの上面に部分的に形成され、また、隣り合う凸部１６Ｃ間に形成された複数の凹部１７Ｃの間の凸部１６Ｄの上面に形成されるソースまたはドレイン電極金属１０１Ｂと、密着層または核形成層１９Ｃに覆われた凸部１６Ｃの上面に部分的に形成され、また、複数の凹部１７Ｃの間の凸部１６Ｄの上面に形成されるドレインまたはソース電極金属１０２Ｂと、エピタキシャル半導体層３Ｃの上面４０１Ｃに部分的に形成されるゲート電極金属１０６Ｂと、エピタキシャル半導体層３Ｃの上面４０１Ｃ、および、凸部１６Ｃの上面を覆って形成される表面保護膜１０５Ｂとを備える。なお、図６において、密着層または核形成層１９Ｃは形成されていなくてもよい。
ダイヤモンド基板２３Ｃは、密着層または核形成層１９Ｃと直接接触することによって接合界面２４Ｃを形成する。また、エピタキシャル半導体層２Ｃは、密着層または核形成層１９Ｃと直接接触することによって、接合界面２１Ｃを形成する。
このような半導体装置の構成によれば、より近い距離で、平面視におけるマルチフィンガー型ＨＥＭＴ２０１Ｂの四方を高熱伝導率材料であるダイヤモンド基板２３Ｃが取り囲むことになる。
熱は、マルチフィンガー型ＨＥＭＴ２０１Ｂの活性領域で発生し、特に、マルチフィンガー型ＨＥＭＴ２０１Ｂの中心部に集中する。そのため、平面視における活性領域の四方を高熱伝導率材料が取り囲むことによって、本実施の形態に関する半導体装置は高い放熱効率を発揮する。
＜第７の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図７は、以上に記載された実施の形態における半導体装置の、製造方法の例を示すフローチャートである。また、図９から図１７は、本実施の形態に関する半導体装置の、製造工程の例を示す断面図である。以下、図７および図９から図１７を参照しつつ、本実施の形態に関する半導体装置の製造方法を説明する。
まず、ステップＳＴ３０１において、製造加工のための出発基板として、Ｓｉ基板３０１の上面にＧａＮ層３０２が形成されたＧａＮ−ｏｎ−Ｓｉ基板３０３を用意する（たとえば、図９を参照）。なお、本実施の形態に関する製造方法ではＧａＮ−ｏｎ−Ｓｉ基板３０３が出発基板の例として挙げられているが、出発基板は、たとえば、ＧａＮ−ｏｎ−サファイア基板またはＧａＮ−ｏｎ−ＳｉＣ基板などであってもよい。
その後、ステップＳＴ３０２において、ＧａＮ−ｏｎ−Ｓｉ基板３０３のＧａＮ層３０２の表面に対し、支持基板３０５を貼り付ける（たとえば、図１０を参照）。ここで、支持基板３０５には、たとえば、Ｓｉ基板、サファイア基板または石英基板などが用いられる。
ＧａＮ表面の算術平均粗さ（Ｒａ）は３０ｎｍ以下となるように、事前に平坦化加工が施されていることが望ましい。これは、支持基板３０５の貼付面についても同様である。
ＧａＮ−ｏｎ−Ｓｉ基板３０３のＧａＮ層３０２の表面に対し支持基板３０５を貼り付ける方法としては、たとえば、親水化接合法、加圧接合法またはプラズマ活性化接合法などの接合法であってもよいし、無機系接着剤材料などを用いる接着法であってもよい。さらに、支持基板３０５とＧａＮ−ｏｎ−Ｓｉ基板３０３のＧａＮ層３０２の表面との貼り合わせ面に任意の層間膜が設けられてもよい。当該層間膜の材料としては、たとえば、窒化Ｓｉまたはアルミナ膜などの、半導体保護膜として一般に用いる材料であることが望ましい。
このようにして、支持基板３０５とＧａＮ層３０２の表面とが接合された複合基板が作製することができる。
その後、ステップＳＴ３０３において、支持基板３０５とＧａＮ−ｏｎ−Ｓｉ基板３０３のＧａＮ層３０２の表面とが接合された複合基板のうち、出発基板のＳｉ基板３０１の表面に対しハードマスク３０６を形成する（たとえば、図１１を参照）。
ハードマスク３０６は、ドライエッチング耐性があり、かつ、ＳｉまたはＧａＮに対しエッチングの選択比を有する材料であることが望ましい。ハードマスク３０６の材料は、たとえば、窒化Ｓｉ、アルミナ膜または二酸化Ｓｉなどであってもよい。
これらの材料の形成手法は、たとえば、スパッタ法または蒸着法などの物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＰＶＤ）法、または、減圧化学気相成長法、プラズマ援用化学気相成長法または原子層堆積法などの化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法であってもよい。
また、上記のハードマスク３０６は、ステップＳＴ３０４以降の貫通溝を形成する工程におけるそれぞれの選択比に応じて、１層以上形成される構成であってもよい。
その後、ステップＳＴ３０４において、ステップＳＴ３０３において形成されたハードマスク３０６に対し、貫通溝を形成するためのレジストパターンを形成する。貫通溝のためのレジストパターンは、本実施の形態に関する半導体装置を構成する領域の平面視における四方を取り囲むように形成されなければならない。
貫通溝のためのレジストパターンを形成する手法としては、たとえば、フォトリソグラフィー技術が用いられる。当該レジストパターンにおいて貫通溝を形成する開口領域３０７は、ハードマスク３０６が外部環境に曝される領域であり、一方で、貫通溝が形成される開口領域３０７以外の領域である非開口領域は、レジストによってハードマスク３０６が保護される領域である。
その後、ステップＳＴ３０５において、外部環境に曝されている開口領域３０７に対応するハードマスク３０６のみが除去される（たとえば、図１２を参照）。ハードマスク３０６の除去手法においては、たとえば、薬液浸漬によるウェットエッチング、または、ドライエッチングが選択される。
そして、ハードマスク３０６を除去した後、さらに、開口領域３０７のＳｉ基板３０１の表面が外部環境に曝されることになる。その後、レジストパターンがハードマスク３０６から剥離されることによって、非開口領域に対応していたハードマスク３０６が外部環境に曝されることになる。
その後、ステップＳＴ３０６において、外部環境に曝されている開口領域３０７のＳｉ基板３０１のみが除去される（たとえば、図１３を参照）。この手法によって、数百μｍの厚さを有するＳｉ基板３０１が部分的に除去される。
そして、Ｓｉ基板３０１が除去された後、開口領域３０７に対応するＧａＮ層３０２が外部環境に曝されることになる。一方で、非開口領域では、ステップＳＴ３０６の間、ハードマスク３０６が完全に除去されることは許されない。
その後、ステップＳＴ３０７において、外部環境に曝されている開口領域３０７に対応するＧａＮ層３０２のみが除去される（たとえば、図１４を参照）。ＧａＮ層３０２の除去手法においては、たとえば、数μｍ以上、かつ、数十μｍ以下の厚さに相当するＧａＮ層３０２が部分的に除去される。
そして、ＧａＮ層３０２が除去された後、開口領域３０７に対応する領域の支持基板３０５との接合面が外部環境に曝されることになる。一方で、非開口領域では、ステップＳＴ３０７の間、ハードマスク３０６が完全に除去されることは許されない。
ここまでのステップＳＴ３０７までを経て、貫通溝３０８がＧａＮ−ｏｎ−Ｓｉ基板３０３に形成される。貫通溝３０８を形成することによって、以下の２つの効果を得ることができる。
１つ目の効果は、本実施の形態に関する特徴的な半導体装置の構造が形成することができることである。そして、２つ目の効果は、応力開放によって、基板除去工程で生じ得るＧａＮ層３０２へのクラックまたは割れの発生を抑制することである。
その後、ステップＳＴ３０８において、非開口領域のハードマスク３０６が除去される。ステップＳＴ３０８におけるハードマスク３０６の除去手法には、ドライエッチングの手法を用いることが望ましい。
ドライエッチングは、エッチングの進行方法に異方性を有する。また、貫通溝３０８が形成された領域の側面には、ＧａＮ層３０２およびＳｉ基板３０１が存在している。そして、これらに対するエッチングの進行を抑制するために、ドライエッチングの手法を用いる。
そして、ハードマスク３０６を除去した後、非開口領域では、島状のＳｉ基板３０１が外部環境に曝されることになる。
その後、ステップＳＴ３０９において、外部環境に曝されている非開口領域のＳｉ基板３０１すべてが除去される（たとえば、図１５を参照）。Ｓｉ基板３０１の除去手法においては、Ｓｉ基板３０１を除去した後、ＧａＮ層３０２が外部環境に曝されることになる。
この際、エッチング面を平坦化するために、たとえば、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、すなわち、ＣＭＰ）、または、機械研削などの平坦化処理を加えてもよい。
その後、ステップＳＴ３１０において、密着層または核形成層を形成する。なお、このステップＳＴ３１０は省略されてもよい。ステップＳＴ３１０を省略することによって得られる半導体装置の構造およびその構成によって生じる効果については、第１の実施の形態および第４の実施の形態において説明されたとおりである。
密着層または核形成層は、ステップＳＴ３１１以降の工程において、ダイヤモンド基板を成長または接合させる際の、密着性を向上させる目的で形成されるものである。
密着層または核形成層の材料としては、たとえば、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が一般的に用いられる。しかしながら、たとえば、熱伝導性に優れるダイヤモンドナノ粒子、ダイヤモンドライクカーボン、グラフェンまたはグラファイトなどが用いられてもよい。
また、密着層または核形成層は、貫通溝３０８の内部にも被覆するように形成されなければならない。この際、密着層または核形成層の表面を平坦化するために、たとえば、ＣＭＰまたは機械研削などの平坦化処理を加えてもよい。
その後、ステップＳＴ３１１において、ＧａＮ層３０２の上面および貫通溝の内部にダイヤモンド層３０９が形成される（たとえば、図１６を参照）。ダイヤモンド層３０９の形成手法としては、たとえば、ＣＨ４−Ｈ２−Ｏ２系ガスを用いるマイクロ波ＣＶＤ法またはホットフィラメントＣＶＤ法などの気相成長、または、ダイヤモンド自立基板との接合方式を用いるとよい。
気相成長であれば、自立するために十分厚膜化しなければならない。一方で、接合法式であれば、貫通溝３０８に合う自立基板の加工が必要である。
このようにして、ダイヤモンド基板の上面の凹部に、ＧａＮ層３０２が形成された構造を作製することができる。形成するダイヤモンドの電気絶縁性は高いことが望ましい。また、ダイヤモンド層３０９は、貫通溝３０８の内部を空隙なく完全に充填することが望ましい。
形成されるダイヤモンドの結晶性は、単結晶であっても多結晶であってもよい。また、形成されるダイヤモンドの熱輸送特性は、長距離秩序がある単結晶であるほど優れているため、結晶流は大きく、かつ、高い結晶性を有するものが望ましい。
その後、ステップＳＴ３１２において、ＧａＮ層３０２と支持基板３０５とが遊離される（たとえば、図１７を参照）。遊離工程としては、たとえば、薬液を用いるウェットエッチング法を採用するとよい。しかしながら、薬液によって遊離部分以外の構成が損なわれないよう注意すべきである。
その後、ステップＳＴ３１３において、ＧａＮ層３０２の表面が環境に曝されることになる。このＧａＮ層３０２の表面に、たとえば、電極の形成などのデバイスプロセスを施すことによって、本実施の形態に関する半導体装置の構造を作製することができる。
このような半導体装置の構成によれば、Ｓｉ基板３０１を全面除去する前に貫通溝３０８を形成することによって、異種材料の格子不整合に起因する応力開放が分散される。そのため、クラックまたは割れがＧａＮ層３０２の内部、または、半導体装置の内部に侵入することを抑制することができる。
また、電気絶縁性の高いダイヤモンドが貫通溝３０８の内部に充填されることによって、ダイヤモンドが素子間分離の機能を担うことができる。これによって、デバイスプロセスにおいて素子間分離工程を簡略化することができる。
素子間分離工程において、たとえば、選択イオン注入プロセスが採用されているとすれば、当該工程を省略することができる。また、選択イオン注入プロセスを省略することによって、たとえば、高温熱履歴が許諾されるなどのプロセス上の自由度を向上させることができる。
＜第８の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図８は、図１から図６に例が示された半導体装置の、製造方法の別の例を示すフローチャートである。また、図１８から図２３は、本実施の形態に関する半導体装置の、製造工程の例を示す断面図である。以下、図８および図１８から図２３を参照しつつ、本実施の形態に関する半導体装置の製造方法を説明する。
まず、ステップＳＴ４０１に例が示されるように、本製造方法では、ダイヤモンド自立基板３１０を出発基板として用意する（たとえば、図１８を参照）。本実施の形態で適用されるダイヤモンド自立基板３１０の電気絶縁性は、高いことが望ましい。また、ダイヤモンド自立基板３１０の表面を平坦化するために、たとえば、ＣＭＰまたは機械研削などの平坦化処理を加えてもよい。
その後、ステップＳＴ４０２において、ダイヤモンド自立基板３１０の表面に対しハードマスク３１１を形成する（たとえば、図１９を参照）。ハードマスク３１１は、ドライエッチング耐性があり、かつ、ダイヤモンドに対しエッチングの選択比を有する材料であることが望ましい。ハードマスク３１１の材料は、たとえば、窒化Ｓｉ、アルミナ膜または二酸化Ｓｉなどであってもよい。
これらの材料の形成手法は、たとえば、ＰＶＤ法またはＣＶＤ法などであってもよい。また、ハードマスク３１１は、１層以上形成される構成であってもよい。
その後、ステップＳＴ４０３において、ステップＳＴ４０２で形成されたハードマスク３１１に対し、ダイヤモンド自立基板３１０に凹部を形成するためのレジストパターンを形成する。凹部を形成するためのレジストパターンは、本実施の形態に関する半導体装置を構成する領域の平面視における四方を取り囲むように形成されなければならない。
凹部を形成するためのレジストパターンを形成する手法としては、たとえば、フォトリソグラフィー技術が用いられる。当該レジストパターンにおいて凹部を形成する開口領域３１２は、ハードマスク３１１が外部環境に曝される領域であり、一方で、凹部が形成される開口領域３１２以外の領域である非開口領域は、レジストによってハードマスク３１１が保護される領域である。
その後、ステップＳＴ４０４において、外部環境に曝されている開口領域３１２に対応するハードマスク３１１のみが除去される（たとえば、図２０を参照）。ハードマスク３１１の除去手法においては、たとえば、薬液浸漬によるウェットエッチング、または、ドライエッチングが選択される。
そして、ハードマスク３１１を除去した後、さらに、開口領域３１２はダイヤモンド自立基板３１０の表面が外部環境に曝されることになる。その後、レジストパターンがハードマスク３１１から剥離されることによって、非開口領域に対応していたハードマスク３１１が外部環境に曝されることになる。
その後、ステップＳＴ４０５において、外部環境に曝されている開口領域３１２のダイヤモンド自立基板３１０のみが部分的に除去される。そして、開口領域３１２に対応する領域に凹部３１３が形成される（たとえば、図２１を参照）。開口領域３１２のダイヤモンド基板を除去する方法は、この他、本実施の形態において目的に適合するいかなる除去手法であってもよい。
ダイヤモンド自立基板３１０の除去量は、製造される半導体装置の寸法に合う膜厚に適正に制御されなければならない。そのため、開口領域３１２のすべてを貫通してダイヤモンド自立基板３１０を除去することは想定しない。
ダイヤモンド自立基板３１０が部分的に除去された後、開口領域３１２のダイヤモンド自立基板３１０のエッチング面、すなわち、凹部３１３が外部環境に曝されることになる。この際、ダイヤモンド自立基板３１０のエッチング面を平坦化するために、たとえば、ＣＭＰまたは機械研削などの平坦化処理を加えてもよい。
その後、ステップＳＴ４０６において、外部環境に曝されているダイヤモンド自立基板３１０のエッチング面、すなわち、凹部３１３に対し、窒化物半導体層３１４が形成される（たとえば、図２２を参照）。窒化物半導体層３１４の形成方法としては、たとえば、有機金属化学気相堆積（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＭＯＣＶＤ）法、または、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ、すなわち、ＭＢＥ）法などであってもよい。または、Ｊ．Ｗ．Ｓｈｏｎらによって報告されている、グラフェンフィルム上に窒化物半導体を結晶成長させる手法などを用いてもよい（Ｊ．Ｗ．Ｓｈｏｎ，Ｊ．Ｏｈｔａ，Ｋ．Ｕｅｎｏ，Ａ．Ｋｏｂａｙａｓｈｉ，ａｎｄ Ｈ．Ｆｕｊｉｏｋａ，“Ｓｔｒｕｃｔｕｒａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＧａＮ ｆｉｌｍｓ ｇｒｏｗｎ ｏｎ ｍｕｌｔｉｌａｙｅｒ ｇｒａｐｈｅｎｅ ｆｉｌｍｓ ｂｙ ｐｕｌｓｅｄ ｓｐｕｔｔｅｒｉｎｇ”，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ ７，０８５５０２ （２０１４）．）。この他、本実施の形態に関する半導体装置の目的に適合するいかなる結晶成長手法であってもよい。
また、窒化物半導体層３１４は少なくとも１層で構成されるものであればよい。たとえば、ＨＥＭＴデバイスの場合、２ＤＥＧを形成するために電子走行層となる第１のエピタキシャル半導体層と、障壁層となる第２のエピタキシャル半導体層とを形成する。
成長する窒化物半導体層３１４の厚さは制御されなければならず、かつ、ダイヤモンド自立基板３１０の非エッチング面である表面と同じ高さである必要がある。
また、ダイヤモンド自立基板３１０と窒化物半導体層３１４との間に、第２の実施の形態または第５の実施の形態で述べられた密着層または核形成層、または、ダイヤモンド自立基板３１０と窒化物半導体層３１４との間の格子不整合を緩和する格子緩和層が介在していてもよい。
窒化物半導体層３１４を形成した後、開口領域３１２の窒化物半導体層３１４の表面が外部環境に曝されることになる。この際、窒化物半導体層３１４の表面を平坦化するために、たとえば、ＣＭＰまたは機械研削などの平坦化処理を加えてもよい。
その後、ステップＳＴ４０７において、非開口領域であるダイヤモンド自立基板３１０の表面のハードマスク３１１が除去される（たとえば、図２３を参照）。ステップＳＴ４０７におけるハードマスク３１１の除去手法は、薬液を用いるウェットエッチングであっても、ドライエッチングであってもよい。
窒化物半導体層３１４に対し薬液耐性を有する薬液を使うことができる場合、ウェットエッチングの除去手法は窒化物半導体層３１４への損傷の影響が少なく、かつ、簡便にハードマスク３１１を除去することができる。
その後、ステップＳＴ４０８において、窒化物半導体層３１４の表面に、たとえば、電極の形成などのデバイスプロセスを施すことによって、本実施の形態に関する半導体装置の構造が作製することができる。
このような半導体装置の構成によれば、電気絶縁性の高いダイヤモンドが窒化物半導体層３１４の平面視における四方を取り囲んでいることによって、ダイヤモンド自立基板３１０が素子間分離の機能を担うことができる。これによって、デバイスプロセスにおいて素子間分離工程を簡略化することができる。
素子間分離工程において、たとえば、選択イオン注入プロセスが採用されているとすれば、当該工程を省略することができる。また、選択イオン注入プロセスを省略することによって、たとえば、高温熱履歴が許諾されるなどのプロセス上の自由度を向上させることができる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、ダイヤモンドからなるダイヤモンド基板２３と、窒化物半導体層とを備える。ここで、窒化物半導体層は、たとえば、エピタキシャル半導体層２、エピタキシャル半導体層２Ａ、エピタキシャル半導体層２Ｂ、エピタキシャル半導体層２Ｃ、エピタキシャル半導体層３、エピタキシャル半導体層３Ａ、エピタキシャル半導体層３Ｂおよびエピタキシャル半導体層３Ｃのうちの少なくとも１つに対応するものである。そして、エピタキシャル半導体層２およびエピタキシャル半導体層３は、ダイヤモンド基板２３の上面１０９に形成された凹部１７の内部に形成される。
このような構成によれば、高い熱伝導率を有するダイヤモンドが、窒化物半導体層の下面に加えて側面にも接触して形成されている。そのため、窒化物半導体層の上面に素子構造などが形成されることによって窒化物半導体層を含む半導体装置が発熱源となる場合、半導体装置の下方に加えて側方に高い放熱性能を発揮することができる。したがって、半導体装置の温度上昇を大幅に抑制することができる。
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、エピタキシャル半導体層２およびエピタキシャル半導体層３は、平面視においてダイヤモンド基板２３の上面１０９に全周囲を囲まれて形成される。このような構成によれば、半導体装置の全側方に高い放熱性能を発揮することができる。したがって、半導体装置の温度上昇を大幅に抑制することができる。
また、以上に記載された実施の形態によれば、ダイヤモンド基板２３の上面１０９と、エピタキシャル半導体層３の上面４０１とが、同一平面上に位置する。このような構成によれば、エピタキシャル半導体層２の側方およびエピタキシャル半導体層３の側方を漏れなくダイヤモンド基板２３によって覆うことができるため、半導体装置の側方に高い放熱性能を発揮することができる。
また、以上に記載された実施の形態によれば、ダイヤモンド基板２３は、電気絶縁性を有する。このような構成によれば、ダイヤモンド基板２３の凸部１６を半導体装置の素子間分離領域として利用することができる。そのため、別途素子間分離領域を形成するための工程を設ける必要がなくなり、製造工程を簡略化することができる。
また、以上に記載された実施の形態によれば、半導体装置は、ダイヤモンド基板２３の凹部１７の内壁に形成される、介在層を備える。ここで、介在層は、たとえば、密着層または核形成層１９、密着層または核形成層１９Ａ、密着層または核形成層１９Ｂおよび密着層または核形成層１９Ｃのうちの少なくとも１つに対応するものである。エピタキシャル半導体層２およびエピタキシャル半導体層３は、密着層または核形成層１９を介してダイヤモンド基板２３の凹部１７の内部に形成される。このような構成によれば、エピタキシャル半導体層２およびエピタキシャル半導体層３を形成した後にそれらを覆うダイヤモンド層を形成する場合に、エピタキシャル半導体層２およびエピタキシャル半導体層３とダイヤモンド層との密着性を高めることができる。また、エピタキシャル半導体層２およびエピタキシャル半導体層３を形成した後にそれらを覆うダイヤモンド層を形成する場合に、エピタキシャル半導体層２およびエピタキシャル半導体層３に生じる欠損または損傷を抑制することができる。
また、以上に記載された実施の形態によれば、介在層は、ダイヤモンド自立基板３１０と窒化物半導体層３１４との間の格子不整合を緩和する格子緩和層である。このような構成によれば、ダイヤモンド自立基板３１０の凹部３１３に窒化物半導体層３１４を形成する場合に、格子不整合を緩和して結晶欠陥の少ない窒化物半導体層３１４を形成することができる。
また、以上に記載された実施の形態によれば、半導体装置は、エピタキシャル半導体層３の上面に形成される電極部を備える。ここで、電極部は、たとえば、ドレイン電極金属１０１、ドレイン電極金属１０１Ｂ、ドレインまたはソース電極金属１０２、ドレインまたはソース電極金属１０２Ｂ、ゲート電極金属１０６およびゲート電極金属１０６Ｂのうちの少なくとも１つに対応するものである。このような構成によれば、エピタキシャル半導体層３の上面に素子構造などが形成されることによって半導体装置が発熱源となる場合、半導体装置の下方に加えて側方に高い放熱性能を発揮することができる。
以上に記載された実施の形態によれば、半導体装置の製造方法において、半導体基板の上面に窒化物半導体層を形成する。ここで、半導体基板は、たとえば、Ｓｉ基板３０１に対応するものである。また、窒化物半導体層は、たとえば、ＧａＮ層３０２に対応するものである。そして、ＧａＮ層３０２の表面と支持基板３０５とを接合する。そして、Ｓｉ基板３０１の下面にハードマスク３０６を形成する。そして、ハードマスク３０６に開口領域３０７を有するパターンを形成する。そして、開口領域３０７に対応するＳｉ基板３０１、さらには、ＧａＮ層３０２を除去することによって、Ｓｉ基板３０１およびＧａＮ層３０２を貫通する溝３０８を形成する。そして、ハードマスク３０６およびＳｉ基板３０１を除去する。そして、支持基板３０５の表面に、ＧａＮ層３０２を覆うダイヤモンド層３０９を形成する。そして、ＧａＮ層３０２の表面およびダイヤモンド層３０９の表面と、支持基板３０５とを遊離させる。
このような構成によれば、Ｓｉ基板３０１を全面的に除去する工程の前に、Ｓｉ基板３０１およびＧａＮ層３０２を貫通する溝３０８をあらかじめ形成しておくことによって、ＧａＮ層３０２において、応力緩和に起因するクラックまたは割れが生じることを抑制することができる。
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
また、以上に記載された実施の形態によれば、ダイヤモンドからなるダイヤモンド基板を用意する。ここで、ダイヤモンド基板は、たとえば、ダイヤモンド自立基板３１０に対応するものである。そして、ダイヤモンド自立基板３１０の表面にハードマスク３１１を形成する。そして、ハードマスク３１１に開口領域３１２を有するパターンを形成する。そして、開口領域３１２に対応するダイヤモンド自立基板３１０を除去することによって凹部３１３を形成する。そして、凹部３１３の内部に窒化物半導体層３１４をエピタキシャル成長させる。
このような構成によれば、商業的にダイヤモンド自立基板３１０が実現された場合には、本実施形態に関する半導体装置の商業的な製造を簡便に行うことができる。また、商業的にダイヤモンド自立基板３１０を除去する工程が実現された場合には、本実施形態に関する半導体装置の商業的な製造を簡便に行うことができる。
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
２，２Ａ，２Ｂ，２Ｃ，３，３Ａ，３Ｂ，３Ｃ エピタキシャル半導体層、１６，１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ 凸部、１７，１７Ａ，１７Ｂ，１７Ｃ，３１３ 凹部、１９，１９Ａ，１９Ｂ，１９Ｃ 密着層または核形成層、２１，２１Ａ，２１Ｂ，２１Ｃ，２４，２４Ａ，２４Ｂ，２４Ｃ，２８，２８Ｂ 接合界面、２３，２３Ａ，２３Ｂ，２３Ｃ ダイヤモンド基板、２５，２５Ｂ 下面、１０１，１０１Ｂ ドレイン電極金属、１０２，１０２Ｂ ドレインまたはソース電極金属、１０５，１０５Ｂ 表面保護膜、１０６，１０６Ｂ ゲート電極金属、１０７ ソースまたはドレインパッド電極金属、１０８ ドレインまたはソースパッド電極金属、１０９，１０９Ｂ，４０１，４０１Ａ，４０１Ｂ，４０１Ｃ 上面、２０１ 電界効果トランジスタ、２０１Ｂ マルチフィンガー型ＨＥＭＴ、２０２，２０２Ｂ 素子間分離領域、３０１ Ｓｉ基板、３０２ ＧａＮ層、３０３ ＧａＮ−ｏｎ−Ｓｉ基板、３０５ 支持基板、３０６，３１１ ハードマスク、３０７，３１２ 開口領域、３０８ 貫通溝、３０９ ダイヤモンド層、３１０ ダイヤモンド自立基板、３１４ 窒化物半導体層。

Claims (8)

  1. ダイヤモンドからなるダイヤモンド基板と、
    前記ダイヤモンド基板の上面に形成された凹部の内部に形成される窒化物半導体層とを備え、
    前記窒化物半導体層は、平面視において前記ダイヤモンド基板の前記上面に全周囲を囲まれて形成される、
    半導体装置。
  2. ダイヤモンドからなるダイヤモンド基板と、
    前記ダイヤモンド基板の上面に形成された凹部の内部に形成される窒化物半導体層とを備え、
    前記ダイヤモンド基板の前記上面と、前記窒化物半導体層の上面とが、同一平面上に位置する、
    半導体装置。
  3. ダイヤモンドからなるダイヤモンド基板と、
    前記ダイヤモンド基板の上面に形成された凹部の内部に形成される窒化物半導体層とを備え、
    前記ダイヤモンド基板は、電気絶縁性を有する、
    半導体装置。
  4. 前記ダイヤモンド基板の前記凹部の内壁に形成される、介在層をさらに備え、
    前記窒化物半導体層は、前記介在層を介して前記ダイヤモンド基板の前記凹部の内部に形成される、
    請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 前記介在層は、前記ダイヤモンド基板と前記窒化物半導体層との間の格子不整合を緩和する格子緩和層である、
    請求項４に記載の半導体装置。
  6. 前記窒化物半導体層の上面に形成される電極部をさらに備える、
    請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  7. 半導体基板の上面に窒化物半導体層を形成し、
    前記窒化物半導体層の表面と支持基板とを接合し、
    前記半導体基板の下面にハードマスクを形成し、
    前記ハードマスクに開口領域を有するパターンを形成し、
    前記開口領域に対応する前記半導体基板、さらには、前記窒化物半導体層を除去することによって、前記半導体基板および前記窒化物半導体層を貫通する溝を形成し、
    前記ハードマスクおよび前記半導体基板を除去し、
    前記支持基板の表面に、前記窒化物半導体層を覆うダイヤモンド層を形成し、
    前記窒化物半導体層の表面および前記ダイヤモンド層の表面と、前記支持基板とを遊離させる、
    半導体装置の製造方法。
  8. ダイヤモンドからなるダイヤモンド基板を用意し、
    前記ダイヤモンド基板の表面にハードマスクを形成し、
    前記ハードマスクに開口領域を有するパターンを形成し、
    前記開口領域に対応する前記ダイヤモンド基板を除去することによって凹部を形成し、
    前記凹部の内部に窒化物半導体層をエピタキシャル成長させる、
    半導体装置の製造方法。
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