TWI732155B - 半導體裝置及其形成方法 - Google Patents

Abstract

半導體裝置包含第一複合III-V族半導體層設置於複合基底上，以及第二III-V族半導體層設置於第一複合III-V族半導體層上。半導體裝置也包含閘極結構設置於第二III-V族半導體層上，以及源極電極和汲極電極設置於第二III-V族半導體層上和閘極結構的相對兩側。半導體裝置更包含場板設置於閘極結構與汲極電極之間，以及導電結構穿過第二III-V族半導體層和第一複合III-V族半導體層，其中場板藉由導電結構與複合基底電性連接。

Description

半導體裝置及其形成方法

本發明是關於半導體裝置，特別是關於具有將場板與基底電性連接之導電結構的半導體裝置及其形成方法。

半導體裝置被用於各種電子應用中，例如高功率裝置、個人電腦、手機、數位相機及其他電子裝置。這些半導體裝置一般藉由在半導體基底上沉積絕緣層或介電層、導電層材料和半導體層材料，隨後藉由使用微影(photolithography)製程將各種材料層圖案化以製造而成。因此，在半導體基底上形成電路裝置和組件。

在這些裝置中，由於高電子遷移率電晶體(high-electron mobility transistors，HEMTs)具有例如高輸出功率和高崩潰電壓的優勢，它們被廣泛地使用於高功率的應用中。

雖然現存的半導體裝置及其形成方法已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此半導體積體電路和技術目前仍有需克服的問題。

本發明提供了半導體裝置的實施例及其形成方法 的實施例，特別是高電子遷移率電晶體(HEMT)。在本發明的一些實施例中，使用具有高熱傳係數(thermal conductivity coefficient)的複合基底，並將設置於閘極結構與汲極電極之間的場板藉由導電結構電性連接至複合基底，以同時達到降低電場與散熱的目的，進而改善高電流密度之半導體裝置的運作效能。

根據一些實施例，提供半導體裝置。半導體裝置包含第一複合III-V族半導體層設置於複合基底上，以及第二III-V族半導體層設置於第一複合III-V族半導體層上。半導體裝置也包含閘極結構設置於第二III-V族半導體層上，以及源極電極和汲極電極設置於第二III-V族半導體層上和閘極結構的相對兩側。半導體裝置更包含場板設置於閘極結構與汲極電極之間，以及導電結構穿過第二III-V族半導體層和第一複合III-V族半導體層，其中場板藉由導電結構與複合基底電性連接。

根據一些實施例，提供半導體裝置。半導體裝置包含第一複合III-V族半導體層設置於複合基底上，以及第二III-V族半導體層設置於第一複合III-V族半導體層上。半導體裝置也包含源極電極、閘極結構和汲極電極設置於第二III-V族半導體層上，且閘極結構位於源極電極與汲極電極之間。半導體裝置更包含第一場板區設置於閘極結構與汲極電極之間，以及第一導電結構電性連接第一場板區與複合基底，其中第一導電結構與源極電極電性隔離。

根據一些實施例，提供半導體裝置的形成方法。 半導體裝置的形成方法包含在複合基底上形成第一複合III-V族半導體層，以及在第一複合III-V族半導體層上形成第二III-V族半導體層。半導體裝置的形成方法也包含在第二III-V族半導體層上形成源極電極、閘極結構和汲極電極，且閘極結構位於源極電極與汲極電極之間。半導體裝置的形成方法更包含在閘極結構與汲極電極之間形成場板，以及形成導電結構穿過第二III-V族半導體層和第一複合III-V族半導體層，且場板藉由導電結構與複合基底電性連接。

本發明的半導體裝置可應用於多種類型的半導體裝置，為讓本發明之特徵和優點能更明顯易懂，下文特舉出應用於增強型(enhanced mode，即normally-off)之高電子遷移率電晶體(HEMT)的實施例，並配合所附圖式，作詳細說明如下。

100a、100b、100c、100d、100e、100f、100g‧‧‧半導體裝置

101‧‧‧基底

103‧‧‧緩衝層

105‧‧‧晶種層

106‧‧‧複合基底

107‧‧‧第一複合III-V族半導體層

107’‧‧‧基座

107’s‧‧‧頂面

107”‧‧‧鰭片結構

109‧‧‧第二III-V族半導體層

111‧‧‧閘極結構

112‧‧‧第一溝槽

113‧‧‧第一導電部分

115‧‧‧第一介電層

117‧‧‧源極電極

119‧‧‧汲極電極

121‧‧‧第二導電部分

123‧‧‧第二介電層

125‧‧‧閘極金屬層

127‧‧‧第三介電層

129‧‧‧場板

129a‧‧‧第一場板區

129b‧‧‧第二場板區

129c‧‧‧第三場板區

131‧‧‧第四介電層

132‧‧‧第二溝槽

133a‧‧‧第三導電部分

133b、133d‧‧‧導電層

133c、133e‧‧‧導孔

133c1‧‧‧第一導孔

133c2‧‧‧第二導孔

133c3‧‧‧第三導孔

134‧‧‧開口

150a、150b、150c、150d1、150d2、150d3‧‧‧導電結構

藉由以下的詳述配合所附圖式，我們能更加理解本發明實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。

第1A-1G圖是根據一些實施例，顯示形成第1G圖之半導體裝置之各個中間階段的剖面示意圖；第2圖是根據一些實施例，顯示半導體裝置的上視圖，其中第1G圖是沿著第2圖中線I-I’的半導體裝置的剖面示意圖；第3圖是根據一些實施例，顯示半導體裝置的上視圖；第4A圖是根據一些實施例，顯示半導體裝置的上視圖； 第4B圖是根據一些實施例，顯示第4A圖中A區域的放大示意圖；第5圖是根據一些實施例，顯示半導體裝置的上視圖；第6A圖是根據一些實施例，顯示半導體裝置的透視圖；第6B圖是根據一些實施例，顯示半導體裝置的剖面示意圖，其中第6B圖是沿著第6A圖中線X1-X2的半導體裝置的剖面示意圖；第7A圖是根據一些實施例，顯示半導體裝置的透視圖；第7B圖是根據一些實施例，顯示半導體裝置的剖面示意圖，其中第7B圖是沿著第7A圖中線X1-X2的半導體裝置的剖面示意圖；第8A圖是根據一些實施例，顯示半導體裝置的透視圖；以及第8B圖是根據一些實施例，顯示半導體裝置的剖面示意圖，其中第8B圖是沿著第8A圖中線X1-X2的半導體裝置的剖面示意圖。

以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的 範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。

第1A-1G圖是根據一些實施例，顯示形成第1G圖之半導體裝置100a之各個中間階段的剖面示意圖。

根據一些實施例，如第1A圖所示，提供複合基底106。複合基底106包含基底101、設置於基底101上的緩衝層103和設置於緩衝層103上的晶種層105。值得注意的是，基底101可由具有高熱傳係數的材料製成，例如氮化鋁(AlN)。一些實施例中，基底101包含陶瓷材料。陶瓷材料包含金屬無機材料。一些其他的實施例中，基底101可由矽(Si)、碳化矽(SiC)、氮化鎵(GaN)、二氧化矽(SiO₂)、藍寶石(Sapphire)或前述之組合所形成。上述藍寶石基板為氧化鋁及形成在其上方的氮化鎵組成。

一些實施例中，緩衝層103的設置是用來作為後續形成的晶種層105與基底101之間的間隔層，避免晶種層105直接與基底101接觸。緩衝層103可由氧化矽、氮化矽、氮氧化矽、前述之組合或其他材料所形成。一些實施例中，緩衝層103的形成方法可包含有機金屬化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、其他合適的方法或前述之組合。此外，一些實施例中，緩衝層103可為多層結構。

一些實施例中，晶種層105可由矽(Si)或其他合適之材料所形成。一些實施例中，晶種層105的形成方法可包含選擇性磊晶成長(selective epitaxy growth,SEG)製程、化學氣相沉積法(chemical vapor deposition,CVD)製程(例如，氣相磊晶(vapor-phase epitaxy,VPE)製程、低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)製程、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition,UHV-CVD)製程)、分子束磊晶製程、沉積經摻雜的非晶半導體(例如，Si)之後固相磊晶再結晶(solid-phase epitaxial recrystallization,SPER)步驟、藉由直接轉貼晶種的方式或其他合適的製程。第1A圖繪示的複合基底106由基底101、緩衝層103和晶種層105構成，但複合基底106亦可包含其他層膜，本揭露並不以此為限。

接著，根據一些實施例，如第1B圖所示，在複合基底106上形成第一複合III-V族半導體層107，以及在第一複合III-V族半導體層107上形成第二III-V族半導體層109。一些實施例中，第一複合III-V族半導體層107由未摻雜的(undoped)氮化鎵(GaN)或者結合多層摻雜與未摻雜的氮化鎵交錯製成，且第二III-V族半導體層109由摻雜後的氮化鋁鎵(AlGaN)製成。

一些其他的實施例中，第一複合III-V族半導體層107和第二III-V族半導體層109的材料可包含氮化鋁鎵 (AlGaN)、氮化鎵(GaN)、氮化鋁(AlN)、砷化鎵(GaAs)、磷化銦鎵(GaInP)、砷化鋁鎵(AlGaAs)、磷化銦(InP)、砷化銦鋁(InAlAs)、深化銦鎵(InGaAs)、其他合適的III-V族材料或前述之組合。值得注意的是，第一複合III-V族半導體層107和第二III-V族半導體層109包含不同的材料以形成異質接合(heterojunction)，使得第一複合III-V族半導體層107與第二III-V族半導體層109之間的界面藉由異質材料之能隙(band gap)差而產生二維電子氣(two-dimensional electron gas，2DEG)的電流。

此外，第一複合III-V族半導體層107和第二III-V族半導體層109的形成方法可包含有機金屬化學氣相沉積(metal organic chemical vapor deposition，MOCVD)或其他合適的方法。一些其他的實施例中，第一複合III-V族半導體層107和第二III-V族半導體層109可分別包含多層的結構。

接續前述，如第1B圖所示，在第二III-V族半導體層109上形成閘極結構111，並形成穿過第二III-V族半導體層109、第一複合III-V族半導體層107、晶種層105和緩衝層103的第一溝槽112。

一些實施例中，閘極結構111可由P型摻雜之氮化鎵製成。一些其他的實施例中，閘極結構111可包含P型摻雜之氮化鋁鎵(AlGaN)、氮化鎵(GaN)、氮化鋁(AlN)、砷化鎵(GaAs)、磷化銦鎵(GaInP)、砷化鋁鎵(AlGaAs)、磷化銦(InP)、砷化銦鋁(InAlAs)、深化銦鎵(InGaAs)、其他合適的III-V族材料或前述之組合。此外，閘極結構111的形成方法可包含前述 之沉積或磊晶製程，以及離子植入(ion implantation)或原位(in-situ)摻雜製程。

此外，可選擇性地形成閘極結構111。舉例而言，在空乏型(depletion mode，即normall-on)之高電子遷移率電晶體(HEMT)中可省略閘極結構111。在此實施例中，後續形成的閘極金屬層125將直接接觸第二III-V族半導體層109，且後續形成的閘極金屬層125將作為半導體裝置的閘極結構。

值得注意的是，移除一部分的第二III-V族半導體層109、第一複合III-V族半導體層107、晶種層105和緩衝層103以形成第一溝槽112。第一溝槽112的形成方法可包含在第二III-V族半導體層109上形成遮罩層(未繪示)。然後，藉由實施圖案化製程將遮罩層圖案化以形成圖案化的遮罩(未繪示)。圖案化製程包含微影製程和蝕刻製程。微影製程包含光阻塗佈(例如旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、洗滌和烘乾(例如硬烤)。蝕刻製程包含乾式蝕刻或濕式蝕刻。結果，圖案化的遮罩暴露出第二III-V族半導體層109的一部分。然後，使用圖案化的遮罩為遮罩實施乾式蝕刻或濕式蝕刻製程以形成第一溝槽112。

根據一些實施例，如第1C圖所示，在第一溝槽112內形成第一導電部分113，以及在第二III-V族半導體層109上形成第一介電層115。第一介電層115順應性地(conformally)覆蓋第一導電部分113和閘極結構111。

一些實施例中，第一導電部分113可由多晶矽、金屬或其他導電材料製成。第一導電部分113可由沉積製程形 成，例如化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)製程、金屬有機化學氣相沉積(MOCVD)製程、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)製程或前述之組合。

此外，第一介電層115可由氧化矽、氮化矽、氮氧化矽或其他合適的介電材料製成。再者，第一介電層115可藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、高密度電漿化學氣相沉積(HDPCVD)製程或前述之組合以形成。

根據一些實施例，如第1D圖所示，在第一導電部分113上形成第二導電部分121，以及在第二III-V族半導體層109上形成源極電極117和汲極電極119。明確而言，第二導電部分121、源極電極117和汲極電極119穿過第一介電層115和第二III-V族半導體層109。一些其他的實施例中，源極電極117和汲極電極119的底部嵌入第一複合III-V族半導體層107內。在本實施例中，閘極結構111位於源極電極117與汲極電極119之間。

一些實施例中，第二導電部分121、源極電極117和汲極電極119係由導電材料製成，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)或其他合適的材料。此外，第二導電部分121、源極電極117和汲極電極119可為單層的 金屬結構或多層的金屬堆疊結構。源極電極117、汲極電極119與第一複合III-V族半導體層107之間形成歐姆接觸(Ohmic contact)。

值得注意的是，一些實施例中，第二導電部分121與源極電極117和汲極電極119係在同一製程中使用相同的材料製成。此外，第二導電部分121、源極電極117和汲極電極119的形成方法可相似或相同於第一導電部分113的形成方法，在此便不重複敘述。

接續前述，根據一些實施例，如第1E圖所示，在第一介電層115上形成第二介電層123，且在閘極結構111上形成閘極金屬層125。明確而言，閘極金屬層125穿過第二介電層123和第一介電層115，且直接接觸閘極結構111。

一些實施例中，第二介電層123的製程和材料可相似或相同於第一介電層115的製程和材料，在此便不重複敘述。此外，一些實施例中，閘極金屬層125可由導電材料製成，例如鎳(Ni)、金(Au)、前述之組合或其他合適的材料。閘極金屬層125與閘極結構111之間形成蕭特基接觸(Schottky contact)。閘極金屬層125的形成方法可相似或相同於第一導電部分113的形成方法，在此便不重複敘述。

根據一些實施例，如第1F圖所示，在第二介電層123上形成第三介電層127，且在第三介電層127上形成場板129。明確而言，場板129位於閘極金屬層125上且延伸至閘極金屬層125與汲極電極119之間，場板129藉由第三介電層127與閘極金屬層125電性隔離。

一些實施例中，第三介電層127的製程和材料可相似或相同於第一介電層115的製程和材料，在此便不重複敘述。此外，一些實施例中，場板129可由多晶矽、金屬或其他合適的導電材料製成，且可使用沉積製程和圖案化製程以形成。

隨後，在第三介電層127上形成第四介電層131。第四介電層131的製程和材料可相似或相同於第一介電層115的製程和材料，在此便不重複敘述。接著，在第二導電部分121上形成第二溝槽132，且在場板129上形成開口134。明確而言，移除一部分的第二介電層123、第三介電層127和第四介電層131，以形成暴露出第二導電部分121的第二溝槽132，以及移除另一部分的第四介電層131，以形成暴露出場板129的開口134。一些實施例中，第二溝槽132和開口134可在同一道蝕刻製程中形成。

根據一些實施例，如第1G圖所示，在第二溝槽132內形成第三導電部分133a，在第三導電部分133a上形成導電層133b，在開口134內形成導孔133c，以及在導孔133c上形成導電層133d。一些實施例中，第三導電部分133a、導電層133b、導孔133c和導電層133d可由金屬、多晶矽或其他合適的導電材料製成，且可使用沉積製程和圖案化製程以形成。

在形成導電層133b和133d之後，完成具有導電結構150a的半導體裝置100a。值得注意的是，導電結構150a包含第一導電部分113、第二導電部分121和第三導電部分133a，且導電結構150a與閘極金屬層125位於源極電極117 的相對兩側。

第2圖是根據一些實施例，顯示半導體裝100a置的上視圖，其中第1G圖是沿著第2圖中線I-I’的半導體裝置100a的剖面示意圖。參見第1G圖和第2圖，導電層133b和導電層133d為相連之環狀結構，且場板129藉由導孔133c、包含導電層133b和133d的環狀結構，以及導電結構150a電性連接至複合基底106內的基底101。

此外，一些實施例中，如第2圖所示，可設置額外的導孔133e將場板129與包含導電層133b和133d的環狀結構電性連接。一些實施例中，可省略導孔133c和133e中任一者。

一些實施例中，場板129延伸至閘極金屬層125與汲極電極119之間以降低半導體裝置100a中汲極電極119附近的電場，使得閘極金屬層125與汲極電極119之間的電場較不密集，進而減少或延緩崩潰(breakdown)的發生。本實施例藉由設置穿過第二III-V族半導體層109和第一複合III-V族半導體層107的導電結構150a，以將場板129與具有高熱傳係數的複合基底106(例如包含由氮化鋁製成之基底101的複合基底106)電性連接，可同時達到降低電場與散熱的目的，進而改善高電流密度之半導體裝置100a的運作效能。

此外，由於導電結構150a係設置在遠離源極電極117與汲極電極119之間的主動區的位置，可避免對半導體裝置100a造成損害。再者，本實施例的導電結構150a並未穿過複合基底106的基底101，也未延伸至源極電極117的正下方， 換言之，導電結構150a未延伸至複合基底106的背側，也未延伸至主動區的正下方，因此可維持半導體裝置100a之高崩潰電壓，使得半導體裝置100a可應用的電壓範圍不會受到侷限。

第3圖是根據一些實施例，顯示半導體裝置100b的上視圖。半導體裝置100b與半導體裝置100a的差異在於導電結構的設置位置。

根據一些實施例，如第3圖所示，在半導體裝置100b中，在場板129下設置將場板129電性連接至複合基底106的導電結構150b，且導電結構150b位於場板129之正下方的範圍內。明確而言，導電結構150b在複合基底106之頂面上的投影落在場板129在複合基底106之頂面上的投影範圍內。導電結構150b的製程和材料可相似或相同於導電結構150a，在此便不重複敘述。

另外，由於半導體裝置100b的導電結構150b係直接設置在場板129的正下方，可省略半導體裝置100a中的導孔133c以及包含導電層133b和133d的環狀結構，進而縮小裝置的尺寸，產生更大的佈線空間。半導體裝置100b中其他元件的製程及材料可相似或相同於半導體裝置100a，在此便不重複敘述。

第4A圖是根據一些實施例，顯示半導體裝置的100c上視圖，而第4B圖是根據一些實施例，顯示第4A圖中半導體裝置100c之A區域的放大示意圖。第4A和4B圖之半導體裝置100c與第2圖之半導體裝置100a的差異在於場板的 形狀。

根據一些實施例，如第4A和4B圖所示，在半導體裝置100c中，場板129包含第一場板區129a、第二場板區129b和第三場板區129c。一些實施例中，第一場板區129a、第二場板區129b和第三場板區129c係設置於閘極金屬層125與汲極電極119之間，且第一場板區129a、第二場板區129b和第三場板區129c彼此物理性地分隔。

在半導體裝置100c中，由於在閘極金屬層125與汲極電極119之間設置彼此分隔的三個場板區(即第一場板區129a、第二場板區129b和第三場板區129c)，相較於半導體裝置100a更能降低汲極電極119附近的電場，使得閘極金屬層125與汲極電極119之間的電場較分散，進而減少或延緩崩潰的發生。

此外，第一場板區129a藉由在第一場板區129a上的第一導孔133c1與包含導電層133b和133d的環狀結構電性連接，第二場板區129b藉由在第二場板區129b上的第二導孔133c2與包含導電層133b和133d的環狀結構電性連接，且第三場板區129c藉由在第三場板區129c上的第三導孔133c3與包含導電層133b和133d的環狀結構電性連接，使得第一場板區129a、第二場板區129b和第三場板區129c藉由前述之環狀結構以及導電結構150c電性連接至複合基底106。

第一導孔133c1、第二導孔133c2和第三導孔133c3的製程和材料可相似或相同於第1G和2圖中的導孔133c和133e，且導電結構150c的製程和材料可相似或相同於導電結 構150a，在此便不重複敘述。

第4A和4B圖中顯示了兩個第一導孔133c1、兩個第二導孔133c2和兩個第三導孔133c3，然而，第一導孔133c1、第二導孔133c2和第三導孔133c3的數量可不限於此。舉例而言，可在半導體裝置100c中省略第一導孔133c1中任一者、第二導孔133c2中任一者和第三導孔133c3中任一者。半導體裝置100c中其他元件的製程及材料可相似或相同於半導體裝置100a，在此便不重複敘述。

第5圖是根據一些實施例，顯示半導體裝置100d的上視圖。第5圖之半導體裝置100d與第3圖之半導體裝置100b的差異在於場板的形狀。

根據一些實施例，如第5圖所示，相似於第4A圖之半導體裝置100c，半導體裝置100d的場板129包含第一場板區129a、第二場板區129b和第三場板區129c。一些實施例中，第一場板區129a、第二場板區129b和第三場板區129c係設置於閘極金屬層125與汲極電極119之間且彼此物理性地分隔。因此，相較於第3圖的半導體裝置100b更能降低汲極電極119附近的電場，進而減少或延緩崩潰的發生。

此外，在本實施例中，在第一場板區129a下設置將第一場板區129a電性連接至複合基底106的導電結構150d1，在第二場板區129b下設置將第二場板區129b電性連接至複合基底106的導電結構150d2，在第三場板區129c下設置將第三場板區129c電性連接至複合基底106的導電結構150d3，且導電結構150d1、150d2和150d3分別位於第一場板 區129a、第二場板區129b和第三場板區129c之正下方的範圍內。

明確而言，導電結構150 d1在複合基底106之頂面上的投影落在第一場板區129a在複合基底106之頂面上的投影範圍內，導電結構150 d2在複合基底106之頂面上的投影落在第二場板區129b在複合基底106之頂面上的投影範圍內，且導電結構150 d3在複合基底106之頂面上的投影落在第三場板區129c在複合基底106之頂面上的投影範圍內。導電結構150d1、150d2和150d3的製程和材料可相似或相同於導電結構150a，在此便不重複敘述。

第5圖中顯示了兩個導電結構150d1、兩個導電結構150d2和兩個導電結構150d3，然而，導電結構150d1、150d2和150d3的數量可不限於此。舉例而言，可在半導體裝置100d中省略導電結構150d1中任一者、導電結構150d2中任一者和導電結構150d3中任一者。半導體裝置100d中其他元件的製程及材料可相似或相同於半導體裝置100a，在此便不重複敘述。

第6A圖是根據一些實施例，顯示半導體裝置100e的透視圖，而第6B圖是根據一些實施例，顯示半導體裝置100e的剖面示意圖，其中第6B圖是沿著第6A圖中線X1-X2的半導體裝置100e的剖面示意圖。

根據一些實施例，在半導體裝置100e中，第一複合III-V族半導體層107包含基座107’和自基座107’突出的複數個鰭片結構107”，且第二III-V族半導體層109順應性地覆 蓋於基座107’和鰭片結構107”上。半導體裝置100e的源極電極117和汲極電極119係位於第一複合III-V族半導體層107上且位於閘極結構111的相對兩側。值得注意的是，場板129包含分別覆蓋相鄰兩個鰭片結構107”的第一場板區129a和第二場板區129b。

一些實施例中，第一場板區129a和第二場板區129b並未延伸至基座107’之頂面107’s上。此外，第一場板區129a和第二場板區129b可在主動區(即源極電極117與汲極電極119之間的範圍)之外電性連接至複合基底106，例如可藉由前述之導電結構、環狀結構及/或導孔之設置。半導體裝置100e中的元件的製程及材料可相似或相同於半導體裝置100a中的元件，在此便不重複敘述。

第7A圖是根據一些實施例，顯示半導體裝置100f的透視圖，而第7B圖是根據一些實施例，顯示半導體裝置100f的剖面示意圖，其中第7B圖是沿著第7A圖中線X1-X2的半導體裝置100f的剖面示意圖。半導體裝置100f與半導體裝置100e的差異在於場板的設置位置。

在半導體裝置100f中，場板129包含位於鰭片結構107”之間的第一場板區129a、第二場板區129b和第三場板區129c。明確而言，第一場板區129a、第二場板區129b和第三場板區129c覆蓋基座107’的頂面107’s，且未覆蓋鰭片結構107”。

另外，相似於半導體裝置100e，第一場板區129a、第二場板區129b和第三場板區129c可在主動區之外電性連接 至複合基底106，例如可藉由前述之導電結構、環狀結構及/或導孔之設置。半導體裝置100f中其他元件的製程及材料可相似或相同於半導體裝置100a，在此便不重複敘述。

第8A圖是根據一些實施例，顯示半導體裝置100g的透視圖，而第8B圖是根據一些實施例，顯示半導體裝置100g的剖面示意圖，其中第8B圖是沿著第8A圖中線X1-X2的半導體裝置100g的剖面示意圖。半導體裝置100g與半導體裝置100e的差異在於場板的設置位置。

半導體裝置100g包含設置於第二III-V族半導體層109上的場板129。明確而言，場板129覆蓋基座107’的頂面107’s以及複數個鰭片結構107”。另外，相似於半導體裝置100e，場板129可在主動區之外電性連接至複合基底106，例如可藉由前述之導電結構、環狀結構及/或導孔之設置。半導體裝置100g中其他元件的製程及材料可相似或相同於半導體裝置100a，在此便不重複敘述。

本發明提供了半導體裝置(例如高電子遷移率電晶體(HEMT))的實施例及其形成方法的實施例。一些實施例中，藉由設置穿過第二III-V族半導體層和第一複合III-V族半導體層的導電結構，以將場板與具有高熱傳係數的複合基底電性連接，可同時達到降低電場與散熱的目的，進而改善高電流密度之半導體裝置的運作效能。

此外，由於導電結構係設置在遠離源極電極與汲極電極之間的主動區的位置，可避免對半導體裝置造成損害。再者，導電結構未延伸至複合基底的背側，也未延伸至主動區 的正下方，因此可維持半導體裝置之高崩潰電壓，使得半導體裝置可應用的電壓範圍不會受到侷限。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

100a‧‧‧半導體裝置

101‧‧‧基底

103‧‧‧緩衝層

105‧‧‧晶種層

106‧‧‧複合基底

107‧‧‧第一複合III-V族半導體層

109‧‧‧第二III-V族半導體層

111‧‧‧閘極結構

113‧‧‧第一導電部分

115‧‧‧第一介電層

117‧‧‧源極電極

119‧‧‧汲極電極

121‧‧‧第二導電部分

123‧‧‧第二介電層

125‧‧‧閘極金屬層

127‧‧‧第三介電層

129‧‧‧場板

131‧‧‧第四介電層

133a‧‧‧第三導電部分

133b、133d‧‧‧導電層

133c‧‧‧導孔

150a‧‧‧導電結構

Claims (20)

1. 一種半導體裝置，包括：一第一複合III-V族半導體層，設置於一複合基底上；一第二III-V族半導體層，設置於該第一複合III-V族半導體層上；一閘極結構，設置於該第二III-V族半導體層上；一源極電極和一汲極電極，設置於該第二III-V族半導體層上和該閘極結構的相對兩側；一場板，設置於該閘極結構與該汲極電極之間；以及一導電結構，穿過該第二III-V族半導體層和該第一複合III-V族半導體層，其中該場板藉由該導電結構與該複合基底電性連接且該導電結構藉由一介電層與該源極電極電性隔離，其中該場板與該源極電性隔離。
2. 如申請專利範圍第1項所述之半導體裝置，其中該導電結構之底面高於該複合基底之底面。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一複合III-V族半導體層包括氮化鎵，該第二III-V族半導體層包括氮化鋁鎵，且該閘極結構包括P型摻雜之氮化鎵。
4. 如申請專利範圍第1項所述之半導體裝置，其中該導電結構與該閘極結構位於該源極電極的相對兩側。
5. 如申請專利範圍第1項所述之半導體裝置，其中該導電結構位於該場板之正下方的範圍內。
6. 如申請專利範圍第1項所述之半導體裝置，其中該複合基底包括： 一基底；一緩衝層，設置於該基底上；以及一晶種層，設置於該緩衝層上，其中該導電結構穿過該緩衝層和該晶種層，且該導電結構接觸該基底。
7. 如申請專利範圍第6項所述之半導體裝置，其中該基底由氮化鋁製成。
8. 一種半導體裝置，包括：一第一複合III-V族半導體層，設置於一複合基底上；一第二III-V族半導體層，設置於該第一複合III-V族半導體層上；一源極電極、一閘極結構和一汲極電極，設置於該第二III-V族半導體層上，其中該閘極結構位於該源極電極與該汲極電極之間；一第一場板區，設置於該閘極結構與該汲極電極之間；以及一第一導電結構，電性連接該第一場板區與該複合基底，其中該第一導電結構與該源極電極電性隔離，其中該第一場板區與該源極電極電性隔離。
9. 如申請專利範圍第8項所述之半導體裝置，更包括：一導孔，設置於該第一場板區上，其中該第一導電結構之頂面高於該第一場板區之頂面，且該第一場板區藉由該導孔與該第一導電結構電性連接。
10. 如申請專利範圍第8項所述之半導體裝置，其中該複合基底包括：一氮化鋁基底； 一氧化層，設置於該氮化鋁基底上；以及一矽層，設置於該氧化層上，其中該第一導電結構穿過該氧化層和該矽層，且該第一導電結構之底面高於該氮化鋁基底之底面。
11. 如申請專利範圍第8項所述之半導體裝置，更包括：一第二場板區和一第三場板區，設置於該閘極結構與該汲極電極之間，其中該第一場板區、該第二場板區和該第三場板區彼此分隔；一第一導孔，設置於該第一場板區上；一第二導孔，設置於該第二場板區上；以及一第三導孔，設置於該第三場板區上，其中該第一場板區、該第二場板區和該第三場板區分別藉由該第一導孔、該第二導孔和該第三導孔電性連接於該第一導電結構，且該第一導電結構與該閘極結構位於該源極電極之相對兩側。
12. 如申請專利範圍第8項所述之半導體裝置，更包括：一第二場板區和一第三場板區，設置於該閘極結構與該汲極電極之間，其中該第一場板區、該第二場板區和該第三場板區彼此分隔；以及一第二導電結構和一第三導電結構，其中該第二導電結構電性連接該第二場板區與該複合基底，該第三導電結構電性連接該第三場板區與該複合基底，且其中該第一導電結構、該第二導電結構和該第三導電結構分別位於該第一場板區、該第二場板區和該第三場板區之正下方的範圍內。
13. 如申請專利範圍第8項所述之半導體裝置，其中該第一複合 III-V族半導體層包括一基座和自該基座突出的一鰭片結構，且該第一場板區覆蓋該鰭片結構。
14. 如申請專利範圍第8項所述之半導體裝置，其中該第一複合III-V族半導體層包括一基座和自該基座突出的複數個鰭片結構，該第一場板區位於該些鰭片結構之間且覆蓋該基座。
15. 一種半導體裝置的形成方法，包括：在一複合基底上形成一第一複合III-V族半導體層；在該第一複合III-V族半導體層上形成一第二III-V族半導體層；在該第二III-V族半導體層上形成一源極電極、一閘極結構和一汲極電極，其中該閘極結構位於該源極電極與該汲極電極之間；在該閘極結構與該汲極電極之間形成一場板；以及形成一導電結構穿過該第二III-V族半導體層和該第一複合III-V族半導體層，其中該場板藉由該導電結構與該複合基底電性連接且該導電結構與該源極電極電性隔離，其中該場板與該源極電極電性隔離。
16. 如申請專利範圍第15項所述之半導體裝置的形成方法，其中形成該導電結構包括：在形成該源極電極和該汲極電極之前，移除該第二III-V族半導體層的一部分和該第一複合III-V族半導體層的一部分以形成一第一溝槽；在該第一溝槽內填入多晶矽材料以形成該導電結構的一第一導電部分；以及 形成一第一介電層覆蓋該第一導電部分。
17. 如申請專利範圍第16項所述之半導體裝置的形成方法，其中形成該導電結構包括：在該第一導電部分上形成該導電結構的一第二導電部分，其中該第二導電部分與該源極電極係在同一製程中使用相同的材料製成。
18. 如申請專利範圍第17項所述之半導體裝置的形成方法，其中形成該導電結構包括：在該場板上形成一第二介電層；移除該第二介電層的一部分，以形成在該場板上的一開口以及暴露出該第二導電部分的第二溝槽；以及在該第二溝槽內和該開口內填入金屬材料，以在該第二導電部分上形成該導電結構的一第三導電部分以及在該場板上形成一導孔，其中該場板藉由該導孔與該導電結構電性連接。
19. 如申請專利範圍第15項所述之半導體裝置的形成方法，其中該複合基底包括一氮化鋁基底，且該導電結構延伸至該複合基底內並接觸該氮化鋁基底。
20. 如申請專利範圍第15項所述之半導體裝置的形成方法，其中該導電結構未延伸至該源極電極的正下方。

Images