CN110416296A - 半导体器件、半导体芯片及半导体器件制作方法 - Google Patents

半导体器件、半导体芯片及半导体器件制作方法 Download PDF

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Abstract

本发明实施例提供一种半导体器件、半导体芯片及半导体器件制作方法，其中，该半导体器件包括衬底，基于所述衬底制作的半导体层；基于所述半导体层远离所述衬底一侧制作的多个栅极、多个漏极、多个源极，所述栅极位于所述源极和所述漏极之间，所述栅极、源极、漏极位于所述半导体器件的有源区；任意两个相邻的栅极之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距位于根据该半导体器件中最外侧两端的两个栅极在栅长方向的间距和该半导体器件的栅极总数量确定的第一预设范围内。本发明实施例能够有效改善半导体器件中的温度分布梯度，提高器件中心位置的散热效率。

Description

半导体器件、半导体芯片及半导体器件制作方法
技术领域
本发明涉及微电子技术领域，具体而言，涉及一种半导体器件、半导体芯片及半导体器件制作方法。
背景技术
氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)具有高禁带宽度、高迁移率等优异特性，适合于制作高温、高频、高压和大功率的器件，可以广泛用于射频微波领域及电力电子领域，是目前半导体器件领域的研究热点之一。但在半导体器件的使用过程中，由于器件中温度分布不均匀而导致器件发热量大、可靠性低，进而影响器件的输出功率等。
发明内容
有鉴于此，本发明提供了一种半导体器件、半导体芯片及半导体器件制作方法，能够有效解决上述问题。
本发明较佳实施例提供一种半导体器件，包括：
衬底；
基于所述衬底制作的半导体层；
基于所述半导体层远离所述衬底一侧制作的多个栅极、多个漏极、多个源极，所述栅极位于所述源极和所述漏极之间，所述栅极、源极、漏极位于所述半导体器件的有源区；
任意两个相邻的栅极之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距位于根据该半导体器件中最外侧两端的两个栅极在栅长方向的间距和该半导体器件的栅极总数量确定的第一预设范围内。
进一步地，所述第一预设范围为：(L/(n-1)，L)，其中，L为该半导体器件中最外侧两端的两个栅极在栅长方向的间距，n为该半导体器件的栅极总数量。
进一步地，所述各栅间距中的最小栅间距位于根据该半导体器件中最外侧两端的两个栅极在栅长方向的间距和该半导体器件的栅极总数量确定的第二预设范围内，该第二预设范围为：(L/(n-1)2，L/(n-1))，其中，L为该半导体器件中最外侧两端的两个栅极在栅长方向的间距，n为该半导体器件的栅极总数量。
进一步地，所述最大栅间距位于所述源极两侧的相邻栅极之间，所述最小栅间距位于所述漏极两侧的相邻栅极之间。
进一步地，所述最大栅间距位于所述有源区的中心位置，其它栅间距从所述有源区的中心位置到远离该中心位置的方向依次排列，且均为所述最小栅间距。
进一步地，从所述有源区的中心位置到远离该中心位置的方向，所述源极两侧的相邻栅极之间的各间距按照第一固定值或第一变化量依次减小，所述漏极两侧的相邻栅极之间的各间距按照第二固定值或第二变化量依次减小。
进一步地，多个所述栅极通过位于该半导体器件的无源区的栅极焊盘互联在一起，多个所述漏极通过位于该无源区的漏极焊盘互联在一起，多个所述源极分别通过贯穿所述衬底和所述半导体层的多个通孔分别与位于所述衬底远离所述半导体层一侧的接地电极连接。
进一步地，所述各栅间距中包括至少两个栅间距为所述最大栅间距。
进一步地，所述最大栅间距位于所述有源区的中心位置，且从所述有源区的中心位置到远离该中心位置的方向以最大栅间距和最小栅间距两个间距相间排列。
本发明较佳实施例还提供一种半导体芯片，所述半导体芯片包括多个上述的半导体器件，且多个半导体器件并联。
进一步地，任意两个相邻的半导体器件的边缘栅极之间形成一个器件之间栅间距，且所述器件之间栅间距从所述半导体芯片有源区的中心位置到远离该中心位置的方向，各器件之间栅间距按照第三固定值或第三变化量依次减小。
进一步地，所述第三固定值或第三变化量小于等于所述半导体芯片中所述半导体器件内部最大栅间距的2倍值。
进一步地，多个所述半导体器件包括位于所述有源区中心的中心器件以及远离所述有源区中心的边缘器件，所述边缘器件的中心栅间距不同于所述中心器件的边缘栅间距；
其中，所述边缘器件的中心栅间距为位于该边缘器件中心的两个相邻栅极形成的栅间距，所述中心器件的边缘栅间距为远离该中心器件中心的任意两个相邻栅极形成的栅间距。
进一步地，所述中心器件的中心栅间距不同于所述边缘器件的中心栅间距。
进一步地，各所述边缘器件的中心栅间距从所述中心器件到远离该中心器件的方向，各边缘器件的中心栅间距按照变化量或固定值依次减小。
本发明较佳实施例还提供一种半导体芯片，包括多个半导体器件，多个半导体器件并联，每个半导体器件包括多个栅极、多个漏极、多个源极，所述栅极位于所述源极和所述漏极之间；
其中，所述半导体芯片中，任意两个相邻的栅极之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距位于根据该半导体芯片中最外侧两端的两个栅极在栅长方向的间距和该半导体芯片的栅极总数量确定的第一预设范围内。
进一步地，多个所述半导体器件中，至少一个半导体器件中的所有栅间距相等。
进一步地，多个相邻半导体器件之间的边缘栅间距相等或者从有源区中心向两端减小。
本发明较佳实施例还提供一种半导体器件制作方法，包括：
提供一衬底；
在所述衬底的一侧形成半导体层；
在所述半导体层远离所述衬底的一侧制作多个栅极、多个漏极、多个源极，且每个栅极位于一个所述源极和一个所述漏极之间，所述栅极、源极、漏极位于所述半导体器件的有源区；
其中，任意两个相邻的栅极之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距位于根据该半导体器件中最外侧两端的两个栅极在栅长方向的间距和该半导体器件的栅极总数量确定的第一预设范围内。
与现有技术相比，本发明提供一种半导体器件、半导体芯片及半导体器件制作方法，其中，在不增加半导体器件体积的前提下，调节半导体器件中相邻栅极间的栅间距，使得在半导体器件使用过程中的温度分布更加均匀，以降低器件热损耗，提高其输出功率。同时，本发明实施例结构简单，制造方便，适用于大规模推广。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例一提供的半导体器件的俯视图。
图2为本发明实施例一中的半导体器件中的栅间距的变化示意图。
图3为本发明实施例一中的半导体器件中的栅间距的另一变化示意图。
图4为本发明实施例二提供的半导体器件的俯视图。
图5为本发明实施例三提供的半导体芯片的俯视图。
图6为本发明实施例四提供的半导体芯片的俯视图。
图7为本发明实施例五提供的半导体芯片的俯视图。
图8为本发明实施例五中的半导体芯片中的栅间距的变化示意图。
图9为本发明实施例五中的半导体芯片中的栅间距的另一变化示意图。
图10为本发明实施例提供的对半导体芯片进行温度仿真后的仿真结果示意图。
图11为本发明实施例提供的对半导体芯片进行温度仿真后的另一仿真结果示意图。
图标：10-半导体器件；11-半导体层；12-栅极；13-源极；14-漏极；15-栅极焊盘；16-漏极焊盘；20-半导体芯片；30-有源区；40-中心器件；50-边缘器件。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本发明的描述中，术语“第一、第二、第三、第四等仅用于区分描述，而不能理解为只是或暗示相对重要性。
在本发明的描述中，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
现有技术中，常见的半导体器件中主要通过以下两种方式解决半导体器件使用过程中的散热问题。
(1)采用导热率更高的衬底材料进行半导体器件的制作，如将碳化硅衬底磨掉，采用化学气相沉积(Chemical Vapor Deposition，CVD)、溅射或键合等方法在外延层背面形成金刚石膜或类钻碳膜，但是该方法的缺点在于增加了工艺复杂度和成本。
(2)优化封装工艺，如使用散热效果更好的管壳结构等。但是该方法的缺点在于不能将半导体器件内部的温度有效、均匀、及时地通过管壳散发出去，导致器件中心处温度依然最高，且器件内部的温度仍分布不均匀。
(3)调整栅极间距，如在增大相邻栅极之间的间距或者减小栅极的长度的同时，增加栅极来实现相同的净有源区面积。但是该方法会导致芯片中心产生的热量负担在一个更宽的范围内扩散。尤其是由多个半导体器件构成的半导体芯片中，会造成半导体芯片面积更大，降低每个晶圆片的芯片数量。
综上，现有的三种散热方案在解决半导体器件的散热问题时均具有一定的局限性。对此，经发明人研究发现，现有的半导体器件的热量主要产生于器件有源区，尤其是栅极位置，那么可在半导体器件的有源区的中心位置处，通过增大栅长方向的源极欧姆和漏极欧姆的长度，将相邻栅指的距离增大，以减小相邻温度峰值点的距离，来达到改善温度分布梯度的目的，以改善半导体器件中心位置散热的问题。具体地，下面将结合不同的实施例对其进行详细说明。
实施例一
请参阅图1，为本发明实施例一提供的半导体器件10的俯视图。所述半导体器件10包括衬底、半导体层11、多个栅极12、多个漏极14和多个源极13。所述半导体层11位于所述衬底的一侧，所述多个栅极12、多个漏极14和多个源极13位于所述半导体层11远离所述衬底的一侧，所述栅极12位于所述漏极14和所述源极13之间，所述多个栅极12、多个漏极14和多个源极13位于所述半导体器件10的有源区30。可选地，所述栅极12可以为但不限于条形栅。
进一步地，在所述半导体器件10的使用过程中，由于栅极12的位置是源漏电流和电场的集中区域，同时也是该半导体器件10产生热量的中心区域，从而使得栅极12位置处的温度高于附近位置。加之位于所述半导体器件10的有源区30的中心位置的栅极12区域更不容易将其产生的热量及时散发到器件外部，因此半导体器件10的中心位置是整个器件的温度最高点。而中心温度过高会极大增加器件的热损耗，降低器件的输出功率。针对上述问题，在本实施例一中给出的半导体器件10中，任意两个相邻的栅极12之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距根据该半导体器件10中最外侧两端的两个栅极12在栅长方向的间距和该半导体器件10的栅极12总数量确定的第一预设范围内，本实施例一通过对半导体器件10的前述设计，能够使得该半导体器件10中的温度分布更加均匀，避免器件中心温度过高而导致半导体器件10失效的问题发生。同时，本发明实施例通过对半导体器件10中各栅间距的调整，还可有效降低半导体器件10的热损耗，提高其可靠性和输出功率。
可选地，在一个实施例中，所述第一预设范围为：(L/(n-1)，L)，即所述各栅间距中的最大栅间距Lmax满足以下条件：其中，L为该半导体器件10中最外侧两端的两个栅极12在栅长方向的间距，n为该半导体器件10的栅极12的总数量，n为大于2的整数。
详细地，如图2所示，假设半导体器件10包括n个栅极12，分别为T1、T2、T3、T4、T5、……、Tn-2、Tn-1、Tn，那么各相邻栅极12之间形成的栅间距为D1、D2、D3、D4、D5、……、Dn-2、Dn-1、Dn，半导体器件10中最外侧两端的两个栅极T1和Tn在栅长方向的间距为L，假设各栅间距中的最大栅间距为D4，那么最大栅间距D4满足优选地，考虑到器件的有源区30实际面积利用率，所述最大栅间距满足以下条件：
进一步地，请再次参阅图2，所述各栅间距中的最小栅间距位于根据该半导体器件10中最外侧两端的两个栅极12在栅长方向的间距和该半导体器件10的栅极12的总数量确定的第二预设范围内，该第二预设范围为(L/(n-1)2，L/(n-1))，即最小栅间距Lmin满足以下条件：其中，L为该半导体器件10中最外侧两端的两个栅极12在栅长方向的间距，n为该半导体器件10中的栅极12的总数量。优选地，为了减小最高温度和最低温度的差值，均衡整个器件的热分布，最小栅间距Lmin大于等于L/2(n-1)。详细地，假设图2中所示的各栅间距中的最小栅间距为D1，那么最小栅间距D1满足：
在另一个实施例中，为了进一步满足器件内部结构需求和平面布局的结合，所述最大栅间距Lmax位于所述源极13两侧的相邻栅极12之间，所述最小栅间距Lmin位于所述漏极14两侧的相邻栅极12之间。基于对上述半导体器件10中的栅间距的设置，在确保降低半导体器件10的热损耗，提高其可靠性和输出功率的前提下，各所述栅间距的设计方式有多种。
例如，再如图2所示，各栅间距中的栅间距D4最大，即最大栅间距Lmax位于所述源极13两侧的相邻栅极12之间；源极13位于D4之内，栅间距D1最小，漏极14位于D1之内，即最小栅间距Lmin位于所述漏极14两侧的相邻栅极12之间；那么其他栅间距可以小于等于D4，或大于等于D1的大小进行设置，如所述各栅间距中可以包括至少两个栅间距为所述最大栅间距，或者所述各栅间距中可以包括至少两个栅间距为所述最小栅间距等，优选地，所述最大栅间距位于所述有源区30的中心位置，且从所述有源区30的中心位置到远离该中心位置的方向以最大栅间距和最小栅间距两个间距相间排列。
又例如，多个所述栅极12形成的多个栅间距从所述有源区30的中心位置到远离该中心位置的方向，各栅间距可以按照变量或固定值依次减小，如任意相邻的两个栅间距的差值相同或大致相同，也可以按照一任意值依次减小，本实施例一在此不做限制。另外可以理解的是，在本实施例一中，若位于所述半导体器件10有源区30的栅间距为偶数个，可使得位于该有源区30中心位置的两个栅间距的大小相等，而远离该中心位置的其它栅间距相对减小即可。详细地，如图3所示，假设所述半导体器件10包括的栅极12的总数量n为8，那么，位于有源区30中心位置的两个栅极12为T4和T5，T4和T5之间的栅间距D4大于远离该中心位置的其它相邻栅极12形成的栅间距。相应地，从D4所在的位置，向有源区30两侧的边缘位置，栅间距可以按照变量或固定值依次减小，如，D4与D3之差等于D2与D1之差，D2与D1之差等于D2与D3之差，D4与D3之差等于D5与D6之差等。
又例如，在各栅间距的实际设计中，为了有效均衡热分布，在多个所述栅极12形成的多个栅间距从所述有源区30的中心位置到远离该中心位置的方向，其它栅间距可从所述有源区30的中心位置到远离该中心位置的方向依次等间距排列，其中，该等间距可以是最小栅间距；或者等间距排列的间距值也可以是任意一个大于最小栅间距而小于最大栅间距的间距值。
进一步地，所述衬底可以采用蓝宝石(sapphire)、碳化硅(SiC)、硅(Si)、铌酸锂、绝缘衬底硅、氮化镓(GaN)、氮化铝(AlN)中的一种，或者任何其他适合生长III族氮化物的材料形成，本发明对此不做具体限制。所述半导体层11的材料可以为但不限于是AlGaN、AlN或InAlN等III族氮化物半导体材料等。
另外，在所述半导体器件10的无源区设置有栅极焊盘15和漏极焊盘16，所述栅极焊盘15和所述漏极焊盘16分别位于所述有源区30的两侧。多个所述栅极12通过位于该半导体器件10的无源区的栅极焊盘15互联在一起，多个所述漏极14通过位于该无源区的漏极焊盘16互联在一起。其中，所述栅极焊盘15和所述漏极焊盘16可以是但不限于金属焊盘，本实施例在此不做限制。
可选地，在所述半导体芯片20中，位于无源区的栅极焊盘15和漏极焊盘16可以共同隶属于同一半导体器件10，也可以是由不同的半导体器件10共同提供以构成本实施例一中给出的半导体器件10，即不同半导体器件10可共用一个栅极焊盘15或漏极焊盘16，本实施例一在此不做具体限制。
进一步地，所述半导体器件10还包括位于所述衬底远离所述半导体层11的一侧的接地电极，多个所述源极13可分别通过贯穿所述衬底和所述半导体层11的多个通孔与位于所述衬底远离所述半导体层11一侧的接地电极连接。
实施例二
为了减小器件的电感和寄生电容，源极13需设置通孔，因此相邻的源极13和漏极14两侧的栅间距不同。如图4所示，源极13两侧的栅指间距为d1，漏极14两侧的栅指间距为d2，一般相邻的源极13和漏极14两侧的栅间距d1、d2满足：d2≤d1≤3d2。为了降低器件损耗，有效均衡热分布，最大栅间距位于所述有源区30的中心位置，从所述有源区30的中心位置到远离该中心位置的方向，所述源极13两侧的相邻栅极12之间的各间距按照第一固定值或第一变化量依次减小，所述漏极14两侧的相邻栅极12之间的各间距按照第二固定值或第二变化量依次减小。优选的，所述第一固定值或第一变化量与第二固定值或第二变化量不相等。
实施例三
基于对实施例一中给出的半导体器件10的设计和描述，如图5所示，本发明实施例三还提供了一种半导体芯片20，该半导体芯片20包括多个半导体器件10，且多个半导体器件10并联。该半导体芯片20的任意两个相邻的半导体器件10的边缘栅极12之间形成一个器件之间栅间距，且所述器件之间栅间距从所述半导体芯片20的有源区30的中心位置到远离该中心位置的方向，各器件之间栅间距按照第三固定值或第三变化量依次减小。对于半导体芯片20中半导体器件10之间的栅间距设置可以有效缓解器件边缘之间的发热，且平衡整个芯片的热分布。应理解，由于本实施例中给出的半导体器件10与实施例一中描述的半导体器件10具有相同的结构特征，因此，本实施例不再赘述。
可选地，为了在获得较好的芯片布局情况下，改善热分布，在一个实施例中，所述第三固定值或第三变化量小于等于所述半导体芯片20中半导体器件10内部的最大栅间距的2倍。可选地，当多个所述半导体器件10包括位于所述有源区30中心的中心器件40以及远离所述有源区30中心的边缘器件50时，定义所述边缘器件50的中心栅间距为位于该边缘器件50中心的两个相邻栅极12形成的栅间距，以及所述中心器件40的边缘栅间距为远离该中心器件40中心的任意两个相邻栅极12形成的栅间距，那么，所述边缘器件50的中心栅间距不同于所述中心器件40的边缘栅间距，如所述边缘器件50的中心栅间距可大于或小于所述中心器件40的边缘栅间距等；或者，所述中心器件40的中心栅间距不同于所述边缘器件50的中心栅间距，如位于所述中心器件40的中心栅间距大于所述边缘器件50的中心栅间距等；又或者，各边缘器件50的中心栅间距按照变化量或固定值依次减小等。
实施例四
如图11所示，本发明实施例四还提供了一种半导体芯片20，该半导体芯片20包括多个半导体器件10，且多个半导体器件10并联。该半导体芯片20的任意两个相邻的半导体器件10的边缘栅极12之间形成一个器件之间栅间距为L。所述多个半导体器件10内部的栅间距分布规律相同，可选的，所述半导体器件10内部的源极13两侧栅极12的间距相等为d1，所述半导体器件10内部的漏极14两侧栅极12的间距相等为d2，且满足d2≤d1≤2d2在每个半导体器件10内部相间的排列。该半导体芯片20的有源区30中心的两个相邻的半导体器件10的边缘栅极12之间的距离L最大，所述器件之间栅间距从所述半导体芯片20的有源区30的中心位置到远离该中心位置的方向，逐渐减小，且△L≤2d1。在实际应用中，根据芯片尺寸的大小调节有源区30的中心损耗，可选地，在半导体芯片20的有源区30的中心位置附近可设置至少两个相同的器件之间栅间距。
实施例五
如图7所示，为本发明实施例五中给出的半导体芯片20的俯视图，该半导体芯片20包括多个半导体器件10，多个半导体器件10并联，每个半导体器件10包括多个栅极12、多个漏极14、多个源极13，所述栅极12位于所述源极13和所述漏极14之间。其中，所述半导体芯片20中，任意两个相邻的栅极12之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距根据该半导体芯片20中最外侧两端的两个栅极12在栅长方向的间距和该半导体芯片20的栅极12的总数量确定的第一预设范围内。
详细地，如图8所示，假设所述半导体芯片20中最外侧两端的两个栅极12在栅长方向的间距为L，半导体芯片20的栅极12的总数量为n，那么所述第一预设范围满足(L/(n-1)，L)，即所述半导体芯片20中的最大栅间距Lmax满足可选地，在实际实施时，所述各栅间距中的最小栅间距Lmin满足通过对所述半导体芯片20中的栅间距的设置，能够在保持芯片的总尺寸和输出功率的同时，有效改善半导体芯片20的散热性能。
与上述实施例三相比，本实施例五的不同点在于，在本实施例中给出的半导体芯片20中的多个半导体器件10中，至少一个半导体器件10中的所有栅间距相等。例如，如图9所示，假设所述半导体芯片20中包括三个半导体器件10，分别为一个中心器件40和位于该中心器件40两侧的两个边缘器件50，那么，各所述边缘器件50中的所有栅间距可以相等，如D1＝D2＝D3、D9＝D10＝D11等。所应说明的是，除此之外，在本实施例中，上述半导体芯片20中的各半导体器件10的结构还可参阅上述实施例一中对半导体器件10的各栅间距的具体描述，例如，在多个所述栅极12形成的多个栅间距中，从所述半导体芯片20的有源区30的中心位置到远离该中心位置的方向，各栅间按照固定值或变量依次减小等，具体地本实施例不再赘述。
与实施例三相比，本实施例中还给出，半导体芯片20中的多个相邻半导体器件10之间的边缘栅间距相等或者从有源区30的中心向两端减小。作为一种优选方式，半导体芯片20中的多个半导体器件10中的栅间距等间距分布，而相邻半导体器件10之间的边缘栅间距与半导体器件10中的栅间距不相等。多个半导体器件10中的栅间距为最小栅间距Lmin，相邻半导体器件10之间的边缘栅间距为最大间距Lmax，且多个相邻半导体器件10之间的边缘栅间距相等或者相邻半导体器件10之间的边缘栅间距从有源区30的中心向两侧减小。
进一步地，基于对上述半导体器件10以及半导体芯片20的设计和描述，本发明以图5中所示的半导体芯片20为例对该半导体芯片20进行热模拟设置实验，如图10和图11所示，实验结果表明，在当固定所述半导体芯片20中的最外侧的两个栅极12的位置的同时，调整各栅极12之间的栅间距，可使得半导体芯片20中的最高温度Tmax和最低温度Tmin也随之变化。其中，当各相邻栅极12之间的栅间距相等(栅间距相等的半导体芯片20为现有技术中的半导体芯片20的结构)，如图10所示，在栅间距相等的这种器件结构中，器件的最高温度Tmax和最低温度Tmin的相差较大，器件温度分布不均匀，此时ΔT值较大。但如图11所示，在本发明实施例中，通过调节栅间距，可以改变得到最低的ΔT值，且能够有效避免现有技术中，由于等间隔栅间距的结构造成的半导体器件10射频性能下降等问题。
实施例六
本发明实施例六还提供了一种半导体器件10制作方法，下面结合具体步骤对该半导体器件10制作方法进行说明。
步骤S100，提供一衬底。
其中，所述衬底的材料如前所述，这里不再赘述。所述衬底的形成方法可以包括CVD(Chemical Vapor Deposition，化学气相沉积)、VPE(Vapour Phase Epitaxy，气相外延)、MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)、LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)、PLD(Pulsed Laser Deposition，脉冲激光沉积)、原子层外延、MBE(Molecular Beam Epitaxy，分子束外延)、溅射、蒸发等，具体地，本实施例在此不做限制。
步骤S200，在所述衬底的一侧形成半导体层11。
在所述衬底上形成半导体层11的方法可以包括，但不限于所述衬底的形成方法，换言之，所述半导体层11的形成方法可以与所述衬底的形成方法形相同，也可不同。
步骤S300，在所述半导体层11远离所述衬底的一侧制作多个栅极12、多个漏极14、多个源极13，每个栅极12位于一个所述源极13和一个所述漏极14之间，所述栅极12、源极13、漏极14位于所述半导体器件10的有源区30。其中，任意两个相邻的栅极12之间形成一个栅间距，各栅间距中的最大栅间距位于根据该半导体器件10中最外侧两端的两个栅极12在栅长方向的间距和该半导体器件10的栅极12总数量确定的第一预设范围内。
另外，所述第一预设范围为：(L/(n-1)，L)；所述各栅间距中的最小栅间距位于根据该半导体器件10中最外侧两端的两个栅极12在栅长方向的间距和该半导体器件10的栅极12总数量确定的第二预设范围内，该第二预设范围为：(L/(n-1)2，L/(n-1))；其中，L为该半导体器件10中最外侧两端的两个栅极12在栅长方向的间距，n为该半导体器件10的栅极12总数量。
综上所述，本发明提供一种半导体器件10、半导体芯片20及半导体器件10制作方法，其中，通过在不增加半导体器件10体积的前提下，调节半导体器件10中相邻栅极12间的栅间距，使得在半导体器件10使用过程中的温度分布更加均匀，降低器件热损耗，提高其输出功率。同时，本发明实施例结构简单，制造方便，适用于大规模推广。
显然，本领域的技术人员应该明白，上述的本发明实施例的功能可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的现有程序代码或算法来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明的功能实现不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于，包括：
衬底；
基于所述衬底制作的半导体层；
基于所述半导体层远离所述衬底一侧制作的多个栅极、多个漏极、多个源极，所述栅极位于所述源极和所述漏极之间，所述栅极、源极、漏极位于所述半导体器件的有源区；
任意两个相邻的栅极之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距位于根据该半导体器件中最外侧两端的两个栅极在栅长方向的间距和该半导体器件的栅极总数量确定的第一预设范围内。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一预设范围为：(L/(n-1)，L)，其中，L为该半导体器件中最外侧两端的两个栅极在栅长方向的间距，n为该半导体器件的栅极总数量。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述各栅间距中的最小栅间距位于根据该半导体器件中最外侧两端的两个栅极在栅长方向的间距和该半导体器件的栅极总数量确定的第二预设范围内，该第二预设范围为：(L/(n-1)2，L/(n-1))，其中，L为该半导体器件中最外侧两端的两个栅极在栅长方向的间距，n为该半导体器件的栅极总数量。
4.根据权利要求3所述的半导体器件，其特征在于，所述最大栅间距位于所述源极两侧的相邻栅极之间，所述最小栅间距位于所述漏极两侧的相邻栅极之间。
5.根据权利要求4任一项所述的半导体器件，其特征在于，所述最大栅间距位于所述有源区的中心位置，其它栅间距从所述有源区的中心位置到远离该中心位置的方向依次排列，且均为所述最小栅间距。
6.根据权利要求1-4任一项所述的半导体器件，其特征在于，从所述有源区的中心位置到远离该中心位置的方向，所述源极两侧的相邻栅极之间的各间距按照第一固定值或第一变化量依次减小，所述漏极两侧的相邻栅极之间的各间距按照第二固定值或第二变化量依次减小。
7.根据权利要求1-4任一项所述的半导体器件，其特征在于，多个所述栅极通过位于该半导体器件的无源区的栅极焊盘互联在一起，多个所述漏极通过位于该无源区的漏极焊盘互联在一起，多个所述源极分别通过贯穿所述衬底和所述半导体层的多个通孔分别与位于所述衬底远离所述半导体层一侧的接地电极连接。
8.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述各栅间距中包括至少两个栅间距为所述最大栅间距。
9.根据权利要求8所述的半导体器件，其特征在于，所述最大栅间距位于所述有源区的中心位置，且从所述有源区的中心位置到远离该中心位置的方向以最大栅间距和最小栅间距两个间距相间排列。
10.一种半导体芯片，其特征在于，所述半导体芯片包括多个如权利要求1-9任一项所述的半导体器件，且多个半导体器件并联。
11.根据权利要求10所述的半导体芯片，其特征在于，任意两个相邻的半导体器件的边缘栅极之间形成一个器件之间栅间距，且所述器件之间栅间距从所述半导体芯片有源区的中心位置到远离该中心位置的方向，各器件之间栅间距按照第三固定值或第三变化量依次减小。
12.根据权利要求11所述的半导体芯片，其特征在于，所述第三固定值或第三变化量小于等于所述半导体芯片中所述半导体器件内部最大栅间距的2倍值。
13.根据权利要求10所述的半导体芯片，其特征在于，多个所述半导体器件包括位于所述有源区中心的中心器件以及远离所述有源区中心的边缘器件，所述边缘器件的中心栅间距不同于所述中心器件的边缘栅间距；
其中，所述边缘器件的中心栅间距为位于该边缘器件中心的两个相邻栅极形成的栅间距，所述中心器件的边缘栅间距为远离该中心器件中心的任意两个相邻栅极形成的栅间距。
14.根据权利要求13所述的半导体芯片，其特征在于，所述中心器件的中心栅间距不同于所述边缘器件的中心栅间距。
15.根据权利要求14所述的半导体芯片，其特征在于，各所述边缘器件的中心栅间距从所述中心器件到远离该中心器件的方向，各边缘器件的中心栅间距按照变化量或固定值依次减小。
16.一种半导体芯片，其特征在于，包括多个半导体器件，多个半导体器件并联，每个半导体器件包括多个栅极、多个漏极、多个源极，所述栅极位于所述源极和所述漏极之间；
其中，所述半导体芯片中，任意两个相邻的栅极之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距根据位于该半导体芯片中最外侧两端的两个栅极在栅长方向的间距和该半导体芯片的栅极总数量确定的第一预设范围内。
17.根据权利要求16所述的半导体芯片，其特征在于，多个所述半导体器件中，至少一个半导体器件中的所有栅间距相等。
18.根据权利要求16所述的半导体芯片，其特征在于，多个相邻半导体器件之间的边缘栅间距相等或者从有源区中心向两端减小。
19.一种半导体器件制作方法，其特征在于，包括：
提供一衬底；
在所述衬底的一侧形成半导体层；
在所述半导体层远离所述衬底的一侧制作多个栅极、多个漏极、多个源极，且每个栅极位于一个所述源极和一个所述漏极之间，所述栅极、源极、漏极位于所述半导体器件的有源区；
其中，任意两个相邻的栅极之间形成一个栅间距，形成的各栅间距中包括至少两个不相等的栅间距，其中各栅间距中的最大栅间距位于根据该半导体器件中最外侧两端的两个栅极在栅长方向的间距和该半导体器件的栅极总数量确定的第一预设范围内。
20.根据权利要求19所述的半导体器件制作方法，其特征在于，所述第一预设范围为：(L/(n-1)，L)；
所述各栅间距中的最小栅间距位于根据该半导体器件中最外侧两端的两个栅极在栅长方向的间距和该半导体器件的栅极总数量确定的第二预设范围内，该第二预设范围为：(L/(n-1)2，L/(n-1))；
其中，L为该半导体器件中最外侧两端的两个栅极在栅长方向的间距，n为该半导体器件的栅极总数量。
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